CN1111420A

CN1111420A - 输出电路

Info

Publication number: CN1111420A
Application number: CN95103204A
Authority: CN
Inventors: 茂原宏; 衣笠昌典
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-02-16
Filing date: 1995-02-16
Publication date: 1995-11-08
Anticipated expiration: 2015-02-16
Also published as: DE69528542T2; EP1024597A3; CN1258879C; CN1095247C; DE69520848T2; EP1024597A2; DE69520848D1; JP3311133B2; EP0668658A3; EP0668658A2; DE69528542D1; EP0668658B1; KR100216723B1; JPH07230348A; KR950026119A; CN1492587A; EP1024597B1; US5661414A; US5831449A

Abstract

本发明提供的输出电路能够作全信号变化输出，同时在连接多个输出的应用场合，即使供给大小不同的电源电位也能防止电源之间电流的流通。其输出级由P沟道和N沟道NOS晶体管P1、N1组成，产生用来驱动二个MOS的晶体管栅极的控制信号的产生装置则由“与”与非“门”或门“非”NOR1和反相器INV1来构成。输出级的P沟道晶体管P1其源极和栅基在电位上是分隔开的，在此MOS晶体管 P1的栅基与栅极之间连接以P沟道MOS晶体管 P8的源极、漏极。

Description

本发明是关于半导体集成电路中输出信号的输出电路。

在计算机等的电子器件中，信号是在公共总线上传送的。图54为表示应用总线的典型接线示例电路图。信号分别由作为输出电路的二个三态缓冲器501、502输出到总线500。上述二个三态缓冲器由CMOS构成，在使能信号EN1、EN2成为有效时，将与输入信号IN1、IN2相应的信号输出到上述总线500上，在使能信号EN1、EN2成为无效时其输出呈高阻状态。而且在上述二个三态缓冲器501、502上施加有大小各不相同的电源电压Vcc1，Vcc2。此外，在三态缓冲器中还在电源与输出端之间插入有寄生二极管503，其极性如图所示。

这里，在采用CMOS结构的上述三态缓冲器的场合，如图55中所示在其输出级设置有P沟道及N沟道MOS晶体管511、512。其中P沟道MOS晶体管511的栅极控制信号由输入端接有输入信号IN及经过反相器513将使能信号EN反相后的输出信号的“与非”门514提供，而N沟道MOS晶体管512的栅极控制信号则由输入端接有使能信号EN及输入信号IN的“或非”门515提供。从而将P沟道MOS晶体管511的P型漏极扩散层以及N沟道MOS晶体管512的N型漏极扩散层连接到输出端516，而在输出端516与P沟道MOS晶体管511的栅基间形成寄生Pn结二极管517。前述图54中的寄生二极管503就是表示这一Pn结二极管。

现在来考虑图54中一方的三态缓冲器502输出高电平信号、而另一方的三态缓冲器501输出呈高阻状态的情况。此时，在上述二电源电位Vcc1、Vcc2、及MOS晶体管的漏极扩散层与栅基间的Pn结的固定电位Vf之间成为Vcc1＜Vcc2-Vf的关系时，上述二极管503就成为正向偏置状态，如图54中所示那样，电流I就要由Vcc2的电源通过该二极管流向Vcc1的电源。

为了不产生这样的电流流通，可考虑将连接到输出端的输出级仅仅由N沟道MOS晶体管来构成。图56中就列出了这种例子。在此三态缓冲器的输出级中设置二个N沟道MOS晶体管518、512。一方的MOS晶体管518的栅极控制信号由输入端接有使能信号EN及将输入信号IN反相的反相器513的输出信号的“或非”门519提供。另一方的N沟道MOS晶体管512的栅极控制信号则与图55的情况相同，由输入端接有使能信号EN及输入信号IN的“或非”门515提供。

但是，在如图56那样输出级仅由N沟道MOS晶体管构成的情况下，虽然能由输出端516输出接地电位，但因无法照原样输出电源电位Vcc，而使得N沟道MOS晶体管的阈值部分的信号电平降低。

在上述现有技术中，采用通过总线来连接多个输出电路时，在给输出电路提供大小不同的电源电流的情况下会产生在电流之间流过电流的缺陷。而如果使这些电流不流通时，则又会出现在输出上信号不能作全幅度的变化的缺点。

本发明就是以考虑上述这种情况作为出发点，目的在于提供一种既使得输出能具有信号全幅度的变化、而在采用连接多个输出的情况下即使供给大小不同的电源电压亦能防止电源之间流过电流的输出电路。

本发明的输出电路设置有在具有源、漏、栅极及栅基并且源极与栅基间的电位分开的MOS晶体管，和插入在上述MOS晶体管的栅基与栅极之间的开关装置。利用本发明时，由于MOS晶体管的源极与栅基在电位上是分隔开的，即使在漏极上加以比其源极电位更高的电位的情况下，亦不会通过漏极与栅基之间存在的寄生Pn结二极管向源极侧流过电流。而且因MOS晶体管的栅基与源极间存在的寄生Pn结二极管的作用，在栅基上所达到的只是相对于源极的与该寄生电容Pn结二极管的内在电位相对应的电平位移电位，此电位通过开关装置被送给MOS晶体管的栅极。因而即使没有从MOS晶体管外部提供信号，栅极亦不会呈现电位漂移状态，而能由该栅极电位保持MOS晶体管为截止状态。

此外，本发明的输出电路还设置有：具有源、漏、栅极及栅基，并且源极及栅基间电位分开的MOS晶体管;产生与上述MOS晶体管的源极及栅基间形成的寄生Pn结二极管的结间电压大致相等的电压、以生成加于源极电位或由其减除的电压的电压产生装置;以及插在上述电压产生装置的输出与上述MOS晶体管的栅极间的开关装置。在本发明中，为不依靠外部信号而使MOS晶体管成为截止状态的电压产生装置可利用在上述MOS晶体管的源极与栅基之间所发生的寄生Pn结二极管来形成。

对附图的简单说明：

图1为第一实施例的详细电路图;

图2为形成第一实施例电路的基片断面图;

图3为第二实施例的详细电路图;

图4为第三实施例的详细电路图;

图5为第四实施例的详细电路图;

图6为第五实施例的详细电路图;

图7为第六实施例的详细电路图;

图8为第七实施例的详细电路图;

图9为第八实施例的详细电路图;

图10为第九实施例的详细电路图;

图11为第十实施例的详细电路图;

图12为第十一实施例的详细电路图;

图13为第十二实施例的详细电路图;

图14为表示由上述各实施例电路和适当组合各实施例而成的变型示例电路构成的概略电路图;

图15为表示由上述各实施例电路和适当组合各实施例而成的变型示例电路构成的概略电路图;

图16为表示由上述各实施例电路和适当组合各实施例而成的变型示例电路构成的概略电路图;

图17为表示由上述各实施例电路和适当组合各实施例而成的变型示例电路构成的概略电路图;

图18为表示由上述各实施例电路和适当组合各实施例而成的变型示例电路构成的概略电路图;

图19为表示由上述各实施例电路和适当组合各实施例而成的变型示例电路构成的概略电路图;

图20为表示由上述各实施例电路和适当组合各实施例而成的变型示例电路构成的概略电路图;

图21为表示由上述各实施例电路和适当组合各实施例而成的变型示例电路构成的概略电路图;

图22为表示由上述各实施例电路和适当组合各实施例而成的变型示例电路构成的概略电路图;

图23为表示由上述各实施例电路和适当组合各实施例而成的变型示例电路构成的概略电路图;

图24为表示由上述各实施例电路和适当组合各实施例而成的变型示例电路构成的概略电路图;

图25为表示由上述各实施例电路和适当组合各实施例而成的变型示例电路构成的概略电路图;

图26为表示由上述各实施例电路和适当组合各实施例而成的变型示例电路构成的概略电路图;

图27为表示由上述各实施例电路和适当组合各实施例而成的变型示例电路构成的概略电路图;

图28为表示由上述各实施例电路和适当组合各实施例而成的变型示例电路构成的概略电路图;

图29为表示由上述各实施例电路和适当组合各实施例而成的变型示例电路构成的概略电路图;

图30为表示由上述各实施例电路和适当组合各实施例而成的变型示例电路构成的概略电路图;

图31为表示由上述各实施例电路和适当组合各实施例而成的变型示例电路构成的概略电路图;

图32为表示由上述各实施例电路和适当组合各实施例而成的变型示例电路构成的概略电路图;

图33为表示由上述各实施例电路和适当组合各实施例而成的变型示例电路构成的概略电路图;

图34为表示由上述各实施例电路和适当组合各实施例而成的变型示例电路构成的概略电路图;

图35为将上述各实施例电路、概略电路、变型示例作进一步概略表示的电路图;

图36为将上述各实施例电路、概略电路、变型示例作进一步概略表示的电路图;

图37为将上述各实施例电路、概略电路、变型示例作进一步概略表示的电路图;

图38为将上述各实施例电路、概略电路、变型示例作进一步概略表示的电路图;

图39为将上述各实施例电路、概略电路、变型示例作进一步概略表示的电路图;

图40为将上述各实施例电路、概略电路、变型示例作进一步概略表示的电路图;

图41为将上述各实施例电路、概略电路、变型示例作进一步概略表示的电路图;

图42为将上述各实施例电路、概略电路、变型示例作进一步概略表示的电路图;

图43为将上述各实施例电路、概略电路、变型示例作进一步概略表示的电路图;

图44为将上述各实施例电路、概略电路、变型示例作进一步概略表示的电路图;

图45为将上述各实施例电路、概略电路、变型示例作进一步概略表示的电路图;

图46为将上述各实施例电路、概略电路、变型示例作进一步概略表示的电路图;

图47为将上述各实施例电路、概略电路、变型示例作进一步概略表示的电路图;

图48为将上述各实施例电路、概略电路、变型示例作进一步概略表示的电路图;

图49为将上述各实施例电路、概略电路、变型示例作进一步概略表示的电路图;

图50为提取上述各实施例电路、实施例电路的概略电路、变型示例电路的主要部分的示意图;

图51为图50电路的变型示例电路图;

图52为表示图51电路中所采用的电位产生电路的构成的断面图;

图53为表示图51电路中的电位产生电路的具体构成;

图54为表示总线应用中的典型连接示例的电路图;

图55为三态缓冲器的电路图;

图56为与上述不同的三态缓冲器电路图。

各图中：P1、P2、P4、P5、P6、P8、P9、P11、P12、TP1、TP2、TP3、TP4、LP3、LP7、LP12为PMOS晶体管（P沟道MOS晶体管）;

N1、N2、TN1、TN2、TN3、TN4为NMOS晶体管（N沟道MOS晶体管）;

21为控制电路;

22为前置驱动电路;

23、24为插入电路。

下面参照附图以实施例来对本发明加以说明。图1为按照本发明输出电路的第一实施例的详细电路图。这一输出电路的基本结构是，与前述图55中所示的现有的电路的情况同样的输出级由P沟道及N沟道MOS晶体管组成，采用“与非”门、“或非”门及反相器等来构成产生驱动二个MOS晶体管的栅极用的控制信号的产生装置。输出级的P沟道MOS晶体管（以下将其称为PMOS晶体管）P1及N沟道MOS晶体管（以下称NMOS晶体管）的漏极一齐连接到输出端Y。PMOS晶体管P1的源极连接到电源电位端（VCC），NMOS晶体管N1的源极连接到接地电位端。

通常的半导体器件中均使得PMOS晶体管的栅基与源极同电位。但在本实施例中PMOS晶体管P1的源极与栅基在电位上是分隔开的。而且包括此PMOS晶体管P1在内，后述所有PMOS晶体管的源极与栅基在电位上全部分隔开，后述的所有PMOS晶体管的栅基均连接在一起。另外，包含NMOS晶体管N1在内的后述所有NMOS晶体管其栅基与源极则均为同电位。

PMOS晶体管TP1和TP2以及NMOS晶体管TN1和TN2组成产生上述PMOS晶体管P1的栅极驱动信号的“与非”门。亦即，PMOS晶体管TP1和TP2的源极连接在一起，漏极亦连在一起，此漏极的共同端被连接到上述PMOS晶体管P1的栅极端。而在上述栅极端与接地电位端之间连接有由各自的漏极、源极相串联的NMOS晶体管TN1、TN2。另外，PMOS晶体管TP1的栅极与NMOS晶体管TN1的栅极连在一起，而在此共同的栅极端上通过反相器INV1加有使能信号/EM。而PMOS晶体管TP2的栅极与NMOS晶体管TN2的栅极连在一起，此共同栅极端被加有输入信号/IN。“与非”门NOR1产生上述NMOS晶体管N1的栅极驱动信号，而输入使能信号/EN和输入信号/IN。

上述PMOS晶体管P1的栅极被连接以PMOS晶体管P2的漏极和栅基。此PMOS晶体管P2的源极被连接到电源电位端，栅极被连接到上述输出端Y。上述PMOS晶体管TP1、TP2的共同源极端连接PMOS晶体管P4的漏极。此PMOS晶体管P4的源极连接到电源电位端。在上述PMOS晶体管P1的栅极与上述输出端Y间连接以PMOS晶体管P6的源极、漏极。该PMOS晶体管P6的栅极连接到电源电位端。

PMOS晶体管P9和NMOS晶体管N2产生对应于上述反相器INV1的输出EN、接地电位和上述输出端Y中的电位的控制信号，PMOS晶体管P9的源极连接到上述输出端Y，PMOS晶体管P9和NMOS晶体管N2的漏极和栅极互相共同连接，NMOS晶体管N2的源极连接到接地电位端。

此外，PMOS晶体管P8的源极、漏极间，被连接在上述PMOS晶体管P1的栅基和上述PMOS晶体管P4的漏极之间。而且，PMOS晶体管P11的源极、漏极间被连接在电源电位端与上述PMOS晶体管P1的栅基之间。因而，上述PMOS晶体管P9和NMOS晶体管N2的共同漏极端的信号被加给上述PMOS晶体管P11、P4的二个栅极。而上述信号EN则被送至上述PMOS晶体管P8。

这里，NMOS晶体管通常在P型基片上形成，PMOS晶体管则在N型基片上形成。为了方便于说明在单一基片上形成本实施例电路并构成集成电路的情况，采用如图2中所示的P型基片。因而，上述各PMOS晶体管均在P型基片11中的N沟道12上形成，NMOS晶体管则在P型基片上形成。如上述那样，在上述输出端Y上有可能被被加高于电源电位Vcc的电位。为此，通常不能使用对Vcc偏置的N型基片。因为，在N型基片上形成作为PMOS晶体管的漏极的P型扩散层中，由于在漏极与N型基片间形成寄生Pn结二极管，当输出端上施加以高于Vcc的电位时就使此寄生Pn结二极管作正向偏置而流过不必要的电流。因而在上述图1中，PMOS晶体管P1、P2、P4、P6、P8、P9、P11、TP1、TP2的栅基均被附加以表示为N沟道的符号Nwell。而且，上述PMOS晶体管并不一定要在同一N沟道Nwell中形成，在各个别的相互间电气上相连接的N沟道中形成亦可。而使上述PMOS晶体管TP1和TP2的栅基连接到PMOS晶体管P4的漏极也可。

下面来说明上述输出电路的操作。在此说明中，Vcc电平作为H，接地电平作为L，PMOS晶体管的阈值电压以Vtp（Px）表示，其中X＝1，2……。

首先说明当使能信号/EN为L时的使能状态的操作。在这种情况下与输入信号/IN的电平相对应地输出级的PMOS晶体管P1或NMOS晶体管N1中的一个成为导通状态，输出端Y上的信号成为H或L。由于/EN成为L，所以反相器INV1的输出EN成为H。因此NMOS晶体管N2导通，PMOS晶体管P9截止。由此使得PMOS晶体管P11和P4的栅极端成为L而使二个MOS晶体管导通。由于上述二个PMOS晶体管导通，PMOS晶体管的栅基Nwell被上拉至Vcc，因而PMOS晶体管TP1、TP2的晶体同源极端也被上拉至Vcc。而PMOS晶体管P8截止。因而，由PMOS本管TP1和TP2以及NMOS晶体管TN1和TN2组成的“与非”门就成为可能的操作状态。亦即，在使能状态时，此电路就是处于与通常的三态缓冲器同样操作的状态。

下面说明使能信号/EN为H时的禁止状态的操作。在这种情况下，不管输入信号/IN的状态如何，输出端Y总是高阻状态。这时由于/EN为H，“或非”门NOR1的输出就成为L，NMOS晶体管N1截止。而在这一电路被使用于如前述图60中所示的连接到总线上时，按照其他输出电路的输出状态，输出端Y采取下述三种状态。即，输出端Y为L时的第一状态，输出端Y为H时的第二状态，和输出端Y具有高于Vcc的电平时的第三状态。

首先，在第一状态即输出端Y为L时，由于输出端Y的L信号而使PMOS晶体管P2导通，PMOS晶体管的栅基Nwell被上拉至Vcc。这时由于EN成为L，NMOS晶体管N2截止，PMOS晶体管P9、P8导通。由于输出端Y的电位通过PMOS晶体管P9被传送到PMOS晶体管P11、P4的共同栅极端，所以这一电位就成为Vcc与接地电位的中间电位。由于这一电位，PMOS晶体管P11、P4也成为导通的情况。另一方面，由于PMOS晶体管P8也导通，PMOS晶体管的栅基Nwell的电位，实际上被传送至PMOS晶体管TP1和TP2的共同源极端。因而，由PMOS晶体管TP1和TP2以及NMOS晶体管TN1和TN2所构成的“与非”门成为可能的动作状态。此时，/EN为高，EN就成为L，因而PMOS晶体管TP1导通，PMOS晶体管P1的栅极端被上拉至Vcc。由此使PMOS晶体管P1截止。而且，/EN为H，“或非”门NOR1的输出成为L，因而NMOS晶体管N1也截止。因此，输出端Y维持高阻状态。

第二状态、即输出端Y为H时，EN为低，NMOS晶体管N2截止，PMOS晶体管P9、P8一齐导通。而输出端Y的H信号通过PMOS晶体管P9传送至PMOS晶体管P4、P11的共同栅极端，其电位就成为Vcc。因而二个PMOS晶体管P4、P11就截止。PMOS晶体管P2亦因输出端Y的高信号而截止。这时，PMOS晶体管P1的栅基的电位，成为由源极电位Vcc降低一因源极与栅基间所产生的寄生Pn结二极管所产生的内在电位Vf部分即（Vcc-Vf）。而因PMOS晶体管P8导通，此电位（Vcc-Vf）被传送到构成“与非”门的PMOS晶体管TP1和TP2的共同源极端。并因EN为L，PMOS晶体管TP1导通，上述电位（Vcc-Vf）被传送到PMOS晶体管P1的栅极端。此时，在Vtp（P1）＞-Vf的情况下，虽然在PMOS晶体管P1中有电流流过，借助将Vtp（P1）设定成为-Vf＞Vtp（P1）而能使这一电流非常小，而能将输出端Y作为高阻状态。

第三状态，即在输出端Y成为高于Vcc的电平Vy时，在以前情况下电源之间会流过很大的电流。由于在输出端Y中被加以较Vcc高的电平，当Vy＞Vcct|Vtp（P6）|时，因PMOS晶体管P6导通，PMOS晶体管的栅基Nwell的电位就成为与输出端Y相同，此栅基Nwell的电位通过PMOS晶体管P8被传送至PMOS晶体管P4的漏极端，并且与上述同样地通过PMOS晶体管TP1传送给PMOS晶体管P1的栅极端。而且由于EN为L，NMOS晶体管N2截止，PMOS晶体管P9、P8一齐导通。输出端Y的电位通过PMOS晶体管P9被传送至PMOS晶体管P11、P4的共同栅极端。因而，PMOS晶体管P1、P2、P11、P4的栅极、源极间电压成为0而分别截止。所以这种情况下输出端Y也保持高阻状态。

这样，上述实施例输出电路，在使能状态时输出端Y能由接地电位至电源电位Vcc作完全的变化，而在禁止状态时，即使输出端Y成为高于电源电位Vcc的电位，也不会有电流由输出端Y至电源电位端流入，在输出端Y为电源电位Vcc以下的情况时也同样不会有电流由电源电位端流至输出端。亦即能维持高阻状态。

下面利用图3来说明本发明第二实施例。在上述图1的实施例中，使能信号/EN在由L变化成H时的情形为，根据电路在使能状态下输出信号Y为H的状态出发来考虑电路在禁止状态下输出信号Y变化成H状态的情况。由于在电路为使能状态时输出信号Y成为H，PMOS晶体管P1的栅极端成为L。在电路由使能状态变成为禁止状态时，要使PMOS晶体管P1截止，其栅极端就必须成为H。可是，由于在禁止状态输出信号Y成为H，PMOS晶体管N2截止后不久，PMOS晶体管P11和P4的输入栅极端通过PMOS晶体管P9被上拉至H。即，PMOS晶体管P11和P4迅速截止。因而PMOS晶体管P1的栅极端，经由PMOS晶体管P8和TP1如前述那样被上拉至（Vcc-Vf）的电位。这一电位像前述那样是因PMOS晶体管P1的栅基和源极间寄生地产生的Pn结二极管中流过电流产生的。可是，这一电流相当于以Vcc电源电位端作发射极、栅基Nwell作基极和前述P型基片作集电极的寄生双极性晶体管的基极电流，因为发射极-集电极电流在P型基片上流通，就有可能成为引起闭锁的触发电流。

因此，在此第二实施例电路中，就是要使得不发生这样的闭锁现象。图3中所示的第二实施例电路与图1中的不同之处在于，设置有由将前述反相器INV1的输出反相的反相器INV2及输入端接有该反相器INV2的输出和使能信号/EN的“与非”门NAND1所组成的信号延迟电路，代替前述反相器INV1的输出的是将此信号延迟电路的输出提供给前述PMOS晶体管P9和NMOS晶体管N2的共同栅极端以及前述PMOS晶体管P8的栅极。

在这样构成的输出电路中，当使能信号/EN由L变成H时，首先，反相器INV1的输出EN由H变成L，NMOS晶体管TN1截止，PMOS晶体管TP1导通。由于反相器INV2和“与非”门NAND1中存在有门延迟时间，在这时刻“与非”门NAND1的输出EN′还是H，PMOS晶体管P11和P4导通。而PMOS晶体管P8是截止的。如果将上述门延迟时间设定为由PMOS晶体管P4产生的，电流流通中PMOS晶体管P1的栅极端的电位由L上拉到H的时间，就不会有因前述那样的寄生二极管的电流流通。而在上述门延迟时间之后PMOS晶体管P9和P8导通，NMOS晶体管N2截止。

相反，在使能信号/EN由H变化成L时，首先，反相器INV1的输出EN由L变成H，NMOS晶体管TN1导通，PMOS晶体管TP1截止。由于“与非”门NAND1被输入以使能信号/EN，信号EN′与信号EN大致同时地由L变成H。从而NMOS晶体管N2导通，PMOS晶体管P9和P8截止。由此，PMOS晶体管P11和P4导通，由PMOS晶体管TP1和TP2以及NMOS晶体管TN1和TN2所组成的“与非”门就成为可能动作状态，成为可接收输入信号/IN的状态。

图4表示本发明第三实施例的输出电路的构成，与图3的第二实施例同样是为避免引起闭锁情况。图4中所示的第三实施例电路与图3中的不同点在于，不采用由上述反相器INV2与“与非”门NAND1组成的信号延迟电路，而是采用利用串连连接的二个反相器INV2、INV3来构成前述的信号延迟电路。即，反相器INV2将前述反相器INV1的输出EN反相，反相器INV3将反相器INV2的输出反相，来求得前述信号EN′。

在这样构成的输出电路中，使能信号/EN由L变为H时的操作与图3实施例的情况相同。另一方面，在使能信号/EN由H变为L时，信号EN′相对信号EN滞后反相器INV2、INV3的信号传送延迟时间部分由L变成H。因而，由PMOS晶体管TP1和TP2以及NMOS晶体管TN1和TN2所构成的“与非”门，与图3实施例的情况不同，在滞后2个反相器信号传送延迟时间部分后成为可能动作状态，成为能够接收输入信号/IN的状态。

在上述各实施例中，为将PMOS晶体管P1的栅基电位送至其栅极而作开关控制的PMOS晶体管P8的一端，被连接到PMOS晶体管P4的漏极。不过，如在图5的第四实施例电路中所示那样，亦可直接连接到PMOS晶体管P1的栅极。而在这样连接的情况下，使能信号/EN由H变成L，如果输入信号/IN为H，虽然PMOS晶体管P1的栅极端被下拉到L，PMOS晶体管P8截止的动作滞后，经由此PMOS晶体管P8可能从电源电位端至接地电位端暂时有电流流通。在本实施例电路中，虽然说明了是由反相器INV2和“与非”门NAND1组成信号延迟电路，但它亦可如图4中所示那样由二个反相器INV2、INV3来组成。

下面利用图6说明本发明的第五实施例。在上述图3的实施例电路中，在使能信号/EN成为H的禁止状态下，输出端Y的电位如果使得Vcc-｜Vtp（P2）｜＜Vy＜Vcc时，由于PMOS晶体管P2为截止，PMOS晶体管的栅基Nwell由于前述那样因寄生Pn结二极管的作用至少被上拉到（Vcc-Vf）。而且，由于PMOS晶体管P8和TP1为导通，PMOS晶体管P1的栅极也成为相同电位。在-Vf＜Vtp（P1）的情况下PMOS，晶体管P1导通，在漏极、源极之间可能有电流流通。加之在禁止状态时输出端Y的电位Vy在Vcc＜Vy＜Vcc+｜Vtp（P6）｜的情况下，因PMOS晶体管P6截止，PMOS晶体管的栅基Nwell如前述那样因寄生Pn结二极管至少被上拉至（Vy-Vt）。而由于PMOS晶体管P8和TP1导通，PMOS晶体管P1的栅极也成为同电位。而在-Vf＜Vtp（P1）的情况下，PMOS晶体管P1导通，在漏极、源极之间就可能有电流流通。

因此，图6中的实施例电路，就是要使得因输出端Y的电位产生的经由PMOS晶体管P1流通的上述电流大大减小。图6中所示实施例电路与图3中的不同点在于，增加了二个新的PMOS晶体管LP3和LP7。上述一个PMOS晶体管LP3的阈值Vtp（LP3）与前述Vtp（P1）间具有Vtp（P1）≤Vtp（LP3）的关系，源极被连接到电源电位端，漏极、栅极及栅基被连接到前述栅基Nwell。上述另一个PMOS晶体管LP7的阈值Vtp（LP7）与前述Vtp（P1）间具有Vtp（P1）≤Vtp（LP7）的关系，源极被连接到输出端Y，漏极和栅极被连接到PMOS晶体管P4的漏极，栅基被连接到栅基Nwell。

在这样的结构中，在使能信号/EN成为H的禁止状态时输出端Y的电位Vy具有Vcc-｜Vtp（P2）｜＜Vy＜Vcc的情况时，PMOS晶体管的栅基Nwell成为上拉至（Vcc-Vf）。在这种情况下，因为存在着Vtp（P1）≤Vtp（LP3）的关系，栅基Nwell的电位V（Nwell）就能成为Vcc-｜Vtp（LP3）｜≤V（Nwell）＜Vcc的情况。而且由于PMOS晶体管P8和TP1为导通，PMOS晶体管P1的栅极端也与其同电位。因而，PMOS晶体管P1的栅极、源极间电压Vgs（P1）则与Vtp（LP3）相同，PMOS晶体管P1常常在亚阈值区内工作，从而大大降低前述那样的电流。

另一方面在禁止状态时输出端Y的电位Vy处于Vcc＜Vy＜Vcc+|Vtp（P6）｜的情况下，PMOS晶体管栅基Nwell至少被上拉至（Vy-Vf）。这时，因为存在着Vtp（P1）≤Vtp（LP7）的关系，栅基Nwell的电位V（Nwell）就可能成为Vy＜-｜Vtp（LP7）｜≤V（Nwell）＜Vy。并由于PMOS晶体管P8和TP1导通，PMOS晶体管P1的栅极端则也与其同电位。因此PMOS晶体管P1的栅极、源极间的电压Vgs（P1）则与Vtp（LP7）相同，PMOS晶体管P1常常在亚阈值区工作，大大地降低了前述那样的电流。而且上述二个PMOS晶体管LP3、LP7可能作成为具有相同阈值的PMOS晶体管。另外在图6中虽然是对将PMOS晶体管P7的一端连接到PMOS晶体管P4的漏极时的情况的说明，这与连接到栅基Nwell也是同样的。

图7和图8分别表示本发明第六、第七实施例的电路构成。上述图6实施例电路中的PMOS晶体管LP3是用于设定PMOS晶体管P1的栅极端的电位的，所以其连接地点在栅基与栅极间的通路当中任何一点都可。因此在图7的实施例电路中就将此PMOS晶体管LP3的漏极、栅极和栅基连接到PMOS晶体管P4的漏极。而在图8实施例电路中则是将此PMOS晶体管LP3的漏极和栅基直接连接到PMOS晶体管P4的栅基。而且，在图4、图5的各实施例电路中设置与上述二个PMOS晶体管LP3、LP7同样的结构亦可。

在当上述输出端Y上的电位Vy较Vcc高或低的情况时，为使上述那样的电流不再流通，亦即为使产生上述那种状态的Vy的范围减小，可采用如下措施。亦就是，在Vcc-｜Vtp（P2）｜＜Vy＜Vcc和Vcc＜Vy＜Vcc+|Vtp（P6）｜的区间中时PMOS晶体管P1中可能有电流流通，为使这一区间减小而增大PMOS晶体管P2与P6的阈值Vtp，即与PMOS晶体管LP3和LP7同样地，可使得Vtp（P1）＜Vtp（P2），Vtp（P1）＜Vtp（P6）。

图9表示本发明第八实施例的电路构成。在这一实施例的输出电路中，代替设置在前述图6中的PMOS晶体管LP7的是设置有二个PMOS晶体管LP12和P12。这里，一个PMOS晶体管LP12的源极连接到前述输出端Y，栅极和漏极则连接到上述另一PMOS晶体管P12的源极。而PMOS晶体管P12的漏极被连接到PMOS晶体管P1的栅极，在此栅极上被加有前述信号EN。在这样的输出电路中，在使能信号/EN成为高的禁止状态时因上述信号EN而使得上述PMOS晶体管P12处于导通状态，通过PMOS晶体管LP12将输出端Y的电位加到PMOS晶体管P1的栅极。在这一实施例中，改变PMOS晶体管LP12和PMOS晶体管P12的串联连接顺序也能取得同样的效果。

图10表示本发明第九实施例的电路构成。在这一实施例输出电路中，是相对前述图6中实施例电路增加了一新的PMOS晶体管P5。这一PMOS晶体管P5的源极、漏极被连接在输出端Y与PMOS晶体管P1的栅极之间，栅极则与电源电位端相连接。在这样的输出电路中，当使能信号/EN成为H的禁止状态时，如输出端Y的电位Vy较电源电位高，栅基Nwell就被上拉至输出端Y的电位Vy。直流上PMOS晶体管P5的动作与PMOS晶体管P6相同，但在瞬态方向有若干差别。即，在电位Vy高于Vcc时，由于PMOS晶体管P6被直接连接在栅基上，所以能使Vy迅速地跟随栅基电位。这就具有减少PMOS晶体管P1中产生的寄生pnp双极性晶体管的基极电流和发射极-集电极间电流的效果，并由于能使流向P型基片的电流减小而且取得防止闭锁的结果。栅极的电位，因为被经由PMOS晶体管P8和前置驱动电路传送至PMOS晶体管P1的栅极，其电阻部分使得跟随Vy的性能恶化。因此，在图10的实施例电路中将PMOS晶体管P5直接连接到PMOS晶体管P1的栅极，使得跟随性能较之仅有PMOS晶体管P6的情况亦有改善。

在图11的本发明的第+实施例电路中，利用将上述PMOS晶体管P5接到PMOS晶体管P4的漏极，来使跟随性能比仅有P6时有所改善。图11的本实施例电路中的PMOS晶体管P5的连接与图10的实施例电路间的差别在于如下所述那样的瞬变性能上的差异。即，在将PMOS晶体管P5连接到PMOS晶体管P1栅极的情况下，PMOS晶体管P5的源、漏一方的P型扩散层成为P1的栅极端的寄生电容，增加了全信号变化时P1的栅极端的充放电时间，而成为延迟转换速度的一个因素。另一方面，在将PMOS晶体管P5连接到PMOS晶体管P4的漏极的情况下，由于这一端点不作全信号变化，所以就不成为速度降低的原因。根据上述理由而设置了直流方向动作相同的两个PMOS晶体管P5和P6。

图12表示本发明第十一实施例的电路结构。在前述图5的实施例电路中，取使能信号/EN和输入信号/IN的“与非”逻辑或“或非”逻辑来进行输出级PMOS晶体管P1和NMOS晶体管N1的导通/截止控制，而在本实施例的输出电路中，则是采取输入/IN1和IN2两个信号来作为输入信号。在此实施例中，前述PMOS晶体管P4的源极不直接连接到电源电位端，而是在此源极与电源电位端之间连接两个新的PMOS晶体管TP3、TP4的源极、漏极。上述一个PMOS晶体管TP4的栅极输入作为反相器INV1的输出的信号EN，另一个上述PMOS晶体管TP3的栅极则输入有输入信号/IN2。而前述PMOS晶体管TP1的栅极输入有信号EN，前述PMOS晶体管TP2的栅极输入有输入信号/IN1。针对由前述NMOS晶体管TN1、TN2所组成的串联电路，并联连接以一由新的在源、漏极间串联连接的二个NMOS晶体管TN3、TN4所构成的串联电路。这些NMOS晶体管TN1、TN2、TN3和TN4的各栅极，分别被提供以/IN2、EN、/IN1、EN。而替代驱动NMOS晶体管N1的栅极的前述二输入“或非”门，设置一输入有上述信号/EN、/IN1、/IN2的三输入“或非”门NOR2。在此实施例电路中，与前述图10、图11相同地设置有PMOS晶体管P5。这样结构的输出电路，仅仅在输入信号增加二个这一点上不同外，其基本动作与图5的实施例电路的情况相同。在其它实施例中也可以作同样的变型，而且在上述实施例中虽然只表明为三个输入，但也可能同样地实行三输入以上的多输入的情况的变型。而且亦可将NMOS晶体管TN1和TN2的连接顺序或TN3和TN4的连接顺序加以改变。而且亦可将NMOS晶体管TN1和TN2的串联连接点与TN3和TN4的串联连接点相互连接。

图13表示本发明第十二实施例的电路构成。在此实施例电路中，与前述实施例中相对应处都给予相同的标号，并省略其说明。按照这一实施例的输出电路，在PMOS晶体管P1的栅基和栅极之间串联连接有前述PMOS晶体管P8的源极、漏极，与此同时，由前述PMOS晶体管TP1、TP2及NMOS晶体管TN1、TN2所组成的“与非”门NANA2的输出不再直接输送至PMOS晶体管P1的栅极，而是通过由NMOS晶体管N3及PMOS晶体管P15、P16所组成的开关电路来提供。即，在上述开关电路内的各MOS晶体管的源、漏之间并行连接以上述“与非”门NAND2的输出端和PMOS晶体管P1的栅基间，并分别在NMOS晶体管N3的栅极上提供有前述“与非”门NAND1的输出EN′，在PMOS晶体管P15的栅极上提供有前述PMOS晶体管P9和NMOS晶体管N2的共同漏极端的电位，在PMOS晶体管P16的栅极上提供有输入端Y的电位。在此实施例电路中，开关电路内的NMOS晶体管N3按使能信号/EN进行导通/截止控制，PMOS晶体管P15和P16则按使能信号/EN或输出端Y的电位进行导通/截止控制。

下面在图14至图34中说明，在将上述第一至第十二实施例电路及这些实施例作适当组合成的变型示例电路中，在禁止时能在输出端Y上施加高于电源电位的电路的概略结构。图14的概略电路例如与前述图1相对应，图14中的标号与图1中的相对应。这里，控制电路21相当于包含有前述反相器INV1、PMOS晶体管P9和NMOS晶体管N2的电路，前置驱动电路22相当于包含前述PMOS晶体管TP1、TP2的电路。而在这一例子中虽然表示的是MOS晶体管TN1的源极被连接在接地电压端的状态，而实际上是通过NMOS晶体管TN2连接的，在NMOS晶体管TN1的源极端上通过该NMOS晶体管TN2被加以接地电位。图15的概略电路例如对应于前述图12，图15中的标号与图12中的相对应。这里，控制电路21相当于包含前述反相器INV1、INV2、“与非”门NAND1、MOS晶体管P9和NMOS晶体管N2的电路，前置驱动电路22相当于包含前述PMOS晶体管TP1、TP2和NMOS晶体管TN1、TN3的电路，插入电路23相当于由前述PMOS晶体管TP3、TP4组成的电路。而插入电路24虽然在前述图12中实际上不存在，但该电路可以插入在NMOS晶体管TN2或TN4与接地电压端之间。

图16的概略电路为由图14的电路中去除掉PMOS晶体管P11的电路，该电路例如对应于前述图1。其中，假定因栅基与Vcc间的寄生Pn结二极管及栅基与输出端Y间的寄生Pn结二极管产生偏压。图17的概略电路为在图14的电路中增加PMOS晶体管LP3的电路，此电路例如对应于前述图6。图18的概略电路是将图17电路的PMOS晶体管LP3的栅极的连接地点加以改变的电路，此电路例如对应于前述图8。图19的概略电路是将图17电路的PMOS晶体管LP3的栅极的接线地点改变的电路，此电路例如对应于前述图10。图20的概略电路为在图图14电路中增加PMOS晶体管LP12和P12的电路，此电路例如对应于前述图9。而且PMOS晶体管P12也可以如图10那样与前置驱动电路中的一部分电路相兼用。

图21的概略图为在图14电路中增加PMOS晶体管P6的电路，此电路例如对应于图1。图22的概略电路是与图15电路同样以2个输入的信号控制输出级的电路，图中的标号与图12中的相对应。与图15的情况相同，控制电路21相当于包含前述反相器INV1、INV2、“与非”门NAND1、PMOS晶体管P9和NMOS晶体管N2的电路，前置驱动电路22相当于包含前述PMOS晶体管TP1、TP2和NMOS晶体管TN3、TN1的电路，插入电路23相当于由前述PMOS晶体管TP3、TP4组成的电路。而插入电路24虽在前述图12中实际上不存在，但可以插入在NMOS晶体管TN2或TN4与接地电位端之间。图23的概略电路为在图16的电路中增加PMOS晶体管P6的电路，此电路例如与前述图1相对应。图24的概略电路为在图21的电路中增加PMOS晶体管LP3的电路，此电路例如与图6相对应。

图25的概略电路是将图21电路的PMOS晶体管LP3的栅极连接地点变更后的电路，此电路例如对应于前述图8。图26的概略电路也是将图21电路的PMOS晶体管LP3的栅极连接地点加以改变的电路，此电路例如相应于前述图10。图27的概略电路是在图25电路中增加PMOS晶体管LP12和P12，此电路例如对应于前述图9。图28的概略电路是在图14电路中增加PMOS晶体管P5，此电路例如对应于前述图10。这里，如图11中所示，被连接到PMOS晶体管P1的栅极的PMOS晶体管P5的一端，连接在由PMOS晶体管P1的栅极至前置驱动电路中的PMOS晶体管P4的漏极的路径的中间，兼用作前置驱动电路的一部分。

图29的概略电路为在图15电路中增加PMOS晶体管P5，与图15电路同样以二个输入信号来控制输出级。而图中的标号则与图12中的相对应。与图15的情况相同，控制电路21相当于包含前述反相器INV1、INV2、“与非”门NAND1、PMOS晶体管P9和NMOS晶体管N2的电路，前置驱动电路22相当于包含前述PMOS晶体管TP1、TP2和NMOS晶体管TN1、TN3的电路，插入电路23相当于由前述PMOS晶体管TP3、TP4所组成的电路，插入电路24虽然图中实际上不存在，但可插入在前述NMOS晶体管TN2或TN4与接地电位端之间。图30的概略电路为在图16电路中增加PMOS晶体管P5，此电路例如对应于前述图10。

图31的概略电路是在图30电路中增加前述PMOS晶体管P11和P13的电路。图32的概略电路为改变图31中PMOS晶体管LP3的栅极连接的电路。图33的概略电路为改变图31的PMOS晶体管LP3的插入位置的电路。图34的概略电路为对前述图27的电路去除PMOS晶体管P6、增加PMOS晶体管P5的电路。

在此，图35至图49的电路更概略地表示上述各实施例电路、概略电路和变型电路。

图35的电路，分别将前述PMOS晶体管P4、P8、P11和NMOS晶体管TN1表示为开关SW1、SW2、SW3和SW4，而开关SW3的一端直接连接到电源电位端。这一电路对应于前述图5。

图36的电路为将图35电路中的开关SW3的一端连接到PMOS晶体管P1的源极端的电路。而且因为图5的PMOS晶体管P1的源极与PMOS晶体管P11的源极为同一电位，所以未作具体表示。

在上述图35和图36的电路中，开关SW1、SW4各自的一端均被连接到规定的电位端。与此相对地，在图37的电路中，图35电路内的开关SW1、SW4各自的一端则被连接到电源电位端、接地电位端，与前述图5相对应。图38的电路则为在上述图37的电路中，在开关SW1和电源电位端之间设置有前述插入电路23，与此同时在开关SW4和接地电位端之间设置有前述插入电路24。这一电路虽然是对应于前述图5和图12电路的组合电路，但没有设置相当于插入电路24的电路。

图39的电路是在前述图35电路中没有开关SW3的示例。在这种情况下，虽未特别表示出PMOS晶体管P11，但仅由因寄生Pn结二极管产生的偏置也能够取得本发明特有的效果。而设置PMOS晶体管P11则为将栅基可靠地上拉至Vcc。

图40的电路是将图35电路中的开关SW2的一端不是直接地而是通过前置驱动电路22连接到PMOS晶体管P1的栅极的示例。图41的电路是针对上述图35电路将PMOS晶体管LP3的栅极连接到开关SW3的一端的示例。图42的电路是对图35的电路设置前述PMOS晶体管LP3的示例，此PMOS晶体管LP3的栅极被连接到PMOS晶体管P1的栅极。

图43的电路是对前述图35电路增加PMOS晶体管LP12和开关SW5的示例，与前述图9的电路相对应。此时，上述开关SW5与PMOS晶体管P12相对应。另外，也可将开关SW5的一端连接到栅基。而且也可使开关SW5兼用作前置驱动电路的一部分。

图44至图49的各电路分别为在前述前置驱动电路22和PMOS晶体管P1的栅极间设置开关的情况示例，这一开关以SW6表示。这些电路对应于前述图13。图44的电路是将前述PMOS晶体管P8、P11分别表示为开关SW2、SW3，并将开关SW3的一端直接连接到电源电位端的示例。图45的电路为将图44电路内的开关SW3的一端连接到PMOS晶体管P1的源极端的电路。图46的电路为在前述图44电路中没有开关SW3的示例。图47的电路为对图44电路设置前述PMOS晶体管LP3的示例，此PMOS晶体管LP3的栅极被连接到PMOS晶体管P1的栅基。图48的电路为将上述图47电路中PMOS晶体管LP3的栅极连接到PMOS晶体管P1的栅极的示例。图49的电路为对前述图46的电路增加PMOS晶体管LP12和P12的示例。在上述图35至图49的电路中虽然是采用的PMOS晶体管，但其亦能适用于N沟道的MOS晶体管的情况。

图50为将上述各实施例电路、实施例电路的概略或变型示例电路的主要部分提取出来表示的电路。即，本发明的输出电路如图中所示PMOS晶体管31的栅基并不与源极相连，二者在电位是分隔开的，而且此PMOS晶体管31的栅基和栅极通过开关32相连接。采取这样的结构，在开关32闭合时，PMOS晶体管31的栅基与栅极就被设置成同电位。因为在PMOS晶体管31的栅基上产生由源极电位Vs降低一栅基与源极间形成的寄生Pn结二极管的内在电位部分而得的电位（Vs-Vf），在开关32闭合时PMOS晶体管31的栅极也被设置成该电位。此时，如果与-Vf相比PMOS晶体管31的阈值较小时，亦即在-Vf＞Vtp（31）（Vtp（31）为PMOS晶体管31的阈值）时，此PMOS晶体管31成为截止状态，源、漏间就没有电流流通。

在上述图50的电路中，开关32闭合，由PMOS晶体管31自身产生使得PMOS晶体管31截止的电压。不过，这也可以另外使除PMOS晶体管31外产生上述电位（Vs-Vf），再通过开关32输送给PMOS晶体管31的栅基。图51表示基于这种构想的电路。即，PMOS晶体管31的栅基不连接到源极，虽然在使两者电位分离这点上相同，但设有新的电位产生电路33，由此电位产生电路33所产生的电位通过开关32被送到PMOS晶体管31的栅极。这里，上述电位产生电路33产生相当于在PMOS晶体管31的栅基上所发生的前述电位（Vs-Vf）的电位，这一电路例如如图52中所示，由在形成上述PMOS晶体管31的P型基片11内的N沟道12之外的一N沟道13与在此N沟道13内设置的P型扩散层14所构成的Pn结二极管组成。如图53中所示那样，由N沟道13和P型扩散层14构成PN结二极管将PMOS晶体管31的源极电位降低上述内在电压部分后的电压被通过开关32送到PMOS晶体管31。而在上述电路中是说明设置Pn结二极管的情况，但是这也可以利用构成PMOS晶体管31之外的一PMOS晶体管的源极或漏极的P型扩散层。

如以上说明的那样采用本发明的输出电路，能使得全信号变化输出，而且即使在连接多个输出的应用情况下，供给以大小不相同的电源电位时，亦可防止电源间流通电流。

Claims

1、一输出电路，其特征是设置有：

具有源极、漏极、栅极和栅基并且源极与栅基在电位上被分隔开的MOS晶体管；和

被安插在所述MOS晶体管的栅基与栅极之间的开关装置。

2、一输出电路，其特征是设置有：

具有源极、漏极、栅极和栅基并且源极和栅基在电位上是分隔开的第一MOS晶体管;

插入在所述第一MOS晶体管的栅基和栅极之间的第一开关装置;

供给所述第一MOS晶体管的栅极电位的电位供给电路;

被加以高电位的第一端点;

被加以低电位的第二端点;

插入在所述第一端点和所述电位供给电路之间的第二开关装置;

插入在所述第二端点和所述电位供给电路之间的第三开关装置;

被加以第一基准电位的第三端点;和

插入在所述第一MOS晶体管的栅基和所述第三端点之间的第四开关装置;

其中，使所述第一MOS晶体管的栅基上产生保持相对于源极的大致等于所述第一MOS晶体管的源极与栅基间形成的寄生Pn结二极管的结间电压的电压差，依靠将这一栅基的电位通过所述第一开关装置提供给所述第一MOS晶体管的栅极来促使所述第一MOS晶体管在亚阈值区间工作。

3、一输出电路，其特征是设置有：

具有源极、漏极、栅极和栅基并且源极与栅基间在电位上分隔的第一MOS晶体管;

插入在所述第一MOS晶体管的栅基与栅极间的第一开关装置;

供给所述第一MOS晶体管栅极电位的电位供给电路;

被加以高电位的第一端点;

被加以低电位的第二端点;

插入在所述第一端点和所述电位供给电路间的第二开关装置;

插入在所述第二端点和所述电位供给电路间的第三开关装置;和

插入在所述第一MOS晶体管的栅基和源极之间的第四开关装置;

其中，使得在所述第一MOS晶体管的栅基上产生相对源极保持一大致等于所述第一MOS晶体管的源极与栅基间所形成的寄生Pn结二极管的结间电压的电压差，依靠将此栅基电位通过上述第一开关装置供给所述第一MOS晶体管的栅极来促使所述第一MOS晶体管在亚阈值区工作。

4、一输出电路，其特征是设置有：

具有源极、漏极、栅极和栅基并且源极与栅基在电位上是分隔开的第一MOS晶体管;

插入在所述第一MOS晶体管的栅基与栅极间的第一开关装置;

供给所述MOS晶体管的栅极电位的电位供给电路;

被加以高电位的第一端点;

被加以低电位的第二端点;

插入在所述第一端点与所述电位供给电路之间的第二开关装置;和

插入在所述第二端点与所述电位供给电路之间的第三开关装置;

其中，使得在所述第一MOS晶体管的栅基上产生能相对源极保持大致等于所述第一MOS晶体管的源极与栅基间所形成的寄生Pn结二极管的结间电压的电压差，通过所述第一开关装置将此栅基电位提供给所述第一MOS晶体管的栅极，由此使得所述第一MOS晶体管工作在亚阈值区。

5、一输出电路，其特征是设置有：

具有源极、漏极、栅极和栅基并且源极与栅基在电位上分隔开的第一MOS晶体管;

供给所述第一MOS晶体管的栅极电位的电位供给电路;

插入在所述第一MOS晶体管的栅基与所述电位供给电路内的供给所述第一MOS晶体管的栅极的电位端点之间的第一开关装置;

被加以高电位的第一端点;

被加以低电位的第二端点;

插入在所述第一端点与所述电位供给电路间的第二开关装置;

插入在所述第二端点与所述电位供给电路间的第三开关装置;

被加以基准电位的第三端点;和

插入在所述第一MOS晶体管的栅基和所述第三端点间的第四开关装置，

其中，使得在所述第一MOS晶体管的栅基上产生相对于源极保持大致等于所述第一MOS晶体管的源极与栅基间所形成的寄生Pn结二极管的结电压的电压差，通过所述第一开关装置和所述电位供给电路将此栅基电位供给所述第一MOS晶体管的栅极，由此来使得所述第一MOS晶体管在亚阈值区内工作。

6、一输出电路，其特征是设置有：

具有源极、漏极、栅极和栅基并且源极和栅基在电位上分隔开的第一MOS晶体管;

供给所述第一MOS晶体管的栅极电位的电位供给电路;

插入在所述第一MOS晶体管的栅基与所述电位供给电路内应供给所述第一MOS晶体栅极的电位端之间的第一开关装置;

被加以高电位的第一端点;

被加以低电位的第二端点;

插入在所述第一端点和所述电位供给电路间的第二开关装置;

插入在所述第二端点和所述电位供给电路间的第三开关装置;

被加以基准电位的第三端点;和

插入在所述第一MOS晶体管的栅基和源极间的第四开关装置，

其中，使得在所述第一MOS晶体管的栅基上产生相对于源极保持大致等于所述第一MOS晶体管的源极与栅基间的形成的寄生Pn结二极管的结电压的电压差，通过所述第一开关装置和所述电位供给电路将此栅基提供给所述第一MOS晶体管的栅极，由此使得所述第一MOS晶体管工作在亚阈值区。

7、一输出电路，其特征是设置有：

供给所述第一MOS晶体管的栅极电位的电位供给电路;

插入在所述第一MOS电路的栅基和所述电位供给电路内的应供给所述第一MOS晶体管栅极的电位的端点之间的第一开关装置;

被加以高电位的第一端点;

被加以低电位的第二端点;

插入在所述第一端点与所述电位供给电路之间的第二开关装置;

插入在所述第二端点与所述电位供给电路之间的第三开关装置;和

被加以第一基准电位的第三端点，

其中，使所述第一MOS晶体管的栅基上产生相对于源极保持大致等于所述第一MOS晶体管的源极和栅基间所形成的寄生Pn结二极管的结电压的电压差，通过所述第一开关装置和所述电位供给电路将此栅基电位供给所述第一MOS晶体管的栅极，由此来使得所述第一MOS晶体管在亚阈值区工作。

8、如权利要求2所述的输出电路，其特征是在所述第一端点和所述第二开关装置之间插入有第一电路。

9、如权利要求2所述的输出电路，其特征是在所述第二端点和所述第三开关装置之间插入有第二电路。

10、如权利要求2所述的输出电路，其特征是在所述第一端点和所述第二开关装置之间插入第一电路，在所述第二端点和所述第三开关装置之间插入第二电路。

11、如权利要求2所述的输出电路，其特征是，所述第一、第二开关装置，因所述电位供给电路使所述第一MOS晶体管的源极、栅极间的电位差接近为零，控制使得所述第一MOS晶体管工作在亚阈值区内。

12、如权利要求2所述的输出电路，其特征是还设置有一其源极连接到所述第四开关装置的一端、漏极和栅极连接到所述第一MOS晶体管的栅基、且与所述第一MOS晶体管为同一导电型的第二MOS晶体管。

13、如权利要求2所述的输出电路，其特征是还设置有一其源极连接到所述第四开关装置的一端、漏极连接到所述第一MOS晶体管的栅基、栅极连接到所述第一MOS晶体管的栅极、并与所述第一MOS晶体管为同一导电型的第二MOS晶体管。

14、如权利要求12或13所述的输出电路，其特征是，所述第二MOS晶体管的阈值的绝对值等于或者小于所述第一MOS晶体管的阈值绝对值。

15、如权利要求2所述的输出电路，其特征是还设置有：

其源极连接到另一MOS晶体管的源极、漏极和栅极被加以连接、并与所述第一MOS晶体管为同一导电型的第三MOS晶体管;和

插入在所述第三MOS晶体管的漏极和栅极共同连接点与所述第一MOS晶体管的栅极间的第五开关装置。

16、一输出电路，其特征是设置有：

插入在所述第一MOS晶体管的栅基与栅极间的第一开关装置;

供给所述第一MOS晶体管栅极电位的电位供给电路;

插入在所述电位供给电路的输出端和所述第一MOS晶体管的栅极间的第二开关装置;

被加以第一基准电位的第一端点;和

插入在所述第一MOS晶体管的栅基和所述第一端点间的第三开关装置，

其中，使所述第一MOS晶体管的栅基上产生相对于源极保持大致等于所述第一MOS晶体管的源极与栅基间所形成的寄生Pn结二极管的结电压的电压差，通过所述第一开关装置将此栅基电位提供到所述第一MOS晶体管的栅极，由此来使所述第一MOS晶体管工作在亚阈值区。

17、一输出电路，其特征是设置有：

具有源极、漏极、栅极和栅基并且源极与栅基间在电位上分隔开的第一MOS晶体管;

插入在所述第一MOS晶体管的栅基和栅极间的第一开关装置;

供给所述第一MOS晶体管栅极电位的电位供给电路;

插入在所述电位供给电路输出端和所述第一MOS晶体管的栅极间的第二开关装置;和

插入在所述第一MOS晶体管的栅基和源极间的第三开关装置，

其中，使所述第一MOS晶体管的栅基上产生相对于源极保持大致等于所述第一MOS晶体管的源极与栅基间所形成的寄生Pn结二极管的结电压的电位差，并通过所述第一开关装置将此栅基电位提供给所述第一MOS晶体管的栅极，由此使得所述第一MOS晶体管在亚阈值区工作。

18、一输出电路，其特征是设置有：

插入在所述第一MOS晶体管的栅基和栅极间的第一开关装置;

供给所述第一MOS晶体管栅极电位的电位供给电路;和

插入在所述电位供给电路的输出端和所述第一MOS晶体管的栅极间的第二开关装置，

其中，使所述第一MOS晶体管的栅基上产生相对于源极保持大致等于所述第一MOS晶体管的源极和栅基间所形成的寄生Pn结二极管的结电压的电压差，并通过所述第一开关装置将此栅基电位提供给所述第一MOS晶体管的栅极，由此来使得所述第一MOS晶体管在亚阈值区工作。

19、如权利要求16所述的输出电路，其特征是所述第一和第二开关装置被控制得使所述电位供给电路使所述第一MOS晶体管的源、栅间电位差接近于零，以使得所述第一MOS晶体管在亚阈值区工作。

20、如权利要求16所述的输出电路，其特征是还设置有，其源极连接到所述第三开关装置的一端、漏极和栅极被接到所述第一MOS晶体管的栅基、并与所述第一MOS晶体管为同一导电型的第二MOS晶体管。

21、如权利要求16所述的输出电路，其特征是还设置有：其源极连接到所述第三开关装置的一端、漏极连接到所述第一MOS晶体管的栅基、栅极连接到所述第一MOS晶体管的栅极、并与所述第一MOS晶体管为同一导电型的第二MOS晶体管。

22、如权利要求16所述的输出电路，其特征是还设置有：

源极连接到所述第一MOS晶体管的源极、漏极和栅极端被连接、与所述第一MOS晶体管为同一导电型的第二MOS晶体管，和

插入在所述第二MOS晶体管的漏极和栅极共同连接点与所述第一MOS晶体管的栅基间的第四开关装置。

23、如权利要求20或21所述的输出电路，其特征是，所述第二MOS晶体管的阈值绝对值等于或小于所述第一MOS晶体管的阈值绝对值。

24、一输出电路，其特征是设置有：

分别被加以第一和第二高电位的第一和第二高电位端;

被加以第一低电位的第一低电位端;

分别被加以第一、第二和第三基准电位的第一、第二和第三基准电位端;

输出端;

具有源极、漏极、栅极和栅基并且源极和栅基在电位上分隔开的、源极被连接到所述第一高电位端、漏极被连接到所述输出端的P沟道第一MOS晶体管;

输出端连接到所述MOS晶体管的栅极、产生用来驱动所述第一MOS晶体管的栅极的电位的前置驱动电路;

插入在所述第二高电位端和所述前置驱动电路间的第一总线门电路;

插入在所述第一低电位端和所述前置驱动电路间的第二总线门电路;

一端接在所述第一总线门电路和所述前置驱动电路间的连接点、另一端接到所述第一MOS晶体管的栅基的第四总线门电路;和

一控制电路，其被提供以所述第二和第三基准电位及所述输出端电位，而根据控制信号来选择将所述输出端电位或为使所述第一总线门电路导通所需的上述第二基准电位提供到所述第一总线门电路，在所述第一总线门电路被加以所述第二基准电位时根据所述控制信号将使所述第二总线门电路导通所需的所述第三基准电位传送给所述第二总线门电路，在将所述输出端电位加到所述第一总线门电路时根据所述控制信号提供给所述第二总线门电路以使所述第二总线门电路截止的电位，与此同时还提供控制所述第四总线门电路导通的信号，

其中，所述控制电路，在所述输出端被加以高于所述第一高电位的高电位时，将所述输出端的电位提供给所述第一总线门电路，将使所述第二总线门电路截止的电位提供给该第二总线门电路，同时还将使所述第四总线门电路导通的电位提供给该第四总线门电路，而在提供使所述第一和第二总线门电路同时导通时则将使所述第四总线门电路截止的电位提供给该第四总线门电路。

25、如权利要求24所述的输出电路，其特征是还设置有插入在所述第一基准电位端和所述第一MOS晶体管的栅基之间、由所述控制电路的控制信号控制导通的第三总线门电路，所述第三总线门电路在所述第一、第二总线门电路导通时导通，而在所述第一总线门电路被供给所述输出端电位时被控制成截止状态。

26、如权利要求24或25所述的输出电路，其特征是在所述第二高电位端和所述第一总线门电路间插入有第一电路。

27、如权利要求24或25所述的输出电路，其特征是在所述第一低电位端和所述第二总线门电路之间插入有第二电路。

28、如权利要求24或25所述的输出电路，其特征是在所述第二高电位端和所述第一总线门电路间插入第一电路，在所述第一低电位端和所述第二总线门电路间插入第二电路。

29、如权利要求24所述的输出电路，其特征是所述第一和第二高电位及第一和第三基准电位的值被作为第一电源电位值，所述第一低电位和第二基准电位的值被作为第二电源电位值，而且此第二电源电位的值较所述第一电源电位的值低。

30、如权利要求24所述的输出电路，其特征是，所述第四总线门电路的一端连接到所述第一MOS晶体管的栅基，另一端则接到由所述第一总线门电路和所述前置驱动电路的共同端点至所述第一MOS晶体管的栅极的通路中。

31、如权利要求24所述的输出电路，其特征是，在由所述控制电路将所述输出端的电位供给所述第一总线门电路、并将使所述第二总线门电路截止那样的电位供给该第二总线门电路时，所述前置驱动电路使得所述第一MOS晶体管的源极、栅极间的电位差几乎为零，此后，所述控制电路对所述第一总线门电路提供所述输出端的的电位来代替所述第二基准电位，由此来控制使得所述第四总线门电路导通。

32、如权利要求24所述的输出电路，其特征是还设置有，具有源极、漏极和栅极并且源极连接到所述第一基准电位端或所述第一MOS晶体管的源极、其漏极和栅极连接到所述第一MOS晶体管的栅基的P沟道的第二MSO晶体管。

33、如权利要求24所述的输出电路，其特征是还设置有，具有源极、漏极和栅极并且源极连接到所述第一基准电位端或所述第一MOS晶体管的源极、漏极连接到所述第一MOS晶体管的栅基、栅极连接到所述第一MOS晶体管的栅极的P沟道第二MOS晶体管。

34、如权利要求24所述的输出电路，其特征是还设置有，具有源极、漏极和栅极并且源极连接到所述第一基准电位端或所述第一MOS晶体管的源极、漏极和栅极连接到所述第一总线门电路和所述前置驱动电路的共同端点的P沟道第二MOS晶体管。

35、如权利要求32、33、34中任一个所述的输出电路，其特征是所述第二MOS晶体管的阈值绝对值等于或低于所述第一MOS晶体管的阈值绝对值。

36、如权利要求24所述的输出电路，其特征是还设置有，具有源极、漏极和栅极并且源极连接到所述输出端、漏极和栅极则连接到由所述第一总线门电路和所述前置驱动电路的共同端点至所述第一MOS晶体管的栅极的通路中间的P沟道第三MOS晶体管。

37、如权利要求36所述的输出电路，其特征是所述第三MOS晶体管的阈值绝对值等于或小于所述第一MOS晶体管的阈值绝对值。

38、如权利要求24所述的输出电路，其特征是，所述第一总线门电路、所述第三总线门电路和所述第四总线门电路分别均由P沟道MOS晶体管构成，而且这些MOS晶体管的栅基与所述第一MOS晶体管的栅基连接在一起，所述第二总线门电路则由N沟道MOS晶体管构成。

39、如权利要求24、25、29～34、36-38中任一个所述的输出电路，其特征是还设置有，漏极连接到前述输出端、源极连接到所述第一低电位端的N沟道MOS晶体管。

40、如权利要求24所述的输出电路，其特征是还设置有，源极连接到所述第一MOS晶体管的栅极、漏极连接到前述输出端、栅极连接到所述第一基准电位端的控制用MOS晶体管。

41、如权利要求24所述的输出电路，其特征是还设置有，源极连接到由所述第一MOS晶体管的栅基至栅极的通路中、漏极连接到所述输出端、而栅极连接到所述第一基准电位端的接制用MOS晶体管。

42、如权利要求24所述的输出电路，其特征是还设置有，源极连接到所述第一MOS晶体管的栅基、漏极连接到所述输出端、栅极连接到所述第一基准电位端的控制用MOS晶体管。

43、如权利要求40-42中任一个所述的输出电路，其特征是所述控制用MOS晶体管的阈值绝对值等于或小于所述第一MOS晶体管的阈值绝对值。

44、如权利要求24或25所述的输出电路，其特征是，所述控制用MOS晶体管、所述第一总线门电路、所述第三总线门电路和所述第四总线门电路均分别由P沟道MOS晶体管构成，而且这些MOS晶体管的栅基一齐连接到所述第一MOS晶体管的栅基，所述第二总线门电路则由N沟道MOS晶体管构成。

45、如权利要求24或25所述的输出电路，其特征是，所述控制用MOS晶体管、所述第一总线门电路和所述第四总线门电路均分别由P沟道MOS晶体管构成，而且这些MOS晶体管的栅基一齐连接到所述第一MOS晶体管的栅基，所述第二总线门电路则由N沟道MOS晶体管构成。

46、如权利要求24或25所述的输出电路，其特征是还设置有，漏极接至所述输出端、源极接至所述第一低电位端的N沟道MOS晶体管。

47、一输出电路，其特征是设置有：

具有源极、漏极、栅极和栅基并且源极和栅基的电位上是分隔开的MOS晶体管;

产生相对所述第一MOS晶体管的源极电位保持大致等于所述MOS晶体管的源极和栅基之间所形成的寄生Pn结二极管的结电压的电压差的电位产生装置;和

插入在所述电位产生装置的输出和所述MOS晶体管的栅极之间的开关装置。

48、一输出电路，其特征是设置有：

具有源极、漏极、栅极和栅基并且源极和栅基在电位上分隔的、源极接至高电位端、漏极接至输出端的P沟道第一MOS晶体管;

由P沟道和N沟道MOS晶体管组成的、供给所述第一MOS晶体管栅极电位的电位供给电路;

源极连接到高电位端、漏极接到所述电位供给电路、栅基接到所述第一MOS晶体管的栅基的P沟道第二MOS晶体管;

源极接至低电位端、漏极接至所述电位供给电路的N沟道第三MOS晶体管;

源极、漏极被接在所述第一MOS晶体管的栅基和所述第二MOS晶体管的漏极之间、栅基接至所述第一MOS晶体管的栅基的P沟道第四MOS晶体管;和

具有源极和漏极并且源极接到低电位端和漏极接到所述输出端的N沟道第五MOS晶体管。

49、一输出电路，其特征是设置有：

具有源极、漏极、栅极或栅基并且源极和栅基在电位上分开的、源极接至高电位端、漏极接至输出端的P沟道第一MOS晶体管;

由P沟道和N沟道MOS晶体管组成的、供给所述第一MOS晶体管的栅极电位的电位供给电路;

源极接至高电位端、漏极接至所述电位供给电路、栅基与所述第一MOS晶体管的栅基相连接的P沟道第二MOS晶体管;

源极和漏极接在所述第一MOS晶体管的栅基和栅极之间、栅基与所述第一MOS晶体管的栅基相连接的P沟道第四MOS晶体管;和

具有源极和漏极、源极接于低电位端、漏极接在所述输出端的N沟道第五MOS晶体管。

50、如权利要求48所述的输出电路，其特征是还设置有，具有源极、漏极和栅基并且源极接至所述高电位端、漏极接至所述第一MOS晶体管的栅基、栅基与所述第一MOS晶体管栅基相连接的P沟道第六MOS晶体管。

51、如权利要求48或49所述的输出电路，其特征是还设置有，具有源极、漏极、栅极和栅基并且源极连接到所述第一MOS晶体管的栅基、漏极连接到所述输出端、栅极连接到所述高电位端、栅基连接到所述第一MOS晶体管的栅基的P沟道第六MOS晶体管。

52、如权利要求48所述的输出电路，其特征是还设置有，具有源极、漏极、栅极和栅基并且源极接到所述高电位端、漏极接到所述第一MOS晶体管的栅基、栅极接到所述输出端、栅基连接到所述第一MOS晶体管的栅基的P沟道第六MOS晶体管。

53、如权利要求48所述的输出电路，其特征是还设置有，且有源极、漏极、栅极和栅基并且源极接到所述输出端、漏极和栅极连接到所述第二MOS晶体管的漏极、栅基连接到所述第一MOS晶体管的栅基的P沟道第六MOS晶体管。