JP6753697B2 - Ｃｍｏｓ出力回路 - Google Patents

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Description

本発明は、ＣＭＯＳ[complementary metal oxide semiconductor]出力回路に関する。
図１４は、ＣＭＯＳ出力回路の一従来例を示す回路図である。本従来例のＣＭＯＳ出力回路Ｚは、電源端（ＶＣＣ）と接地端（ＧＮＤ）との間に直列に接続されたＰチャネル型ＭＯＳ電界効果トランジスタＭ１及びＮチャネル型ＭＯＳ電界効果トランジスタＭ２を有し、それぞれのオン／オフ状態に応じて、相互間の接続ノードに現れる出力電圧ＶＯＵＴを駆動する。
例えば、トランジスタＭ１がオンされてトランジスタＭ２がオフされているときには、出力電圧ＶＯＵＴがハイレベル（≒ＶＣＣ）となる。また、トランジスタＭ１がオフされてトランジスタＭ２がオンされているときには、出力電圧ＶＯＵＴがローレベル（≒ＧＮＤ）となる。また、トランジスタＭ１及びＭ２がいずれもオフされているときには、ＣＭＯＳ出力回路Ｚが出力ハイインピーダンス状態となる。
なお、本発明に関連する従来技術（逆流電流防止技術）の一例としては、特許文献１を挙げることができる。
特開２００６−２２８０２７号公報
ところで、半導体装置に集積化されたトランジスタＭ１及びＭ２には、それぞれ、図示のボディダイオードＢＤ１及びＢＤ２が付随している。また、従来のＣＭＯＳ出力回路Ｚでは、トランジスタＭ１のバックゲートが電源端に接続されており、トランジスタＭ２のバックゲートが接地端に接続されていた。
そのため、ボディダイオードＢＤ１またはＢＤ２が順バイアスとなる動作条件下（例えば、ＶＣＣ＜ＶＯＵＴ、または、ＶＯＵＴ＜ＧＮＤ）では、トランジスタＭ１及びＭ２を共にオフさせていたとしても、ボディダイオードＢＤ１またはＢＤ２を介して、意図しない出力電流ＩＯＵＴ（例えば数ｍＡ）を生じるおそれがあった（図中の一点鎖線及び二点鎖線を参照）。
本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、意図しない出力電流を防止ないし抑制することのできるＣＭＯＳ出力回路を提供することを目的とする。
本明細書に開示されているＣＭＯＳ出力回路は、ソースが電源端に接続されてドレインが出力端に接続されてバックゲートが第１電位端に接続された第１ＰＭＯＳＦＥＴと；ドレインが前記出力端に接続されてソースが接地端に接続されてバックゲートが第２電位端に接続された第１ＮＭＯＳＦＥＴと；前記第１電位端を前記電源端に接続するか前記出力端に接続するかを切り替える第１電位切替部と；前記第２電位端を前記接地端に接続するか前記出力端に接続するかを切り替える第２電位切替部と；前記第１ＰＭＯＳＦＥＴのゲートを前記第１電位端に短絡するか否かを切り替える第１ゲート切替部と；前記第１ＮＭＯＳＦＥＴのゲートを前記第２電位端に短絡するか否かを切り替える第２ゲート切替部と；第１入力信号に応じて前記第１ＰＭＯＳＦＥＴのゲート駆動を行う第１ドライバと；第２入力信号に応じて前記第１ＮＭＯＳＦＥＴのゲート駆動を行う第２ドライバと；前記第１ＰＭＯＳＦＥＴと前記第１ＮＭＯＳＦＥＴの双方をオフさせる際、前記第１電位端を前記電源端と前記出力端のうち電位の高い方に接続し、前記第２電位端を前記接地端と前記出力端のうち電位の低い方に接続し、前記第１ＰＭＯＳＦＥＴのゲートを前記第１電位端に短絡し、前記第１ＮＭＯＳＦＥＴのゲートを前記第２電位端に短絡するように、回路各部を制御する制御部と；を有する構成（第１の構成）とされている。
なお、第１の構成から成るＣＭＯＳ出力回路において、前記制御部は、制御信号の入力を受け付けるための外部端子を備えており、前記制御信号に応じて回路各部を制御する構成（第２の構成）にするとよい。
また、第１の構成から成るＣＭＯＳ出力回路において、前記制御部は、前記第１入力信号と前記第２入力信号から制御信号を生成するための論理ゲートを備えており、前記制御信号に応じて回路各部を制御する構成（第３の構成）にしてもよい。
また、第１〜第３いずれかの構成から成るＣＭＯＳ出力回路において、前記第１ゲート切替部は、前記第１ＰＭＯＳＦＥＴのゲートと前記第１電位端との間を短絡するための第１スイッチのほかに、前記第１ＰＭＯＳＦＥＴのゲートと前記出力端との間を短絡するための第２スイッチを含み、前記第２ゲート切替部は、前記第１ＮＭＯＳＦＥＴのゲートと前記第２電位端との間を短絡するための第３スイッチのほかに、前記第１ＮＭＯＳＦＥＴのゲートと前記出力端との間を短絡するための第４スイッチを含む構成（第４の構成）にするとよい。
また、第１〜第４いずれかの構成から成るＣＭＯＳ出力回路は、前記第１電位端が不定電位とならないように前記第１電位端を前記電源端にプルアップする第１電位固定部と、前記第２電位端が不定電位とならないように前記第２電位端を前記接地端にプルダウンする第２電位固定部と、をさらに有する構成（第５の構成）にするとよい。
また、第５の構成から成るＣＭＯＳ出力回路において、前記第１電位固定部は、前記第１電位端と前記電源端との間に流れる電流を制限するための第１抵抗を含み、前記第２電位固定部は、前記第２電位端と前記接地端との間に流れる電流を制限するための第２抵抗を含む構成（第６の構成）にするとよい。
また、第１〜第６いずれかの構成から成るＣＭＯＳ出力回路において、前記第１ドライバは、ソースが前記電源端に接続されてドレインが前記第１ＰＭＯＳＦＥＴのゲートに接続されてバックゲートが前記第１電位端に接続された第２ＰＭＯＳＦＥＴと、ソース及びバックゲートが前記第１電位端に接続されてドレインが前記第２ＰＭＯＳＦＥＴのゲートに接続された第３ＰＭＯＳＦＥＴと、を含み、前記第２ドライバは、ソースが前記接地端に接続されてドレインが前記第１ＮＭＯＳＦＥＴのゲートに接続されてバックゲートが前記第２電位端に接続された第２ＮＭＯＳＦＥＴと、ソース及びバックゲートが前記第２電位端に接続されてドレインが前記第２ＮＭＯＳＦＥＴのゲートに接続された第３ＮＭＯＳＦＥＴと、を含む構成（第７の構成）にするとよい。
また、第７の構成から成るＣＭＯＳ出力回路において、前記第１ドライバは、ソース及びバックゲートが前記接地端に接続されてドレインが前記第１ＰＭＯＳＦＥＴのゲートに接続された第４ＮＭＯＳＦＥＴと、ソース及びバックゲートが前記接地端に接続されてドレインとゲートが前記第４ＮＭＯＳＦＥＴのゲートに接続された第５ＮＭＯＳＦＥＴと、ソース及びバックゲートが前記接地端に接続されてドレインが前記第２ＰＭＯＳＦＥＴのゲートに接続されてゲートが前記第３ＰＭＯＳＦＥＴのゲートに接続された第６ＮＭＯＳＦＥＴと、前記電源端と前記第５ＮＭＯＳＦＥＴのドレインとの間に接続された第１電流源と、をさらに含み、前記第２ドライバは、ソース及びバックゲートが前記電源端に接続されてドレインが前記第１ＮＭＯＳＦＥＴのゲートに接続された第４ＰＭＯＳＦＥＴと、ソース及びバックゲートが前記電源端に接続されてドレイン及びゲートが前記第４ＰＭＯＳＦＥＴのゲートに接続された第５ＰＭＯＳＦＥＴと、ソース及びバックゲートが前記電源端に接続されてドレインが前記第２ＮＭＯＳＦＥＴのゲートに接続されてゲートが前記第３ＮＭＯＳＦＥＴのゲートに接続された第６ＰＭＯＳＦＥＴと、前記第５ＰＭＯＳＦＥＴのドレインと前記接地端との間に接続された第２電流源と、をさらに含む構成（第８の構成）にするとよい。
また、上記第１〜第８いずれかの構成から成るＣＭＯＳ出力回路において、各々のバックゲートが前記電源端に接続されるＰＭＯＳＦＥＴ群は、前記電源端とコンタクトが取られた第１のｎ型ウェルに集約して形成されており、各々のバックゲートが前記第１電位端に接続されるＰＭＯＳＦＥＴ群は、前記第１電位端とコンタクトが取られた第２のｎ型ウェルに集約して形成されており、各々のバックゲートが前記接地端に接続されるＮＭＯＳＦＥＴ群は、前記接地端とコンタクトが取られた第１のｐ型ウェルに集約して形成されており、各々のバックゲートが前記第２電位端に接続されるＮＭＯＳＦＥＴ群は、前記第２電位端とコンタクトが取られた第２のｐ型ウェルに集約して形成されている構成（第９の構成）にするとよい。
また、本明細書に開示されている通信機器は、送信部の出力段として、第１〜第９いずれかの構成から成るＣＭＯＳ出力回路を有する構成（第１０の構成）とされている。
本明細書中に開示されている発明によれば、意図しない出力電流を防止ないし抑制することのできるＣＭＯＳ出力回路を提供することが可能となる。
ＣＭＯＳ出力回路の全体構成を示すブロック図 ＣＭＯＳ出力回路の第１実施形態を示す回路図 ＣＭＯＳ出力回路の入出力状態を示す真理値表 第１条件下におけるＣＭＯＳ出力回路の動作状態を示す回路図 第２条件下におけるＣＭＯＳ出力回路の動作状態を示す回路図 第３条件下におけるＣＭＯＳ出力回路の動作状態を示す回路図 第４条件下におけるＣＭＯＳ出力回路の動作状態を示す回路図 第５条件下におけるＣＭＯＳ出力回路の動作状態を示す回路図 第６条件下におけるＣＭＯＳ出力回路の動作状態を示す回路図 出力電圧と出力電流との相関図 半導体装置の縦構造を模式的に示す縦断面図 ＣＭＯＳ出力回路の第２実施形態を示す回路図 ＵＳＢ通信システムの全体構成を示すブロック図 ＣＭＯＳ出力回路の一従来例を示す回路図
＜ＣＭＯＳ出力回路＞
図１は、ＣＭＯＳ出力回路の全体構成を示すブロック図である。本図のＣＭＯＳ出力回路１００は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１と、第１電位切替部１１０と、第２電位切替部１２０と、第１ゲート切替部１３０と、第２ゲート切替部１４０と、第１ドライバ１５０と、第２ドライバ１６０と、第１電位固定部１７０と、第２電位固定部１８０と、制御部１９０とを有する。
トランジスタＰ１は、ＣＭＯＳ出力段の上側スイッチに相当する。その接続関係について述べると、トランジスタＰ１のソースは、電源端（＝電源電圧ＶＣＣの印加端）に接続されている。トランジスタＰ１のドレインは、出力端（＝出力電圧ＶＯＵＴの印加端）に接続されている。トランジスタＰ１のゲートは、第１ドライバ１５０の出力端（＝ゲート電圧ＶＧＰ１の印加端）に接続されている。トランジスタＰ１のバックゲートは、電源端（ＶＣＣ）ではなく第１電位端（＝第１電圧ＦＮＷの印加端）に接続されている。なお、トランジスタＰ１のドレイン・バックゲート間には、図示の向きにボディダイオードＤ１が付随している。また、トランジスタＰ１のゲート・ドレイン間には、図示のゲートキャパシタＣ１が付随している。
トランジスタＮ１は、ＣＭＯＳ出力段の下側スイッチに相当する。その接続関係について述べると、トランジスタＮ１のドレインは、出力端（ＶＯＵＴ）に接続されている。トランジスタＮ１のソースは、接地端（＝接地電圧ＧＮＤの印加端）に接続されている。トランジスタＮ１のゲートは、第２ドライバ１６０の出力端（＝ゲート電圧ＶＧＮ１の印加端）に接続されている。トランジスタＮ１のバックゲートは、接地端（ＧＮＤ）ではなく第２電位端（＝第２電圧ＦＰＷの印加端）に接続されている。なお、トランジスタＮ１のドレイン・バックゲート間には、図示の向きにボディダイオードＤ２が付随している。また、トランジスタＮ１のゲート・ドレイン間には、図示のゲートキャパシタＣ２が付随している。
第１電位切替部１１０は、第１電位端（ＦＮＷ）を電源端（ＶＣＣ）に接続するか出力端（ＶＯＵＴ）に接続するかを切り替える。
第２電位切替部１２０は、第２電位端（ＦＰＷ）を接地端（ＧＮＤ）に接続するか出力端（ＶＯＵＴ）に接続するかを切り替える。
第１ゲート切替部１３０は、トランジスタＰ１のゲートを第１電位端（ＦＮＷ）に短絡するか否かを切り替える。
第２ゲート切替部１４０は、トランジスタＮ１のゲートを第２電位端（ＦＰＷ）に短絡するか否かを切り替える。
第１ドライバ１５０は、第１電位端（ＦＮＷ）と接地端（ＧＮＤ）との間に接続されており、入力信号ＩＮＰに応じてトランジスタＰ１のゲート駆動を行う。
第２ドライバ１６０は、電源端（ＶＣＣ）と第２電位端（ＦＰＷ）との間に接続されており、入力信号ＩＮＮに応じてトランジスタＮ１のゲート駆動を行う。
第１電位固定部１７０は、第１電位端（ＦＮＷ）が不定電位とならないように、第１電位端（ＦＮＷ）を電源端（ＶＣＣ）にプルアップする。
第２電位固定部１８０は、第２電位端（ＦＰＷ）が不定電位とならないように、第２電位端（ＦＰＷ）を接地端（ＧＮＤ）にプルダウンする。
制御部１９０は、トランジスタＰ１及びＮ１の双方をオフさせる際、すなわち、ＣＭＯＳ出力回路１００を出力ハイインピーダンス状態とする際、トランジスタＰ１またはＮ１に意図しない出力電流ＩＯＵＴが流れないように回路各部１１０〜１８０を制御する。具体的に述べると、第１電位切替部１１０では、第１電位端（ＦＮＷ）が電源端（ＶＣＣ）と出力端（ＶＯＵＴ）のうち電位の高い方に接続され、第２電位切替部１２０では、第２電位端（ＦＰＷ）が接地端（ＧＮＤ）と出力端（ＶＯＵＴ）のうち電位の低い方に接続される。また、第１ゲート切替部１３０では、トランジスタＰ１のゲートが第１電位端（ＦＮＷ）に短絡され、第２ゲート切替部１４０では、トランジスタＮ１のゲートが第２電位端（ＦＰＷ）に短絡される。
以下では、ＣＭＯＳ出力回路１００の具体的な回路構成を例に挙げながら、その動作や作用・効果について詳述する。
＜第１実施形態＞
図２は、ＣＭＯＳ出力回路１００の第１実施形態を示す回路図である。本実施形態のＣＭＯＳ出力回路１００は、先出のトランジスタＰ１及びＮ１のほか、回路各部１１０〜１９０を構成する要素として、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ２〜Ｐ１８と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２〜Ｎ１８と、抵抗Ｒ１〜Ｒ８と、電流源ＣＳ１及びＣＳ２と、外部端子Ｔ１と、否定論理和演算器ＮＯＲ１と、否定論理積演算器ＮＡＮＤ１と、インバータＩＮＶ１と、を有する。
トランジスタＰ１０のソースは、電源端（ＶＣＣ）に接続されている。トランジスタＰ１０のドレイン及びバックゲートは、第１電位端（ＦＮＷ）に接続されている。トランジスタＰ１１のソースは、出力端（ＶＯＵＴ）に接続されている。トランジスタＰ１１のドレイン及びバックゲートは、第１電位端（ＦＮＷ）に接続されている。トランジスタＰ１１のゲートは、電源端（ＶＣＣ）に接続されている。このようにして接続されたトランジスタＰ１０及びＰ１１は、第１電位切替部１１０として機能する。
トランジスタＮ１０のソースは、接地端（ＧＮＤ）に接続されている。トランジスタＮ１０のドレイン及びバックゲートは、第２電位端（ＦＰＷ）に接続されている。トランジスタＮ１１のソースは、出力端（ＶＯＵＴ）に接続されている。トランジスタＮ１１のドレイン及びバックゲートは、第２電位端（ＦＰＷ）に接続されている。トランジスタＮ１１のゲートは、接地端（ＧＮＤ）に接続されている。このようにして接続されたトランジスタＮ１０及びＮ１１は、第２電位切替部１２０として機能する。
トランジスタＰ１３のソースは、出力端（ＶＯＵＴ）に接続されている。トランジスタＰ１３のドレインは、トランジスタＰ１のゲート（ＶＧＰ１）に接続されている。トランジスタＰ１３のゲートは、電源端（ＶＣＣ）に接続されている。トランジスタＰ１３のバックゲートは、第１電位端（ＦＮＷ）に接続されている。トランジスタＰ１５のソース及びバックゲートは、第１電位端（ＦＮＷ）に接続されている。トランジスタＰ１５のドレインは、トランジスタＰ１のゲート（ＶＧＰ１）に接続されている。トランジスタＰ１５のゲートは、イネーブル信号ＥＮの印加端に接続されている。このように接続されたトランジスタＰ１３及びＰ１５は、第１ゲート切替部１３０として機能する。なお、トランジスタＰ１５は、トランジスタＰ１のゲート（ＶＧＰ１）と第１電位端（ＦＮＷ）との間を短絡するための第１スイッチに相当し、トランジスタＰ１３は、トランジスタＰ１のゲート（ＶＧＰ１）と出力端（ＶＯＵＴ）との間を短絡するための第２スイッチに相当する。
トランジスタＮ１３のソースは、出力端（ＶＯＵＴ）に接続されている。トランジスタＮ１３のドレインは、トランジスタＮ１のゲート（ＶＧＮ１）に接続されている。トランジスタＮ１３のゲートは、接地端（ＧＮＤ）に接続されている。トランジスタＮ１３のバックゲートは、第２電位端（ＦＰＷ）に接続されている。トランジスタＮ１５のソース及びバックゲートは、第２電位端（ＦＰＷ）に接続されている。トランジスタＮ１５のドレインは、トランジスタＮ１のゲート（ＶＧＮ１）に接続されている。トランジスタＮ１５のゲートは、反転イネーブル信号ＥＮＢ（＝イネーブル信号ＥＮの論理反転信号）の印加端に接続されている。このように接続されたトランジスタＮ１３及びＮ１５は、第２ゲート切替部１４０として機能する。なお、トランジスタＮ１５は、トランジスタＮ１のゲート（ＶＧＮ１）と第２電位端（ＦＰＷ）との間を短絡するための第３スイッチに相当し、トランジスタＮ１３は、トランジスタＮ１のゲート（ＶＧＮ１）と出力端（ＶＯＵＴ）との間を短絡するための第４スイッチに相当する。
トランジスタＰ２のソースは、電源端（ＶＣＣ）に接続されている。トランジスタＰ２のドレインは、トランジスタＰ１のゲート（ＶＧＰ１）に接続されている。トランジスタＰ２のバックゲートは、第１電位端（ＦＮＷ）に接続されている。
トランジスタＰ３のソース及びバックゲートは、第１電位端（ＦＮＷ）に接続されている。トランジスタＰ３のドレインは、トランジスタＰ２のゲート（＝ゲート電圧ＶＧＰ２の印加端）に接続されている。
トランジスタＮ４のソース及びバックゲート、並びに、トランジスタＮ５のソース及びバックゲートは、接地端（ＧＮＤ）に接続されている。トランジスタＮ４のドレインは、トランジスタＰ１のゲート（ＶＧＰ１）に接続されている。トランジスタＮ４のゲートとトランジスタＮ５のゲートは、トランジスタＮ５のドレインに接続されている。電流源ＣＳ１は、トランジスタＮ５のドレインと電源端（ＶＣＣ）との間に接続されている。
トランジスタＮ６のソース及びバックゲートは、接地端（ＧＮＤ）に接続されている。トランジスタＮ６のドレインは、トランジスタＰ２のゲート（ＶＧＰ２）に接続されている。トランジスタＮ６のゲートは、トランジスタＰ３のゲートと共に、否定論理和演算器ＮＯＲ１の出力端（＝ゲート電圧ＶＧＰ３の印加端）に接続されている。
否定論理和演算器ＮＯＲ１の第１入力端は、第１制御信号ＩＮＰの印加端に接続されている。否定論理和演算器ＮＯＲ１の第２入力端は、反転イネーブル信号ＥＮＢの印加端に接続されている。否定論理和演算器ＮＯＲ１の出力端は、トランジスタＰ３及びＮ６のゲートに接続されている。否定論理和演算器ＮＯＲ１の上側電源端は、電源端（ＶＣＣ）に接続されている。否定論理和演算器ＮＯＲ１の下側電源端は、接地端（ＧＮＤ）に接続されている。
トランジスタＮ１８のドレインは、トランジスタＮ５のドレインに接続されている。トランジスタＮ１８のソース及びバックゲートは、接地端（ＧＮＤ）に接続されている。トランジスタＮ１８のゲートは、反転イネーブル信号ＥＮＢの印加端に接続されている。
このようにして接続されたトランジスタＰ２及びＰ３、トランジスタＮ４〜Ｎ６及びＮ１８、電流源ＣＳ１、並びに、否定論理和演算器ＮＯＲ１は、第１ドライバ１５０として機能する。
トランジスタＮ２のソースは、接地端（ＧＮＤ）に接続されている。トランジスタＮ２のドレインは、トランジスタＮ１のゲート（ＶＧＮ１）に接続されている。トランジスタＮ２のバックゲートは、第２電位端（ＦＰＷ）に接続されている。
トランジスタＮ３のソース及びバックゲートは、第２電位端（ＦＰＷ）に接続されている。トランジスタＮ３のドレインは、トランジスタＮ２のゲート（＝ゲート電圧ＶＧＮ２の印加端）に接続されている。
トランジスタＰ４のソース及びバックゲート、並びに、トランジスタＰ５のソース及びバックゲートは、電源端（ＶＣＣ）に接続されている。トランジスタＰ４のドレインは、トランジスタＮ１のゲート（ＶＧＮ１）に接続されている。トランジスタＰ４のゲートとトランジスタＰ５のゲートは、トランジスタＰ５のドレインに接続されている。電流源ＣＳ２は、トランジスタＰ５のドレインと接地端（ＧＮＤ）との間に接続されている。
トランジスタＰ６のソース及びバックゲートは、電源端（ＶＣＣ）に接続されている。トランジスタＰ６のドレインは、トランジスタＮ２のゲート（ＶＧＮ２）に接続されている。トランジスタＰ６のゲートは、トランジスタＮ３のゲートと共に、否定論理積演算器ＮＡＮＤ１の出力端（＝ゲート電圧ＶＧＮ３の印加端）に接続されている。
否定論理積演算器ＮＡＮＤ１の第１入力端は、第２制御信号ＩＮＮの印加端に接続されている。否定論理積演算器ＮＡＮＤ１の第２入力端は、イネーブル信号ＥＮの印加端に接続されている。否定論理積演算器ＮＡＮＤ１の出力端は、トランジスタＮ３及びＰ６のゲートに接続されている。否定論理積演算器ＮＡＮＤ１の上側電源端は、電源端（ＶＣＣ）に接続されている。否定論理積演算器ＮＡＮＤ１の下側電源端は、接地端（ＧＮＤ）に接続されている。
トランジスタＰ１８のドレインは、トランジスタＰ５のドレインに接続されている。トランジスタＰ１８のソース及びバックゲートは、電源端（ＧＮＤ）に接続されている。トランジスタＰ１８のゲートは、イネーブル信号ＥＮの印加端に接続されている。
このようにして接続されたトランジスタＮ２及びＮ３、トランジスタＰ４〜Ｐ６及びＰ１８、電流源ＣＳ２、並びに、否定論理積演算器ＮＡＮＤ１は、第２ドライバ１６０として機能する。
トランジスタＰ１２及びＰ１４それぞれのソースは、電源端（ＶＣＣ）に接続されている。トランジスタＰ１２及びＰ１４それぞれのバックゲートは、第１電位端（ＦＮＷ）に接続されている。トランジスタＰ１２のドレインは、抵抗Ｒ３及びＲ５それぞれの第１端に接続されている。抵抗Ｒ３の第２端は、第１電位端（ＦＮＷ）に接続されている。トランジスタＰ１２のゲートは、抵抗Ｒ５の第２端とトランジスタＮ１６のドレインに接続されている。トランジスタＮ１６のソースは、接地端（ＧＮＤ）に接続されている。トランジスタＮ１６のゲートは、トランジスタＰ１４のドレインと抵抗Ｒ７の第１端に接続されている。抵抗Ｒ７の第２端は、接地端（ＧＮＤ）に接続されている。トランジスタＮ１６のバックゲートは、第２電位端（ＦＰＷ）に接続されている。トランジスタＰ１４のゲートは、反転ハイインピーダンス制御信号ＨＩＺＢ（＝ハイインピーダンス制御信号ＨＩＺの論理反転信号）の印加端に接続されている。このようにして接続されたトランジスタＰ１２及びＰ１４、トランジスタＮ１６、並びに、抵抗Ｒ３、Ｒ５、Ｒ７は、第１電位固定部１７０として機能する。抵抗Ｒ３は、第１電位端（ＦＮＷ）と電源端（ＶＣＣ）との間に流れる電流を制限するための電流制限抵抗に相当する。
トランジスタＮ１２及びＮ１４それぞれのソースは、接地端（ＧＮＤ）に接続されている。トランジスタＮ１２及びＮ１４それぞれのバックゲートは、第２電位端（ＦＰＷ）に接続されている。トランジスタＮ１２のドレインは、抵抗Ｒ４及びＲ６それぞれの第１端に接続されている。抵抗Ｒ４の第２端は、第２電位端（ＦＰＷ）に接続されている。トランジスタＮ１２のゲートは、抵抗Ｒ６の第２端とトランジスタＰ１６のドレインに接続されている。トランジスタＰ１６のソースは、電源端（ＶＣＣ）に接続されている。トランジスタＰ１６のゲートは、トランジスタＮ１４のドレインと抵抗Ｒ８の第１端に接続されている。抵抗Ｒ８の第２端は、電源端（ＶＣＣ）に接続されている。トランジスタＰ１６のバックゲートは、第１電位端（ＦＮＷ）に接続されている。トランジスタＮ１４のゲートは、ハイインピーダンス制御信号ＨＩＺＢの印加端に接続されている。このようにして接続されたトランジスタＮ１２及びＮ１４、トランジスタＰ１６、並びに、抵抗Ｒ４、Ｒ６、Ｒ８は、第２電位固定部１８０として機能する。抵抗Ｒ４は、第２電位端（ＦＰＷ）と接地端（ＧＮＤ）との間に流れる電流を制限するための電流制限抵抗に相当する。
トランジスタＰ７のゲートは、ハイインピーダンス制御信号ＨＩＺの入力を受け付けるための外部端子Ｔ１に接続されている。トランジスタＰ７のソース及びバックゲートは、電源端（ＶＣＣ）に接続されている。トランジスタＰ７のドレインは、イネーブル信号ＥＮの出力端として、トランジスタＮ８のゲートと抵抗Ｒ１の第１端に接続されている。トランジスタＮ８のソースは、接地端（ＧＮＤ）に接続されている。トランジスタＮ８及びＮ１７、並びに、トランジスタＰ９それぞれのドレインは、トランジスタＰ１０のゲート（＝ゲート電圧ＧＰＭの印加端）に接続されている。トランジスタＮ１７のゲートは、接地端（ＧＮＤ）に接続されている。トランジスタＮ８のバックゲート、トランジスタＮ１７のソース及びバックゲート、並びに、抵抗Ｒ１の第２端は、トランジスタＮ１１のバックゲートに接続されている。トランジスタＰ９のゲートは、電源端（ＶＣＣ）に接続されている。トランジスタＰ９のソースは、出力端（ＶＯＵＴ）に接続されている。トランジスタＰ９のバックゲートは、第１電位端（ＦＮＷ）に接続されている。
インバータＩＮＶ１の入力端は、外部端子Ｔ１（ＨＩＺ）に接続されている。インバータＩＮＶ１の出力端は、反転ハイインピーダンス制御信号ＨＩＺＢの出力端としてトランジスタＮ７のゲートに接続されている。なお、本図では明示していないが、インバータＩＮＶ１の上側電源端は、電源端（ＶＣＣ）に接続されている。また、インバータＩＮＶ１の下側電源端は、接地端（ＧＮＤ）に接続されている。トランジスタＮ７のソース及びバックゲートは、接地端（ＧＮＤ）に接続されている。トランジスタＮ７のドレインは、反転イネーブル信号ＥＮＢの出力端としてトランジスタＰ８のゲートと抵抗Ｒ２の第１端に接続されている。トランジスタＰ８のソースは、電源端（ＶＣＣ）に接続されている。トランジスタＰ８及びＰ１７、並びに、トランジスタＮ９それぞれのドレインは、トランジスタＮ１０のゲート（＝ゲート電圧ＧＮＭの印加端）に接続されている。トランジスタＰ１７のゲートは、電源端（ＶＣＣ）に接続されている。トランジスタＰ８のバックゲート、トランジスタＰ１７のソース及びバックゲート、並びに、抵抗Ｒ２の第２端は、トランジスタＰ１１のバックゲートに接続されている。トランジスタＮ９のゲートは、接地端（ＧＮＤ）に接続されている。トランジスタＮ９のソースは、出力端（ＶＯＵＴ）に接続されている。トランジスタＮ９のバックゲートは、第２電位端（ＦＰＷ）に接続されている。
このようにして接続されたトランジスタＰ７〜Ｐ９及びＰ１７、トランジスタＮ７〜Ｎ９及びＮ１７、抵抗Ｒ１及びＲ２、インバータＩＮＶ１、並びに、外部端子Ｔ１は、制御部１９０として機能し、ハイインピーダンス制御信号ＨＩＺに応じて、ＣＭＯＳ出力回路１００の各部を制御する。
図３は、ＣＭＯＳ出力回路１００の入出力状態を示す真理値表であり、入力信号ＩＮＰ及びＩＮＮ並びにハイインピーダンス制御信号ＨＩＺと、出力電圧ＶＯＵＴとの相関関係が示されている。
ＨＩＺ＝Ｌであるときには、入力信号ＩＮＰ及びＩＮＮそれぞれの論理レベルに応じてＣＭＯＳ出力回路１００の出力状態が制御される。例えば、ＩＮＰ＝ＩＮＮ＝ＬであるときにはＶＯＵＴ＝Ｌとなり、ＩＮＰ＝ＩＮＮ＝ＨであるときにはＶＯＵＴ＝Ｈとなる。また、ＩＮＰ＝Ｌ、ＩＮＮ＝Ｈであるときには、ＣＭＯＳ出力回路１００が出力ハイインピーダンス状態となる。なお、ＩＮＰ＝Ｈ、ＩＮＮ＝Ｌである組み合わせについては、トランジスタＰ１及びＮ１の同時オンを防止するために入力禁止とされている。
一方、ＨＩＺ＝Ｈであるときには、入力信号ＩＮＰ及びＩＮＮそれぞれの論理レベルに依ることなく、ＣＭＯＳ出力回路１００が出力ハイインピーダンス状態となる。特に、ＨＩＺ＝Ｈであるときには、ＩＮＰ＝Ｌ、ＩＮＮ＝Ｈ、ＨＩＺ＝Ｌであるときと違い、出力ハイインピーダンス状態における意図しない出力電流ＩＯＵＴが防止ないし抑制される。
以下では、種々の条件下におけるＣＭＯＳ出力回路１００の動作状態について、具体例を挙げながら詳細に説明する。
図４は、第１条件下（ＶＣＣ＝３Ｖ、ＧＮＤ＝０Ｖ、ＨＩＺ＝０Ｖ、ＧＮＤ≦ＶＯＵＴ≦ＶＣＣ）におけるＣＭＯＳ出力回路１００の動作状態を示す回路図である。上記の第１条件は、図３の真理値表において、ＨＩＺ＝Ｌである場合に相当する。
まず、制御部１９０に着目して説明する。ＨＩＺ＝０Ｖであるときには、トランジスタＰ７がオンして、ＥＮ＝３Ｖ（＝ＶＣＣ）となるので、トランジスタＮ８がオンする。また、上記の第１条件下では、トランジスタＰ９及びＮ１７がオフする。従って、ＧＰＭ＝０Ｖ（＝ＧＮＤ）となる。また、ＨＩＺ＝０Ｖであるときには、ＨＩＺＢ＝３Ｖ（＝ＶＣＣ）となり、トランジスタＮ７がオンして、ＥＮＢ＝０Ｖ（＝ＧＮＤ）となるので、トランジスタＰ８がオンする。また、上記の第１条件下では、トランジスタＮ９及びＰ１７がいずれもオフする。従って、ＧＮＭ＝３Ｖ（＝ＶＣＣ）となる。
次に、第１電位切替部１１０に着目して説明する。ＧＰＭ＝０Ｖ（＝ＧＮＤ）であるときには、トランジスタＰ１０がオンする。一方、上記の第１条件下では、トランジスタＰ１１がオフする。従って、ＦＮＷ＝３Ｖ（＝ＶＣＣ）となる。すなわち、トランジスタＰ１のバックゲートは、トランジスタＰ１０を介して電源端（ＶＣＣ）に接続される。
次に、第２電位切替部１２０に着目して説明する。ＧＮＭ＝３Ｖ（＝ＶＣＣ）であるときには、トランジスタＮ１０がオンする。一方、上記の第１条件下では、トランジスタＮ１１がオフする。従って、ＦＰＷ＝０Ｖ（＝ＧＮＤ）となる。すなわち、トランジスタＮ１のバックゲートは、トランジスタＮ１０を介して接地端（ＧＮＤ）に接続される。
次に、第１ゲート切替部１３０に着目して説明する。ＥＮ＝３Ｖ（＝ＶＣＣ）であるときには、トランジスタＰ１５がオフする。また、上記の第１条件下では、トランジスタＰ１３もオフする。従って、第１ゲート切替部１３０は、その動作を停止した状態（＝トランジスタＰ１のゲート（ＶＧＰ１）に何ら影響を及ぼさない状態）となる。
次に、第２ゲート切替部１４０に着目して説明する。ＥＮＢ＝０Ｖ（＝ＧＮＤ）であるときには、トランジスタＮ１５がオフする。また、上記の第１条件下では、トランジスタＮ１３もオフする。従って、第２ゲート切替部１４０は、その動作を停止した状態（＝トランジスタＮ１のゲート（ＶＧＮ１）に何ら影響を及ぼさない状態）となる。
次に、第１ドライバ１５０に着目して説明する。ＥＮＢ＝０Ｖ（＝ＧＮＤ）であるときには、否定論理和演算器ＮＯＲ１が反転入力信号ＩＮＰＢ（＝入力信号ＩＮＰの論理反転信号）を出力する状態となるので、ＶＧＰ３＝ＩＮＰＢとなる。また、ＥＮＢ＝０Ｖ（＝ＧＮＤ）であるときには、トランジスタＮ１８がオフする。従って、トランジスタＮ４及びＮ５から成るカレントミラーが有効となり、延いては、電流源ＣＳ１によるゲート電圧ＶＧＰ１のスルーレート調整機能が有効となる。
次に、第２ドライバ１６０に着目して説明する。ＥＮ＝３Ｖ（＝ＶＣＣ）であるときには、否定論理積演算器ＮＡＮＤ１が反転入力信号ＩＮＮＢ（＝入力信号ＩＮＮの論理反転信号）を出力する状態となるので、ＶＧＮ３＝ＩＮＮＢとなる。また、ＥＮ＝３Ｖ（＝ＶＣＣ）であるときには、トランジスタＰ１８がオフする。従って、トランジスタＰ４及びＰ５から成るカレントミラーが有効となり、延いては、電流源ＣＳ２によるゲート電圧ＶＧＮ１のスルーレート調整機能が有効となる。
次に、第１電位固定部１７０に着目して説明する。ＨＩＺＢ＝３Ｖ（＝ＶＣＣ）であるときには、トランジスタＰ１４がオフするので、トランジスタＮ１６がオフし、さらにはトランジスタＰ１２がオフする。その結果、第１電位固定部１７０は、その動作を停止した状態（＝第１電位端（ＦＮＷ）に何ら影響を及ぼさない状態）となる。
次に、第２電位固定部１８０に着目して説明する。ＨＩＺ＝０Ｖ（＝ＧＮＤ）であるときには、トランジスタＮ１４がオフするので、トランジスタＰ１６がオフし、さらには、トランジスタＮ１２がオフする。その結果、第２電位固定部１８０は、その動作を停止した状態（＝第２電位端（ＦＰＷ）に何ら影響を及ぼさない状態）となる。
このように、上記の第１条件下では、ＣＭＯＳ出力回路１００が従来と等価の回路構成になる。従って、ＣＭＯＳ出力回路１００の出力状態は、入力信号ＩＮＰ及びＩＮＮそれぞれの論理レベルに応じて制御される。
例えば、ＩＮＰ＝ＩＮＮ＝Ｌであるときには、ＶＧＰ３＝ＶＧＮ３＝Ｈとなるので、トランジスタＮ６及びＮ３がオンして、トランジスタＰ３及びＰ６がオフする。このとき、ＶＧＰ２＝ＶＧＮ２＝０Ｖとなるので、トランジスタＰ２がオンしてトランジスタＮ２がオフする。従って、ＶＧＰ１＝ＶＧＮ１＝３Ｖ（＝ＶＣＣ）となるので、トランジスタＰ１がオフしてトランジスタＮ１がオンする。その結果、ＶＯＵＴ＝０Ｖ（＝ＧＮＤ）となる（図３のＩＮＰ＝Ｌ、ＩＮＮ＝Ｌ、ＶＯＵＴ＝Ｌを参照）。
一方、ＩＮＰ＝ＩＮＮ＝Ｈであるときには、ＶＧＰ３＝ＶＧＮ３＝Ｌとなるので、トランジスタＮ６及びＮ３がオフして、トランジスタＰ３及びＰ６がオンする。このとき、ＶＧＰ２＝ＶＧＮ２＝３Ｖとなるので、トランジスタＰ２がオフしてトランジスタＮ２がオンする。従って、ＶＧＰ１＝ＶＧＮ１＝０Ｖ（＝ＧＮＤ）となるので、トランジスタＰ１がオンしてトランジスタＮ１がオフする。その結果、ＶＯＵＴ＝３Ｖ（＝ＶＣＣ）となる（図３のＩＮＰ＝Ｈ、ＩＮＮ＝Ｈ、ＶＯＵＴ＝Ｈを参照）。
また、ＩＮＰ＝Ｌ、ＩＮＮ＝Ｈであるときには、ＶＧＰ３＝Ｈ、ＶＧＮ３＝Ｌとなるので、トランジスタＮ６及びＰ６がオンして、トランジスタＰ３及びＮ３がオフする。このとき、ＶＧＰ２＝０Ｖ（＝ＧＮＤ）、ＶＧＮ２＝３Ｖ（＝ＶＣＣ）となるので、トランジスタＰ２及びＮ２がいずれもオンする。従って、ＶＧＰ１＝３Ｖ（＝ＶＣＣ）、ＶＧＮ１＝０Ｖ（＝ＧＮＤ）となるので、トランジスタＰ１及びＮ１がいずれもオフする。その結果、ＣＭＯＳ出力回路１００が出力ハイインピーダンス状態となる（図３のＩＮＰ＝Ｌ、ＩＮＮ＝Ｈ、ＶＯＵＴ＝ＨｉＺを参照）。
なお、ＨＩＺ＝Ｌであるときには、先述のように、ＣＭＯＳ出力回路１００が従来と等価の回路構成になる。従って、ＧＮＤ≦ＶＯＵＴ≦ＶＣＣという条件が満たされない場合には、ＣＭＯＳ出力回路１００が出力ハイインピーダンス状態であっても、意図しない出力電流ＩＯＵＴを生じるおそれがある。
例えば、ＶＣＣ＜ＶＯＵＴであるときには、出力端（ＶＯＵＴ）からボディダイオードＤ１とトランジスタＰ１０を介して電源端（ＶＣＣ）に至る電流経路に出力電流ＩＯＵＴが流れるおそれがある。また、ＶＯＵＴ＜ＧＮＤであるときには、接地端（ＧＮＤ）からトランジスタＮ１０とボディダイオードＤ２を介して出力端（ＶＯＵＴ）に至る電流経路に出力電流ＩＯＵＴが流れるおそれがある。
これを鑑みると、ＣＭＯＳ出力回路１００を出力ハイインピーダンス状態とするときには、ＨＩＺ＝Ｈとすることが望ましい。以下では、その理由について、具体例を挙げながら詳細に説明する。
図５は、第２条件下（ＶＣＣ＝３Ｖ、ＧＮＤ＝０Ｖ、ＨＩＺ＝３Ｖ、ＶＯＵＴ＝５Ｖ）におけるＣＭＯＳ出力回路１００の動作状態を示す回路図である。上記の第２条件は、図３の真理値表において、ＨＩＺ＝Ｈである場合の一例（ＶＣＣ＜ＶＯＵＴ）に相当する。
まず、制御部１９０に着目して説明する。ＨＩＺ＝３Ｖであるときには、トランジスタＰ７がオフする。このとき、抵抗Ｒ１のプルダウン経路を介して、ＥＮ＝０Ｖ（＝ＦＰＷ＝ＧＮＤ）となるので、トランジスタＮ８がオフする。また、上記の第２条件下では、トランジスタＰ９がオンしてトランジスタＮ１７がオフする。その結果、ＧＰＭ＝５Ｖ（＝ＶＯＵＴ）となる。また、ＨＩＺ＝３Ｖであるときには、ＨＩＺＢ＝０Ｖ（＝ＧＮＤ）となり、トランジスタＮ７がオフする。このとき、抵抗Ｒ２のプルアップ経路を介して、ＥＮＢ＝５Ｖ（＝ＦＮＷ＝ＶＯＵＴ）となるので、トランジスタＰ８がオフする。また、上記の第２条件下では、トランジスタＮ９がオフしてトランジスタＰ１７がオンする。その結果、ＧＮＭ＝５Ｖ（＝ＦＮＷ＝ＶＯＵＴ）となる。
次に、第１電位切替部１１０に着目して説明する。ＧＰＭ＝５Ｖ（＝ＶＯＵＴ）であるときにはトランジスタＰ１０がオフする。一方、上記の第２条件下では、トランジスタＰ１１がオンする。従って、ＦＮＷ＝５Ｖ（＝ＶＯＵＴ）となる。すなわち、トランジスタＰ１のバックゲートは、トランジスタＰ１１を介して出力端（ＶＯＵＴ）に接続される。
次に第２電位切替部１２０に着目して説明する。ＧＮＭ＝５Ｖ（＝ＦＮＷ＝ＶＯＵＴ）であるときにはトランジスタＮ１０がオンする。一方、上記の第２条件下では、トランジスタＮ１１がオフする。従って、ＦＰＷ＝０Ｖ（＝ＧＮＤ）となる。つまり、トランジスタＮ１のバックゲートは、トランジスタＮ１０を介して接地端（ＧＮＤ）に接続される。
次に、第１ゲート切替部１３０に着目して説明する。ＥＮ＝０Ｖ（＝ＦＰＷ＝ＧＮＤ）であるときには、トランジスタＰ１５がオンする。また、上記の第２条件下では、トランジスタＰ１３もオンする。従って、第１ゲート切替部１３０は、トランジスタＰ１のゲート（ＶＧＰ１）を第１電位端（ＦＮＷ）と出力端（ＶＯＵＴ）にそれぞれ短絡した状態となる。その結果、ＶＧＰ１＝５Ｖ（＝ＦＮＷ＝ＶＯＵＴ）となるので、トランジスタＰ１がオフする。
次に、第２ゲート切替部１４０に着目して説明する。ＥＮＢ＝５Ｖ（＝ＦＮＷ＝ＶＯＵＴ）であるときには、トランジスタＮ１５がオンする。一方、上記の第２条件下では、トランジスタＮ１３がオフする。従って、第２ゲート切替部１４０は、トランジスタＮ１のゲート（ＶＧＮ１）を第２電位端（ＦＰＷ）に短絡した状態となる。その結果、ＶＧＮ１＝０Ｖ（＝ＦＰＷ＝ＧＮＤ）となるので、トランジスタＮ１がオフする。
次に、第１ドライバ１５０に着目して説明する。ＥＮＢ＝５Ｖ（＝ＦＮＷ＝ＶＯＵＴ）であるときには、否定論理和演算器ＮＯＲ１が入力信号ＩＮＰに依ることなく常にローレベルを出力する状態となるので、ＶＧＰ３＝０Ｖ（＝ＧＮＤ）となる。このとき、トランジスタＰ３がオンしてトランジスタＮ６がオフするので、ＶＧＰ２＝５Ｖ（＝ＦＮＷ＝ＶＯＵＴ）となる。その結果、トランジスタＰ２がオフする。また、ＥＮＢ＝５Ｖ（＝ＦＮＷ＝ＶＯＵＴ）であるときには、トランジスタＮ１８がオンする。従って、トランジスタＮ４及びＮ５がオフし、電流源ＣＳ１によるゲート電圧ＶＧＰ１のスルーレート調整機能が無効となる。このように、ＥＮＢ＝５Ｖ（＝ＦＮＷ＝ＶＯＵＴ）であるときには、第１ドライバ１５０がその動作を停止した状態（＝トランジスタＰ１のゲート（ＶＧＰ１）に何ら影響を及ぼさない状態）となる。
次に、第２ドライバ１６０に着目して説明する。ＥＮ＝０Ｖ（＝ＦＰＷ＝ＧＮＤ）であるときには、否定論理積演算器ＮＡＮＤ１が入力信号ＩＮＮに依ることなく常にハイレベルを出力する状態となるので、ＶＧＮ３＝３Ｖ（＝ＶＣＣ）となる。このとき、トランジスタＮ３がオンしてトランジスタＰ６がオフするので、ＶＧＮ２＝０Ｖ（＝ＦＰＷ＝ＧＮＤ）となる。その結果、トランジスタＮ２がオフする。また、ＥＮ＝０Ｖ（＝ＦＰＷ＝ＧＮＤ）であるときには、トランジスタＰ１８がオンする。従って、トランジスタＰ４及びＰ５がオフし、電流源ＣＳ２によるゲート電圧ＶＧＮ１のスルーレート調整機能が無効となる。このように、ＥＮ＝０Ｖ（＝ＦＰＷ＝ＧＮＤ）であるときには、第２ドライバ１６０がその動作を停止した状態（＝トランジスタＮ１のゲート（ＶＧＮ１）に何ら影響を及ぼさない状態）となる。
次に、第１電位固定部１７０に着目して説明する。ＨＩＺＢ＝０Ｖ（＝ＧＮＤ）であるときには、トランジスタＰ１４がオンするので、トランジスタＮ１６がオンし、さらにはトランジスタＰ１２がオフする。その結果、第１電位固定部１７０は、抵抗Ｒ３とトランジスタＰ１２を介して第１電位端（ＦＮＷ）と電源端（ＶＣＣ）との間を導通した状態となる。ただし、上記の第２条件下では、より低インピーダンスのトランジスタＰ１１を介して第１電位端（ＦＮＷ）と出力端（ＶＯＵＴ）との間が導通されているので、第１電位固定部１７０は、第１電位端（ＦＮＷ）に殆ど影響を及ぼさない状態となる。
次に、第２電位固定部１８０に着目して説明する。ＨＩＺ＝３Ｖ（＝ＶＣＣ）であるときには、トランジスタＮ１４がオンするので、トランジスタＰ１６がオンし、さらには、トランジスタＮ１２がオフする。その結果、第２電位固定部１８０は、抵抗Ｒ４とトランジスタＮ１２を介して第２電位端（ＦＰＷ）と接地端（ＧＮＤ）との間を導通した状態となる。ただし、上記の第２条件下では、より低インピーダンスのトランジスタＮ１０を介して第２電位端（ＦＰＷ）と接地端（ＧＮＤ）との間が導通されているので、第２電位固定部１８０は、第２電位端（ＦＰＷ）に殆ど影響を及ぼさない状態となる。
このように、上記の第２条件下では、トランジスタＰ１のバックゲートに相当する第１電位端（ＦＮＷ）の接続先が、電源端（ＶＣＣ）から、系の最高電位点である出力端（ＶＯＵＴ）に切り替えられる。従って、先の図４と異なり、ボディダイオードＤ１を介する電流経路（ＶＯＵＴ→Ｄ１→Ｐ１０→ＶＣＣ）が遮断されるので、当該電流経路に意図しない出力電流ＩＯＵＴが流れることはなくなる。
また、上記の第２条件下では、ＶＧＰ１＝ＶＯＵＴとなるので、トランジスタＰ１が誤オンすることもない。従って、トランジスタＰ１を介する電流経路（ＶＯＵＴ→Ｐ１→ＶＣＣ）に意図しない出力電流ＩＯＵＴが流れることもない。
また、トランジスタＰ３のソースは、電源端（ＶＣＣ）ではなく第１電位端（ＦＮＷ）に接続されており、上記の第２条件下では、ＶＧＰ２＝ＶＧＰ１（＝ＶＯＵＴ）となるので、トランジスタＰ２が誤オンすることもない。従って、トランジスタＰ２を介する電流経路（例えばＶＯＵＴ→Ｐ１３→Ｐ２→ＶＣＣ）に意図しない出力電流ＩＯＵＴが流れることもない。
なお、第１電位固定部１７０の導入に伴い、上記の第２条件下では、図中の一点鎖線で示したように、抵抗Ｒ３を介する電流経路（ＶＯＵＴ→Ｐ１１またはＤ１→Ｒ３→Ｐ１２→ＶＣＣ、若しくは、ＶＯＵＴ→Ｐ１３→Ｐ１５→Ｒ３→Ｐ１２→ＶＣＣ）に意図しない出力電流ＩＯＵＴが流れる。ただし、抵抗Ｒ３を十分に高い抵抗値（数ＭΩ）とすることにより、当該電流経路に流れる出力電流ＩＯＵＴを従来よりも小さい電流値（数μＡ）に抑制することが可能となる。
図６は、第３条件下（ＶＣＣ＝０Ｖ、ＧＮＤ＝０Ｖ、ＨＩＺ＝０Ｖ、ＶＯＵＴ＝５Ｖ）におけるＣＭＯＳ出力回路１００の動作状態を示す回路図である。なお、上記の第３条件は、電源未投入時（ＶＣＣ＝０Ｖ）に正の出力電圧ＶＯＵＴ（＝５Ｖ）が印加された状態に相当する。以下では、本図を参照しながら、トランジスタＰ１７の導入意義について、詳細に説明する。
電源未投入時には、トランジスタＮ７、トランジスタＰ８、及び、トランジスタＮ９がいずれもオフする。そのため、トランジスタＰ１７が設けられていないと、トランジスタＮ１０のゲート電圧ＧＮＭが不定となる。また、電源未投入時には、第２電位固定部１８０も動作停止状態となる。従って、トランジスタＮ１０がオフしてしまうと、第２電位端（ＦＰＷ）がフローティング状態になる。
第２電位端（ＦＰＷ）がフローティング状態になると、トランジスタＮ１のゲート（ＶＧＮ１）もフローティング状態となるので、トランジスタＮ１を確実にオフしておくことが保証できなくなる。万一、トランジスタＮ１が誤オンすると、トランジスタＮ１を介する電流経路（ＶＯＵＴ→Ｎ１→ＧＮＤ）に過大な出力電流ＩＯＵＴが流れるので、ＣＭＯＳ出力回路１００の異常発熱や破壊などを招くおそれがある。
一方、トランジスタＰ１７を有する構成であれば、上記の第３条件下において、トランジスタＰ１７がオンし、ＧＮＭ＝ＶＯＵＴとなるので、トランジスタＮ１０がオンする。従って、ＦＰＷ＝ＧＮＤとなるので、トランジスタＮ１を確実にオフすることができる。
なお、トランジスタＰ１７は、あくまで電源未投入時の出力リーク防止手段であり、電源投入後における制御部１９０の動作には何ら影響を及ぼさない。
図７は第４条件下（ＶＣＣ＝３Ｖ、ＧＮＤ＝０Ｖ、ＨＩＺ＝３Ｖ、ＶＯＵＴ＝−２Ｖ）におけるＣＭＯＳ出力回路１００の動作状態を示す回路図である。上記の第４条件は、図３の真理値表において、ＨＩＺ＝Ｈである場合の一例（ＶＯＵＴ＜ＧＮＤ）に相当する。
まず、制御部１９０に着目して説明する。ＨＩＺ＝３Ｖであるときには、トランジスタＰ７がオフする。このとき、抵抗Ｒ１のプルダウン経路を介してＥＮ＝−２Ｖ（＝ＦＰＷ＝ＶＯＵＴ）となるので、トランジスタＮ８がオフする。また、上記の第４条件下では、トランジスタＰ９がオフして、トランジスタＮ１７がオンする。その結果、ＧＰＭ＝−２Ｖ（＝ＦＰＷ＝ＶＯＵＴ）となる。また、ＨＩＺ＝３Ｖであるときには、ＨＩＺＢ＝０Ｖ（＝ＧＮＤ）となり、トランジスタＮ７がオフする。このとき、抵抗Ｒ２のプルアップ経路を介して、ＥＮＢ＝３Ｖ（＝ＦＮＷ＝ＶＣＣ）となるので、トランジスタＰ８がオフする。また、上記の第４条件下では、トランジスタＮ９がオンしてトランジスタＰ１７がオフする。その結果、ＧＮＭ＝−２Ｖ（＝ＶＯＵＴ）となる。
次に、第１電位切替部１１０に着目して説明する。ＧＰＭ＝−２Ｖ（＝ＦＰＷ＝ＶＯＵＴ）であるときには、トランジスタＰ１０がオンする。一方、上記の第４条件下では、トランジスタＰ１１がオフする。従って、ＦＮＷ＝３Ｖ（＝ＶＣＣ）となる。すなわち、トランジスタＰ１のバックゲートは、トランジスタＰ１０を介して電源端（ＶＣＣ）に接続される。
次に、第２電位切替部１２０に着目して説明する。ＧＮＭ＝−２Ｖ（＝ＶＯＵＴ）であるときには、トランジスタＮ１０がオフする。一方、上記の第４条件下では、トランジスタＮ１１がオンする。従って、ＦＰＷ＝−２Ｖ（＝ＶＯＵＴ）となる。すなわち、トランジスタＮ１のバックゲートは、トランジスタＮ１１を介して出力端（ＶＯＵＴ）に接続される。
次に、第１ゲート切替部１３０に着目して説明する。ＥＮ＝−２Ｖ（＝ＦＰＷ＝ＶＯＵＴ）であるときには、トランジスタＰ１５がオンする。一方、上記の第４条件下では、トランジスタＰ１３がオフする。従って、第１ゲート切替部１３０は、トランジスタＰ１のゲート（ＶＧＰ１）を第１電位端（ＦＮＷ）に短絡した状態となる。その結果、ＶＧＰ１＝３Ｖ（＝ＦＮＷ＝ＶＣＣ）となるので、トランジスタＰ１がオフする。
次に第２ゲート切替部１４０に着目して説明する。ＥＮＢ＝３Ｖ（＝ＦＮＷ＝ＶＣＣ）であるときには、トランジスタＮ１５がオンする。また、上記の第４条件下では、トランジスタＮ１３もオンする。従って、第２ゲート切替部１４０は、トランジスタＮ１のゲート（ＶＧＮ１）を第２電位端（ＦＰＷ）と出力端（ＶＯＵＴ）にそれぞれ短絡した状態となる。その結果、ＶＧＮ１＝−２Ｖ（＝ＦＰＷ＝ＶＯＵＴ）となるので、トランジスタＮ１がオフする。
次に、第１ドライバ１５０に着目して説明する。ＥＮＢ＝３Ｖ（＝ＦＮＷ＝ＶＣＣ）であるときには、否定論理和演算器ＮＯＲ１が入力信号ＩＮＰに依ることなく常にローレベルを出力する状態となるので、ＶＧＰ３＝０Ｖ（＝ＧＮＤ）となる。このとき、トランジスタＰ３がオンしてトランジスタＮ６がオフするので、ＶＧＰ２＝３Ｖ（＝ＦＮＷ＝ＶＣＣ）となる。その結果、トランジスタＰ２がオフする。また、ＥＮＢ＝３Ｖ（＝ＦＮＷ＝ＶＣＣ）であるときには、トランジスタＮ１８がオンする。従って、トランジスタＮ４及びＮ５がオフし、電流源ＣＳ１によるゲート電圧ＶＧＰ１のスルーレート調整機能が無効となる。このように、ＥＮＢ＝３Ｖ（＝ＦＮＷ＝ＶＣＣ）であるときには、第１ドライバ１５０がその動作を停止した状態となる。
次に、第２ドライバ１６０に着目して説明する。ＥＮ＝−２Ｖ（＝ＦＰＷ＝ＶＯＵＴ）であるときには、否定論理積演算器ＮＡＮＤ１が入力信号ＩＮＮに依ることなく常にハイレベルを出力する状態となるので、ＶＧＮ３＝３Ｖ（＝ＶＣＣ）となる。このとき、トランジスタＮ３がオンしてトランジスタＰ６がオフするので、ＶＧＮ２＝−２Ｖ（＝ＦＰＷ＝ＶＯＵＴ）となる。その結果、トランジスタＮ２がオフする。また、ＥＮ＝−２Ｖ（＝ＦＰＷ＝ＶＯＵＴ）であるときには、トランジスタＰ１８がオンする。従って、トランジスタＰ４及びＰ５がオフし、電流源ＣＳ２によるゲート電圧ＶＧＮ１のスルーレート調整機能が無効となる。このように、ＥＮ＝−２Ｖ（＝ＦＰＷ＝ＶＯＵＴ）であるときには、第２ドライバ１６０がその動作を停止した状態となる。
次に、第１電位固定部１７０に着目して説明する。ＨＩＺＢ＝０Ｖ（＝ＧＮＤ）であるときには、トランジスタＰ１４がオンするので、トランジスタＮ１６がオンし、さらにはトランジスタＰ１２がオフする。その結果、第１電位固定部１７０は、抵抗Ｒ３とトランジスタＰ１２を介して第１電位端（ＦＮＷ）と電源端（ＶＣＣ）との間を導通した状態となる。ただし、上記の第４条件下では、より低インピーダンスのトランジスタＰ１０を介して第１電位端（ＦＮＷ）と電源端（ＶＣＣ）との間が導通されているので、第１電位固定部１７０は、第１電位端（ＦＮＷ）に殆ど影響を及ぼさない状態となる。
次に、第２電位固定部１８０に着目して説明する。ＨＩＺ＝３Ｖ（＝ＶＣＣ）であるときには、トランジスタＮ１４がオンするので、トランジスタＰ１６がオンし、さらには、トランジスタＮ１２がオフする。その結果、第２電位固定部１８０は、抵抗Ｒ４とトランジスタＮ１２を介して第２電位端（ＦＰＷ）と接地端（ＧＮＤ）との間を導通した状態となる。ただし、上記の第４条件下では、より低インピーダンスのトランジスタＮ１１を介して第２電位端（ＦＰＷ）と出力端（ＶＯＵＴ）との間が導通されているので、第２電位固定部１８０は、第２電位端（ＦＰＷ）に殆ど影響を及ぼさない状態となる。
このように、上記の第４条件下では、トランジスタＮ１のバックゲートに相当する第２電位端（ＦＰＷ）の接続先が、接地端（ＧＮＤ）から、系の最低電位点である出力端（ＶＯＵＴ）に切り替えられる。従って、先の図４と異なり、ボディダイオードＤ２を介する電流経路（ＧＮＤ→Ｎ１０→Ｄ２→ＶＯＵＴ）が遮断されるので、当該電流経路に意図しない出力電流ＩＯＵＴが流れることはなくなる。
また、上記の第４条件下では、ＶＧＮ１＝ＶＯＵＴとなるので、トランジスタＮ１が誤オンすることもない。従って、トランジスタＮ１を介する電流経路（ＧＮＤ→Ｎ１→ＶＯＵＴ）に意図しない出力電流ＩＯＵＴが流れることもない。
また、トランジスタＮ３のソースは、接地端（ＧＮＤ）ではなく第２電位端（ＦＰＷ）に接続されており、上記の第４条件下では、ＶＧＮ２＝ＶＧＮ１（＝ＶＯＵＴ）となるので、トランジスタＮ２が誤オンすることもない。従って、トランジスタＮ２を介する電流経路（例えばＧＮＤ→Ｎ２→Ｎ１３→ＶＯＵＴ）に意図しない出力電流ＩＯＵＴが流れることもない。
なお、第２電位固定部１８０の導入に伴い、上記の第４条件下では、図中の一点鎖線で示したように、抵抗Ｒ４を介する電流経路（ＧＮＤ→Ｎ１２→Ｒ４→Ｎ１１またはＤ２→ＶＯＵＴ、若しくは、ＧＮＤ→Ｎ１２→Ｒ４→Ｎ１５→Ｎ１３→ＶＯＵＴ）に意図しない出力電流ＩＯＵＴが流れる。ただし、抵抗Ｒ４を十分に高い抵抗値（数ＭΩ）とすることにより、当該電流経路に流れる出力電流ＩＯＵＴを従来よりも小さい電流値（数μＡ）に抑制することが可能となる。
図８は第５条件下（ＶＣＣ＝０Ｖ、ＧＮＤ＝０Ｖ、ＨＩＺ＝０Ｖ、ＶＯＵＴ＝−２Ｖ）におけるＣＭＯＳ出力回路１００の動作状態を示す回路図である。なお、上記の第５条件は、電源未投入時（ＶＣＣ＝０Ｖ）に負の出力電圧ＶＯＵＴ（＝−２Ｖ）が印加された状態に相当する。以下では、本図を参照しながらトランジスタＮ１７の導入意義について、詳細に説明する。
電源未投入時には、トランジスタＰ７、トランジスタＮ８、及び、トランジスタＰ９がいずれもオフする。そのため、トランジスタＮ１７が設けられていないと、トランジスタＰ１０のゲート電圧ＧＰＭが不定となる。また、電源未投入時には、第１電位固定部１７０も動作停止状態となる。従って、トランジスタＰ１０がオフしてしまうと、第１電位端（ＦＮＷ）がフローティング状態になる。
第１電位端（ＦＮＷ）がフローティング状態になると、トランジスタＰ１のゲート（ＶＧＰ１）もフローティング状態となるので、トランジスタＰ１を確実にオフしておくことが保証できなくなる。万一、トランジスタＰ１が誤オンすると、トランジスタＰ１を介する電流経路（ＶＣＣ→Ｐ１→ＶＯＵＴ）に過大な出力電流ＩＯＵＴが流れるので、ＣＭＯＳ出力回路１００の異常発熱や破壊などを招くおそれがある。
一方、トランジスタＮ１７を有する構成であれば、上記の第５条件下において、トランジスタＮ１７がオンし、ＧＰＭ＝ＶＯＵＴとなるので、トランジスタＰ１０がオンする。従って、ＦＮＷ＝ＶＣＣとなるので、トランジスタＰ１を確実にオフすることができる。
なお、トランジスタＮ１７は、あくまで電源未投入時の出力リーク防止手段であり、電源投入後における制御部１９０の動作には何ら影響を及ぼさない。
図９は、第６条件下（ＶＣＣ＝３Ｖ、ＧＮＤ＝０Ｖ、ＨＩＺ＝３Ｖ、ＶＯＵＴ＝１．５Ｖ）におけるＣＭＯＳ出力回路１００の動作状態を示す回路図である。なお、上記の第６条件は、図３の真理値表において、ＨＩＺ＝Ｈである場合の一例（ＧＮＤ≦ＶＯＵＴ≦ＶＣＣ）に相当する。
まず、制御部１９０に着目して説明する。ＨＩＺ＝３Ｖであるときには、トランジスタＰ７がオフする。このとき、抵抗Ｒ１のプルダウン経路を介してＥＮ＝０Ｖ（＝ＦＰＷ＝ＧＮＤ）となるので、トランジスタＮ８がオフする。また、上記の第６条件下では、トランジスタＰ９及びＮ１７もオフする。その結果、トランジスタＰ１０のゲート（ＧＰＭ）がフローティング状態となる。また、ＨＩＺ＝３Ｖであるときには、ＨＩＺＢ＝０Ｖ（＝ＧＮＤ）となり、トランジスタＮ７がオフする。このとき、抵抗Ｒ２のプルアップ経路を介して、ＥＮＢ＝３Ｖ（＝ＦＮＷ＝ＶＣＣ）となるので、トランジスタＰ８がオフする。また、上記の第６条件下では、トランジスタＮ９及びＰ１７もオフする。その結果、トランジスタＮ１０のゲート（ＧＮＭ）がフローティング状態となる。
このように、上記の第６条件下では、ゲート電圧ＧＰＭ及びＧＮＭがいずれも不定となるので、トランジスタＰ１０及びＮ１０を確実にオンすることができなくなる。従って、第１電位固定部１７０及び第２電位固定部１８０が設けられていないと、第１電位端（ＦＮＷ）及び第２電位端（ＦＰＷ）がフローティング状態となり、延いては、トランジスタＰ１及びＮ１のゲート（ＶＧＰ１、ＶＧＮ１）もフローティング状態となる。その結果、トランジスタＰ１及びＮ１を確実にオフしておくことが保証できなくなり、意図しない出力電流ＩＯＵＴを生じるおそれがある。
一方、第１電位固定部１７０及び第２電位固定部１８０を有する構成であれば、上記の第６条件下において、第１電位端（ＦＮＷ）が電源端（ＶＣＣ）にプルアップされて、第２電位端（ＦＰＷ）が接地端（ＧＮＤ）にプルダウンされる。従って、トランジスタＰ１及びＮ１を確実にオフすることが可能となる。
図１０は、出力電圧ＶＯＵＴと出力電流ＩＯＵＴとの相関図である。なお、実線はＣＭＯＳ出力回路１００の出力ハイインピーダンス状態における出力挙動を示しており、破線は従来の出力挙動を示している。本図で示すように、本実施形態のＣＭＯＳ出力回路１００であれば、その出力ハイインピーダンス状態において、どのような出力電圧ＶＯＵＴが印加されようとも、出力電流ＩＯＵＴをほぼ０Ａに抑制することが可能となる。
図１１は、ＣＭＯＳ出力回路１００が集積化された半導体装置２００の縦構造を模式的に示す縦断面図である。本図の半導体装置２００において、ｐ型基板２１０には、それぞれ電位的に独立したｎ型ウェル２２０〜２５０が形成されている。ｎ型ウェル２２０は、電源端（ＶＣＣ）とコンタクトが取られている。ｎ型ウェル２３０は、第１電位端（ＦＮＷ）とコンタクトが取られている。ｎ型ウェル２４０は、電源端（ＶＣＣ）とコンタクトが取られており、その内部にｐ型ウェル２４１が形成されている。ｐ型ウェル２４１は、接地端（ＧＮＤ）とコンタクトが取られている。ｎ型ウェル２５０は、電源端（ＶＣＣ）とコンタクトが取られており、その内部にｐ型ウェル２５１が形成されている。ｐ型ウェル２５１は、第２電位端（ＦＰＷ）とコンタクトが取られている。
ここで、各々のバックゲートが電源端（ＶＣＣ）に接続されるＰＭＯＳＦＥＴ群（トランジスタＰ４〜Ｐ６など）は、ｎ型ウェル２２０に集約して形成されている。また、各々のバックゲートが第１電位端（ＦＮＷ）に接続されるＰＭＯＳＦＥＴ群（トランジスタＰ１〜Ｐ３など）は、ｎ型ウェル２３０に集約して形成されている。
一方、各々のバックゲートが接地端（ＧＮＤ）に接続されるＮＭＯＳＦＥＴ群（トランジスタＮ４〜Ｎ６など）は、ｐ型ウェル２４１に集約して形成されている。また、各々のバックゲートが第２電位端（ＦＰＷ）に接続されるＮＭＯＳＦＥＴ群（トランジスタＮ１〜Ｎ３など）は、ｐ型ウェル２５１に集約して形成されている。
このように、ＣＭＯＳ出力回路１００の集積化に際しては、トランジスタＰ１〜Ｐ１８及びトランジスタＮ１〜Ｎ１８をそれぞれのバックゲート接続先に応じて複数のトランジスタ群に分類し、それぞれに対応した共通ウェルに集約して形成するとよい。このような素子レイアウトを採用することにより、チップ面積の不必要な増大を招かずに済む。
＜第２実施形態＞
図１２は、ＣＭＯＳ出力回路１００の第２実施形態を示す回路図である。第２実施形態は、先出の第１実施形態（図２）をベースとしつつ、外部端子Ｔ１に代えて論理積演算器ＡＮＤ１を備えている点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図２と同一の符号を付すことにより重複した説明を割愛し、以下では、第２実施形態の特徴部分について重点的な説明を行う。
論理積演算器ＡＮＤ１は、反転入力信号ＩＮＰＢ（＝入力信号ＩＮＰの論理反転信号）と入力信号ＩＮＮとの論理積演算により、先述のハイインピーダンス制御信号ＨＩＺを生成する。このようにして生成されるハイインピーダンス制御信号ＨＩＺは、ＩＮＰ＝Ｌ、ＩＮＮ＝Ｈである場合にハイレベルとなり、その余の場合にはローレベルとなる。
すなわち、入力信号ＩＮＰ及びＩＮＮに応じてＣＭＯＳ出力回路１００が出力ハイインピーダンス状態とされるとき（図３を参照）には、ハイインピーダンス制御信号ＨＩＺがハイレベルとなる。従って、何ら外部制御を要することなく、出力ハイインピーダンス状態における意図しない出力電流ＩＯＵＴを防止ないし抑制することが可能となる。
＜ＵＳＢ通信システム＞
図１３は、ＵＳＢ［universal serial bus］通信システムの全体構成を示すブロック図である。本構成例のＵＳＢ通信システムＸは、先述のＣＭＯＳ出力回路１００が適用される通信システムの一例であり、ＵＳＢ通信機器Ｘ１及びＸ２と、ＵＳＢ通信ケーブルＸ３と、を有する。なお、ＵＳＢ通信ケーブルＸ３には、２本の信号線（＝正信号線ＤＰと負信号線ＤＭ）と不図示の電源線及び接地線が通っており、ＵＳＢ通信機器Ｘ１とＵＳＢ通信機器Ｘ２との間では、ＵＳＢ通信ケーブルＸ３を介した差動通信が行われる。
ＵＳＢ通信機器Ｘ１０は、ＵＳＢメモリなどのスレーブ機器であり、半導体装置Ｘ１０とプルアップ抵抗Ｒ１１（またはＲ１２）を含む。なお、ＵＳＢ通信機器Ｘ１０がハイスピード規格（４８０Ｍｂｐｓ）に準拠する場合には、正信号線ＤＰにプルアップ抵抗Ｒ１１が接続される。一方、ＵＳＢ通信機器Ｘ１０がロースピード規格（１．５Ｍｂｐｓ）に準拠する場合には、負信号線ＤＭにプルアップ抵抗Ｒ１２が接続される。なお、プルアップ抵抗Ｒ１１及びＲ１２それぞれの抵抗値は、１．５ｋΩ（±５％）である。
ＵＳＢ通信機器Ｘ２０は、パソコンなどのマスタ機器であり、半導体装置Ｘ２０とプルダウン抵抗Ｒ２１及びＲ２２を含む。プルダウン抵抗Ｒ２１及びＲ２２は、正信号線ＤＰ及び負信号線ＤＭにそれぞれ接続されている。なお、プルダウン抵抗Ｒ２１及びＲ２２それぞれの抵抗値は、１５ｋΩ（±５％）である。
半導体装置Ｘ１０及びＸ２０は、それぞれ、送信部Ｘ１１及びＸ２１と、受信部Ｘ１２及びＸ２２と、通信制御部Ｘ１３及びＸ２３とを集積化して成る。また、半導体装置Ｘ１０及びＸ２０は、それぞれ、正信号線ＤＰに接続される外部端子Ｔ１１及びＴ２１と、負信号線ＤＭに接続される外部端子Ｔ１２及びＴ２２と、を有している。
送信部Ｘ１１及びＸ２１は、それぞれ、通信制御部Ｘ１３及びＸ２３からの指示に応じた正負の送信信号を生成して正信号線ＤＰ及び負信号線ＤＭに出力する。なお、先述のＣＭＯＳ出力回路１００は、送信部Ｘ１１及びＸ２１それぞれの正負出力段として、好適に利用することができる。
受信部Ｘ１２及びＸ２２は、それぞれ、正信号線ＤＰ及び負信号線ＤＭから入力される正負の受信信号を検出して通信制御部Ｘ１３及びＸ２３に伝達する。
通信制御部Ｘ１３及びＸ２３は、それぞれ、送信部Ｘ１１及びＸ２１、並びに、受信部Ｘ１２及びＸ２２を統括的に制御することにより、ＵＳＢ通信機器Ｘ１及びＸ２相互間の差動通信を司る。
なお、本図では、説明の便宜上、半導体装置Ｘ１０及びＸ２０にそれぞれ異なる符号を付したが、半導体装置Ｘ１０及びＸ２０に機能上の差違はないので、同一のＩＣを用いることが可能である。
上記構成から成るＵＳＢ通信システムＸにおいて、送信部Ｘ１１及びＸ１２それぞれの出力状態としては、出力ハイレベル状態、出力ローレベル状態、及び、出力ハイインピーダンス状態の３種類が存在する。
例えば、ＵＳＢ通信機器Ｘ２に何も接続されていない接続待機状態では、送信部Ｘ２１が出力ハイインピーダンス状態とされる。このとき、正信号線ＤＰ及び負信号線ＤＭは、それぞれプルダウン抵抗Ｒ２１及びＲ２２を介してローレベルとなる。
この接続待機状態において、ハイスピード規格のＵＳＢ通信機器Ｘ１が接続されると、プルダウン抵抗Ｒ２１よりも抵抗値の低いプルアップ抵抗Ｒ１１を介して正信号線ＤＰがハイレベルに引き上げられる。一方、負信号線ＤＭは、プルダウン抵抗Ｒ２２を介してローレベルに引き下げられたままとなる。従って、ＵＳＢ通信機器Ｘ２では、上記の信号レベル変化を検出することにより、ハイスピード規格のＵＳＢ通信機器Ｘ１が接続されたことを判定することができる。
逆に、上記の接続待機状態において、ロースピード規格のＵＳＢ通信機器Ｘ１が接続されると、プルダウン抵抗Ｒ２２よりも抵抗値の低いプルアップ抵抗Ｒ１２を介して負信号線ＤＭがハイレベルに引き上げられる。一方、正信号線ＤＰは、プルダウン抵抗Ｒ２１を介してローレベルに引き下げられたままとなる。従って、ＵＳＢ通信機器Ｘ２では、上記の信号レベル変化を検出することにより、ロースピード規格のＵＳＢ通信機器Ｘ１が接続されたことを判定することができる。
このように、ＵＳＢ通信機器Ｘ１及びＸ２では、それぞれの送信部Ｘ１１及びＸ２１を出力ハイインピーダンス状態とする場合がある。このとき、正信号線ＤＰ及び負信号線ＤＭの電位（＝ＶＯＵＴ）は、基本的にハイレベル（＝ＶＣＣ）またはローレベル（＝ＧＮＤ）に固定されるが、何らかの要因（電源ラインやグランドラインへのノイズ重畳など）で、ＶＣＣ＜ＤＰ（またはＶＣＣ＜ＤＭ）、ないしは、ＤＰ＜ＧＮＤ（またはＤＭ＜ＧＮＤ）になることもあり得る。これを鑑みると、送信部Ｘ１１及びＸ２１における意図しない出力電流の発生を未然に防止ないし抑制するためには、それぞれの出力段として、先述のＣＭＯＳ出力回路１００を採用することが望ましいと言える。
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
本明細書中に開示されているＣＭＯＳ出力回路は、例えば、データ送信部の出力段として利用することが可能である。
１００ ＣＭＯＳ出力回路
１１０ 第１電位切替部
１２０ 第２電位切替部
１３０ 第１ゲート切替部
１４０ 第２ゲート切替部
１５０ 第１ドライバ
１６０ 第２ドライバ
１７０ 第１電位固定部
１８０ 第２電位固定部
１９０ 制御部
２００ 半導体装置
２１０ ｐ型基板
２２０、２３０、２４０、２５０ ｎ型ウェル
２４１、２５１ ｐ型ウェル
Ｐ１〜Ｐ１８ Ｐチャネル型ＭＯＳ電界効果トランジスタ（ＰＭＯＳＦＥＴ）
Ｎ１〜Ｎ１８ Ｎチャネル型ＭＯＳ電界効果トランジスタ（ＮＭＯＳＦＥＴ）
Ｄ１、Ｄ２ ボディダイオード
Ｃ１、Ｃ２ ゲートキャパシタ
Ｒ１〜Ｒ８ 抵抗
ＣＳ１、ＣＳ２ 電流源
Ｔ１ 外部端子
ＮＯＲ１ 否定論理和演算器
ＮＡＮＤ１ 否定論理積演算器
ＩＮＶ１ インバータ
ＡＮＤ１ 論理積演算器
Ｘ ＵＳＢ通信システム
Ｘ１、Ｘ２ ＵＳＢ通信機器
Ｘ３ ＵＳＢ通信ケーブル
Ｘ１０、Ｘ２０ 半導体装置
Ｘ１１、Ｘ２１ 送信部
Ｘ１２、Ｘ２２ 受信部
Ｘ１３、Ｘ２３ 通信制御部
Ｔ１１、Ｔ１２、Ｔ２１、Ｔ２２ 外部端子
Ｒ１１、Ｒ１２ プルアップ抵抗
Ｒ２１、Ｒ２２ プルダウン抵抗

Claims (11)

  1. ソースが電源端に接続されてドレインが出力端に接続されてバックゲートが第１電位端に接続された第１ＰＭＯＳＦＥＴと；
    ドレインが前記出力端に接続されてソースが接地端に接続されてバックゲートが第２電位端に接続された第１ＮＭＯＳＦＥＴと；
    前記第１電位端を前記電源端に接続するか前記出力端に接続するかを切り替える第１電位切替部と；
    前記第２電位端を前記接地端に接続するか前記出力端に接続するかを切り替える第２電位切替部と；
    前記第１ＰＭＯＳＦＥＴのゲートを前記第１電位端に短絡するか否かを切り替える第１ゲート切替部と；
    前記第１ＮＭＯＳＦＥＴのゲートを前記第２電位端に短絡するか否かを切り替える第２ゲート切替部と；
    第１入力信号に応じて前記第１ＰＭＯＳＦＥＴのゲート駆動を行う第１ドライバと；
    第２入力信号に応じて前記第１ＮＭＯＳＦＥＴのゲート駆動を行う第２ドライバと；
    前記第１ＰＭＯＳＦＥＴと前記第１ＮＭＯＳＦＥＴの双方をオフさせる際、前記第１電位端を前記電源端と前記出力端のうち電位の高い方に接続し、前記第２電位端を前記接地端と前記出力端のうち電位の低い方に接続し、前記第１ＰＭＯＳＦＥＴのゲートを前記第１電位端に短絡し、前記第１ＮＭＯＳＦＥＴのゲートを前記第２電位端に短絡するように前記第１電位切替部、前記第２電位切替部、前記第１ゲート切替部、前記第２ゲート切替部、前記第１ドライバ、及び、前記第２ドライバを制御する制御部と；
    を有し、
    前記第１ゲート切替部は、前記第１ＰＭＯＳＦＥＴのゲートと前記第１電位端との間を短絡するための第１スイッチのほかに、前記第１ＰＭＯＳＦＥＴのゲートと前記出力端との間を短絡するための第２スイッチを含み、
    前記第２ゲート切替部は、前記第１ＮＭＯＳＦＥＴのゲートと前記第２電位端との間を短絡するための第３スイッチのほかに、前記第１ＮＭＯＳＦＥＴのゲートと前記出力端との間を短絡するための第４スイッチを含む、
    ことを特徴とするＣＭＯＳ出力回路。
  2. 前記制御部は、制御信号の入力を受け付けるための外部端子を備えており、前記制御信号に応じて前記第１電位切替部、前記第２電位切替部、前記第１ゲート切替部、前記第２ゲート切替部、前記第１ドライバ、及び、前記第２ドライバを制御することを特徴とする請求項１に記載のＣＭＯＳ出力回路。
  3. 前記制御部は、前記第１入力信号と前記第２入力信号から制御信号を生成するための論理ゲートを備えており、前記制御信号に応じて前記第１電位切替部、前記第２電位切替部、前記第１ゲート切替部、前記第２ゲート切替部、前記第１ドライバ、及び、前記第２ドライバを制御することを特徴とする請求項１に記載のＣＭＯＳ出力回路。
  4. 前記第１電位端が不定電位とならないように前記第１電位端を前記電源端にプルアップする第１電位固定部と、
    前記第２電位端が不定電位とならないように前記第２電位端を前記接地端にプルダウンする第２電位固定部と、
    をさらに有することを特徴とする請求項１〜請求項３のいずれか一項に記載のＣＭＯＳ出力回路。
  5. ソースが電源端に接続されてドレインが出力端に接続されてバックゲートが第１電位端に接続された第１ＰＭＯＳＦＥＴと；
    ドレインが前記出力端に接続されてソースが接地端に接続されてバックゲートが第２電位端に接続された第１ＮＭＯＳＦＥＴと；
    前記第１電位端を前記電源端に接続するか前記出力端に接続するかを切り替える第１電位切替部と；
    前記第２電位端を前記接地端に接続するか前記出力端に接続するかを切り替える第２電位切替部と；
    前記第１ＰＭＯＳＦＥＴのゲートを前記第１電位端に短絡するか否かを切り替える第１ゲート切替部と；
    前記第１ＮＭＯＳＦＥＴのゲートを前記第２電位端に短絡するか否かを切り替える第２ゲート切替部と；
    第１入力信号に応じて前記第１ＰＭＯＳＦＥＴのゲート駆動を行う第１ドライバと；
    第２入力信号に応じて前記第１ＮＭＯＳＦＥＴのゲート駆動を行う第２ドライバと；
    前記第１ＰＭＯＳＦＥＴと前記第１ＮＭＯＳＦＥＴの双方をオフさせる際、前記第１電位端を前記電源端と前記出力端のうち電位の高い方に接続し、前記第２電位端を前記接地端と前記出力端のうち電位の低い方に接続し、前記第１ＰＭＯＳＦＥＴのゲートを前記第１電位端に短絡し、前記第１ＮＭＯＳＦＥＴのゲートを前記第２電位端に短絡するように前記第１電位切替部、前記第２電位切替部、前記第１ゲート切替部、前記第２ゲート切替部、前記第１ドライバ、及び、前記第２ドライバを制御する制御部と；
    前記第１電位端が不定電位とならないように前記第１電位端を前記電源端にプルアップする第１電位固定部と、
    前記第２電位端が不定電位とならないように前記第２電位端を前記接地端にプルダウンする第２電位固定部と、
    を有することを特徴とするＣＭＯＳ出力回路。
  6. 前記第１電位固定部は、前記第１電位端と前記電源端との間に流れる電流を制限するための第１抵抗を含み、
    前記第２電位固定部は、前記第２電位端と前記接地端との間に流れる電流を制限するための第２抵抗を含む、
    ことを特徴とする請求項４または請求項５に記載のＣＭＯＳ出力回路。
  7. 前記第１ドライバは、ソースが前記電源端に接続されてドレインが前記第１ＰＭＯＳＦＥＴのゲートに接続されてバックゲートが前記第１電位端に接続された第２ＰＭＯＳＦＥＴと、ソース及びバックゲートが前記第１電位端に接続されてドレインが前記第２ＰＭＯＳＦＥＴのゲートに接続された第３ＰＭＯＳＦＥＴと、を含み、
    前記第２ドライバは、ソースが前記接地端に接続されてドレインが前記第１ＮＭＯＳＦＥＴのゲートに接続されてバックゲートが前記第２電位端に接続された第２ＮＭＯＳＦＥＴと、ソース及びバックゲートが前記第２電位端に接続されてドレインが前記第２ＮＭＯＳＦＥＴのゲートに接続された第３ＮＭＯＳＦＥＴと、を含む、
    ことを特徴とする請求項１〜請求項６のいずれか一項に記載のＣＭＯＳ出力回路。
  8. ソースが電源端に接続されてドレインが出力端に接続されてバックゲートが第１電位端に接続された第１ＰＭＯＳＦＥＴと；
    ドレインが前記出力端に接続されてソースが接地端に接続されてバックゲートが第２電位端に接続された第１ＮＭＯＳＦＥＴと；
    前記第１電位端を前記電源端に接続するか前記出力端に接続するかを切り替える第１電位切替部と；
    前記第２電位端を前記接地端に接続するか前記出力端に接続するかを切り替える第２電位切替部と；
    前記第１ＰＭＯＳＦＥＴのゲートを前記第１電位端に短絡するか否かを切り替える第１ゲート切替部と；
    前記第１ＮＭＯＳＦＥＴのゲートを前記第２電位端に短絡するか否かを切り替える第２ゲート切替部と；
    第１入力信号に応じて前記第１ＰＭＯＳＦＥＴのゲート駆動を行う第１ドライバと；
    第２入力信号に応じて前記第１ＮＭＯＳＦＥＴのゲート駆動を行う第２ドライバと；
    前記第１ＰＭＯＳＦＥＴと前記第１ＮＭＯＳＦＥＴの双方をオフさせる際、前記第１電位端を前記電源端と前記出力端のうち電位の高い方に接続し、前記第２電位端を前記接地端と前記出力端のうち電位の低い方に接続し、前記第１ＰＭＯＳＦＥＴのゲートを前記第１電位端に短絡し、前記第１ＮＭＯＳＦＥＴのゲートを前記第２電位端に短絡するように前記第１電位切替部、前記第２電位切替部、前記第１ゲート切替部、前記第２ゲート切替部、前記第１ドライバ、及び、前記第２ドライバを制御する制御部と；
    を有し、
    前記第１ドライバは、ソースが前記電源端に接続されてドレインが前記第１ＰＭＯＳＦＥＴのゲートに接続されてバックゲートが前記第１電位端に接続された第２ＰＭＯＳＦＥＴと、ソース及びバックゲートが前記第１電位端に接続されてドレインが前記第２ＰＭＯＳＦＥＴのゲートに接続された第３ＰＭＯＳＦＥＴと、を含み、
    前記第２ドライバは、ソースが前記接地端に接続されてドレインが前記第１ＮＭＯＳＦＥＴのゲートに接続されてバックゲートが前記第２電位端に接続された第２ＮＭＯＳＦＥＴと、ソース及びバックゲートが前記第２電位端に接続されてドレインが前記第２ＮＭＯＳＦＥＴのゲートに接続された第３ＮＭＯＳＦＥＴと、を含む、
    ことを特徴とするＣＭＯＳ出力回路。
  9. 前記第１ドライバは、ソース及びバックゲートが前記接地端に接続されてドレインが前記第１ＰＭＯＳＦＥＴのゲートに接続された第４ＮＭＯＳＦＥＴと、ソース及びバックゲートが前記接地端に接続されてドレイン及びゲートが前記第４ＮＭＯＳＦＥＴのゲートに接続された第５ＮＭＯＳＦＥＴと、ソース及びバックゲートが前記接地端に接続されてドレインが前記第２ＰＭＯＳＦＥＴのゲートに接続されてゲートが前記第３ＰＭＯＳＦＥＴのゲートに接続された第６ＮＭＯＳＦＥＴと、前記電源端と前記第５ＮＭＯＳＦＥＴのドレインとの間に接続された第１電流源と、をさらに含み、
    前記第２ドライバは、ソース及びバックゲートが前記電源端に接続されてドレインが前記第１ＮＭＯＳＦＥＴのゲートに接続された第４ＰＭＯＳＦＥＴと、ソース及びバックゲートが前記電源端に接続されてドレイン及びゲートが前記第４ＰＭＯＳＦＥＴのゲートに接続された第５ＰＭＯＳＦＥＴと、ソース及びバックゲートが前記電源端に接続されてドレインが前記第２ＮＭＯＳＦＥＴのゲートに接続されてゲートが前記第３ＮＭＯＳＦＥＴのゲートに接続された第６ＰＭＯＳＦＥＴと、前記第５ＰＭＯＳＦＥＴのドレインと前記接地端との間に接続された第２電流源と、をさらに含む、
    ことを特徴とする請求項７または請求項８に記載のＣＭＯＳ出力回路。
  10. 各々のバックゲートが前記電源端に接続されるＰＭＯＳＦＥＴ群は、前記電源端とコンタクトが取られた第１のｎ型ウェルに集約して形成されており、
    各々のバックゲートが前記第１電位端に接続されるＰＭＯＳＦＥＴ群は、前記第１電位端とコンタクトが取られた第２のｎ型ウェルに集約して形成されており、
    各々のバックゲートが前記接地端に接続されるＮＭＯＳＦＥＴ群は、前記接地端とコンタクトが取られた第１のｐ型ウェルに集約して形成されており、
    各々のバックゲートが前記第２電位端に接続されるＮＭＯＳＦＥＴ群は、前記第２電位端とコンタクトが取られた第２のｐ型ウェルに集約して形成されている、
    ことを特徴とする請求項１〜請求項９のいずれか一項に記載のＣＭＯＳ出力回路。
  11. 送信部の出力段として、請求項１〜請求項１０のいずれか一項に記載のＣＭＯＳ出力回路を有することを特徴とする通信機器。
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