CN1306612C - 输出驱动器、驱动电路及其集成电路 - Google Patents

Abstract

一种输出驱动器、驱动电路及其集成电路，包括串接的第一和第二缩小P通道元件，耦接至串接的第一和第二缩小N通道元件。该P通道元件耦接于一第一节点，且耦接于一第一电压源和一输出端之间。此第一电压源具有一高电位。该N通道元件则耦接于此输出端和一参考电压源之间。第二缩小P通道元件和此静态电压被组态为当第一缩小P通道元件被关闭时，可保护其免于发生栅极氧化层崩溃。第一N通道元件具有一栅极以接收经电压限制的一拉低信号，而第二N通道元件具有一栅极以接收一较低电压的拉低信号。串接的N通道元件可分散负载，并避免热载子注入效应。

Description

输出驱动器、驱动电路及其集成电路

技术领域

本发明有关用于耦接至以高电位运作的外部元件的缩小驱动元件，尤指一薄氧化层输出驱动器，其包括氧化层于高电位不易崩溃的缩小P通道元件，以及不易产生热载子注入效应(hot carrier injection effect)的缩小N通道元件。

背景技术

本申请案主张以下美国申请案的优先权：申请号10/317,240，申请日为2002年12月11日。

随着集成电路设计和制程技术多年来的发展，工作电压有随着元件尺寸往下调整的趋势。超大规模集成电路(VLSI)，特别是微处理器，在尺寸与电压的缩小(scaling)上一向居于领先。因此，运作于低电压的VLSI元件必需通过一接口耦接至外部元件，如输出输入(I/O)元件之类，而此种元件的缩小程度并不如VLSI元件那么大。但是，外部元件的驱动电压远高于VLSI元件的核心电压，因此许多现有的缩小VLSI元件提供电压转换电路，以增加I/O信号电压振幅，使其可顺利地耦接至高电压的外部元件。

近几年来，VLSI元件的尺寸与工作电压都往下降，以致于在某些情况下，对于作为耦接至高电压外部元件的接口的缩小P通道元件而言，若同样的高电位用来驱动其输入端，则会发生栅极氧化层的崩溃。由于这些P通道元件已大幅地缩小，其栅极氧化层变得很薄，所以若其栅极处于数字电压范围的最低电压(如0伏特)，同时源极连接至高电压(如3.3伏特)，则源极至栅极电压V_SG，通道至栅极电压VCG和漏极至栅极电压V_DG，全部都会超过栅极氧化层的崩溃电压，称为V_BROX。

例如，现今VLSI元件以0.18微米制程制造，因此在一典型元件中，栅极氧化层的厚度大约为40埃。本领域技术人员可知，二氧化硅(SIO₂)的崩溃电压约为10⁷伏特/厘米(V/CM)，而将栅极电压限制在大约崩溃值的60％是恰当的。因此，对于0.18微米元件而言，一个适当的崩溃临界值V_BROX约为2.4伏特。0.18微米元件一般运作于VDD＝1.8伏特(相对于接地的0伏特)，所以，其逻辑“1”为1.8伏特，而逻辑“0”为0伏特。因此，在核心电位下，并没有栅极氧化层崩溃的问题。

VLSI元件的缩小驱动元件一般皆必需耦接至外部运作于较高电位(如3.3伏特)的互补金属氧化物半导体(CMOS)元件。其结果是，将0.18微米P通道输出元件拉高至3.3伏特，而同时将栅极电压维持在0伏特，如此极可能损坏P通道元件的栅极氧化层。已知的输出电压缩小电路，其运作是将位于核心电位的逻辑“1”提高至外部元件的高电位，并将逻辑“0”从0伏特提升到一中间电位。此中间电位低到足以导通P通道元件，且高到能防止栅极氧化层的崩溃。

虽然有输出电压缩小电路所提供的保护，现有的缩小输出驱动电路在三态总线施加高电压时，仍会碰到相关的问题，如当P通道元件被关闭且总线被拉至低电位时。如此处进一步所述的，与P型漏极扩散区域重叠的一部份栅极氧化层被施以过量电压，因而导致重叠区域的氧化层崩溃。

另一个问题则是由于热载子注入效应而发生于缩小驱动元件的N通道部分的问题。热载子注入效应发生于具有短通道和薄栅极氧化层的N通道元件中。在高电压的重复切换下，载子会加速以致于陷入氧化层中。这些受限制的载子会改变元件的临界值，并使元件性能与时俱减。虽然热载子注入效应在缩小N通道元件中可通过降低所提供的电压来排除，但此种方式并不能应用于缩小驱动元件需要耦接至高电压的情形，因为此时所提供的电压不能降低。

因此所需要的是，提供一种于关闭时可避免栅极氧化层崩溃的缩小驱动元件。此外，也需要保护缩小驱动元件免于由高电压重复切换所导致的热载子注入效应，以使其性能不会与时俱减。

发明内容

本发明提供一缩小输出驱动器的实施例，其包括第一与第二缩小P通道元件和一N通道元件。第一缩小P通道元件具有一漏极和一源极，耦接于一第一节点和一具有高电位的高电压源之间。第一缩小P通道元件具有一栅极，可接收一拉高信号，当此拉高信号被拉向高电位时，会使第一缩小P通道元件关闭。第二缩小P通道元件具有一漏极和一源极，耦接于第一节点和一输出节点之间，并具有一栅极耦接至一静态电压源。此静态电压源具有一电位，可于第一缩小P通道元件被关闭时，防止第一缩小P通道元件的栅极氧化层崩溃。第一缩小N通道元件和第二缩小N通道元件，耦接于该输出节点和一参考电压源之间，所述第一缩小N通道元件和第二缩小N通道元件的栅极分别接收第一与第二拉低信号，在该输出节点的暂态切换期间，该第一和第二缩小N通道元件合力作为一电阻分压器，以防止热载子效应。

本发明提供一输出驱动电路的实施例，其包含串接的第一和第二缩小P通道元件，耦接至串接的第一和第二缩小N通道元件。该些P通道元件耦接于一第一节点，且耦接于一第一电压源和一输出端之间。此第一电压源具有一高电位。该些N通道元件则耦接于该输出端和一参考电压源之间。在这种组态中，第一缩小P通道元件具有一栅极以接收一第一拉高信号，而第二缩小P通道元件则具有一栅极耦接至一静态电压。每一N通道元件具有栅极以分别接收第一和第二拉低信号。

本发明提供一集成电路(IC)的实施例，其包括一核心电路、一数字电位转换器和一缩小驱动元件。该核心电路产生一第一拉高信号和一第一拉低信号，各自皆运作于一第一电压源和一参考电压源所界定的一电压范围。该数字电位转换器接收第一拉高和拉低信号，并分别提供相关联的第二拉高和拉低信号。该第二拉高信号运作于该第二电压源和一中间电压之间，该中间电压则介于该参考电压源和第一电压源之间，该第二拉低信号运作于该第一电压源和该中间电压之间。该缩小驱动元件包含串接的第一和第二缩小P通道元件，耦接于一第一节点，且耦接于该第二电压源和一输出端之间。缩小驱动元件包含一N通道元件，耦接于该输出端和该参考电压源之间。第一缩小P通道元件具有一栅极以接收第二拉高信号。第二缩小P通道元件具有一栅极，耦接至一静态电压，其中此静态电压具有一电位，可避免第一缩小P通道元件发生栅极氧化层崩溃。

该N通道元件可包含串接的第一和第二缩小N通道元件，耦接于该输出端和一参考电压源之间。该第一缩小N通道元件具有一栅极以接收第二拉低信号，而该第二缩小N通道元件则具有一栅极以接收第一拉低信号。

本发明的技术方案是这样实现的：

一种缩小输出驱动器，其特征在于包括：

一第一缩小P通道元件，具有一漏极和一源极，耦接于一第一节点和一具有一高电位的高电压源之间，该第一缩小P通道元件具有一栅极，可接收一拉高信号，当此拉高信号被拉向该高电位时，会使该第一缩小P通道元件关闭；

一第二缩小P通道元件，具有一漏极和一源极，耦接于该第一节点和一输出节点之间，并具有一栅极耦接至一静态电压源，其中该静态电压源具有一电位，可于该第一缩小P通道元件被关闭时，防止该第一缩小P通道元件的栅极氧化层崩溃；以及

第一缩小N通道元件和第二缩小N通道元件，耦接于该输出节点和一参考电压源之间，所述第一缩小N通道元件和第二缩小N通道元件的栅极分别接收第一与第二拉低信号，在该输出节点的暂态切换期间，该第一和第二缩小N通道元件合力作为一电阻分压器，以防止热载子效应。

当该第一缩小p通道元件被关闭时，该第二缩小p通道元件为导通，且当该第一节点接近一保护电位时，该第二缩小p通道元件开始关闭。

该第二缩小p通道元件有一临界电位，且该保护电位为该临界电位加上该静态电压源电位之和。

当该输出节点下降至该参考电压源时，该第二缩小p通道元件开始关闭。

该拉高信号为操作于该高电位和一中间电位间的一电压转换范围，该中间电位介于该高电位和该参考电压源之间。

该第一缩小N通道元件，具有一栅极，且具有一漏极和一源极，耦接于一第二节点和该参考电压源之间；以及

该第二缩小N通道元件，具有一栅极，且具有一漏极和一源极，耦接于该输出节点和该第二节点之间。

在该输出节点的暂态切换期间，该第一和第二缩小N通道元件合力作为一电阻分压器，以防止热载子效应。

该第一拉低信号为操作于具有一低电位的低电压源和该参考电压源间的一电压范围，并且该第二拉低信号为操作于该低电压源和一中间电位间的一限制电压范围，其中该中间电位介于该低电压源和该参考电压源之间。

本发明还提供了一种输出驱动电路，其特征在于包括：

串接的第一和第二缩小P通道元件，耦接于一第一节点，且耦接于一第一电压源和一输出端之间，该第一电压源具有一高电位；以及

串接的第一和第二缩小N通道元件，耦接于该输出端和一参考电压源之间；

其中该第一缩小P通道元件具有一栅极以接收一第一拉高信号，而该第二缩小P通道元件则具有一栅极耦接至一静态电压，该第一和第二缩小N通道元件各具有栅极，以分别接收第一和第二拉低信号。

还包括：

一电压转换电路，接收一操作于在具有一低电位的电压源和参考电压源之间的电压范围的第二拉高信号，并提供所述第一拉高信号至该第一缩小P通道元件的该栅极，其中该第一拉高信号为操作于该高电位和一中间电位间的一电压转换范围，其中该中间电位介于该高电位和该参考电压源之间。

该静态电压是经由选取以控制该第二缩小P通道元件，使该第一节点维持在一足够高的电压，以防止第一缩小P通道元件的栅极氧化层崩溃。

还包括：

一电位转换电路，用以接收该第一拉低信号并提供该第二拉低信号；以及

其中该第一拉低信号为操作于该参考电压源和一低于该高电位的第二电压源间，而该第二拉低信号则操作于该第二电压源和一中间电位之间，其中该中间电位高于参考电压源且低于该第二电压源。

该中间电位为经由选取，以于该第一拉低信号将该第一缩小N通道元件关闭时，防止该第二缩小N通道元件具有过大的栅极至通道电压。

该串接的第一和第二缩小N通道元件用以分散负载并避免热载子注入效应。

本发明还提供了一种集成电路，其特征在于包括：

一核心电路，耦接于一参考电压源和一第一电压源之间，用以产生一第一拉高信号和一第一拉低信号，各自皆运作于该参考电压源和第一电压源所界定的一电压范围；

一数字电位转换器，耦接于该参考电压源、该第一电压源及一高于该第一电压源的第二电压源，用以接收该第一拉高信号，以提供一相关联的第二拉高信号，并接收该第一拉低信号，以提供一相关联的第二拉低信号，其中该第二拉高信号运作于该第二电压源和一中间电压之间，该中间电压则介于该参考电压源和第一电压源之间，该第二拉低信号运作于该第一电压源和该中间电压之间；以及

一缩小驱动元件，包含：

串接的第一和第二缩小P通道元件，耦接于一第一节点，且耦接于该第二电压源和一输出端之间；以及

一N通道元件，耦接于该输出端和该参考电压源之间；

其中该第一缩小P通道元件具有一栅极以接收该第二拉高信号，该第二缩小P通道元件具有一栅极，耦接至一静态电压，其中该静态电压具有一电位，可避免该第一缩小P通道元件发生栅极氧化层崩溃。

该N通道元件包含：

串接的第一和第二缩小N通道元件，耦接于该输出端和该参考电压源之间；以及

其中该第一缩小N通道元件具有一栅极以接收该第二拉低信号，而该第二缩小N通道元件具有一栅极以接收该第一拉低信号。

该数字电位转换器包含：

一第一数字电位转换器，耦接至该参考电压源、该第一和第二电压源，用以接收该第一拉高信号，并提供一相关联的第二拉高信号；以及

一第二数字电位转换器，耦接至该参考电压源和第一电压源，用以接收该第一拉低信号，并提供一第二拉低信号。

附图说明

图1为一系统的简化方块图，其中此系统包含有依据本发明的一实施例所实作的一核心电路、一电压转换电路与一缩小驱动元件，以及一“外部”元件；

图2为依据现有技术实施的常用缩小驱动元件的详细示意图；

图3为依据本发明实施的缩小驱动元件的范例电路图；以及

图4为依据本发明的另一实施例实作的缩小驱动元件的电路图，其中此缩小驱动元件是耦接至图1电压转换电路的一示范实施例。

其中，附图标记说明如下：

100    系统            101     核心电路

103    电位转换器      105     缩小驱动元件

107    外部元件        109     IC

200    缩小驱动元件    201     P通道元件

203    N通道元件       205     漏极

207    P型基底         209     N型井区域

211    P型区域         212     重叠区域

213    P型区域         214     重叠区域

215    栅极绝缘层      219     源极

221    栅极            223     N型区域

225    N型井端子

300    缩小驱动元件    301     节点

303    中间节点

400    缩小驱动元件    401     数字电位转换电路

403    数字电位转换电路405     第一阶段

407    第二阶段

具体实施方式

下面将结合附图对本发明作进一步的详细说明，本发明的其它特征、利益及优点将可更加清楚。

以下的说明是在一特定实施例及其必要条件的脉络下提供的，可使一般本领域技术人员能够利用本发明。然而，各种对该较佳实施例所作的修改，对本领域技术人员而言是显而易见的，并且，在此所讨论的一般原理，亦可应用至其它实施例。因此，本发明并不限于此处所展示与叙述的特定实施例，而是具有与此处所公开的原理与新颖特征相符的最大范围。

本案发明人已注意到，有需要使用缩小驱动元件，其须具有高输出电压，如驱动三态(tri-state)总线此类元件所使用的，但又不能容许高输入电位，这些电位是于元件关闭时施加于其重叠的栅极部分。发明人还注意到，有需要避免缩小N通道驱动元件于高电压的重复切换下所产生的热载子注入效应。因此，发明人提出一种缩小驱动元件，其包括一拉高(pull-up)部分，于关闭时不易于高电位产生栅极氧化层崩溃；其也包括一拉低(pull-down)部分，于高电压的重复切换时不易产生热载子注入效应，如下文图1至图4的部份所述。

图1为包含有一核心电路101、一电压转换电路103、一缩小驱动元件105及一“外部”元件107的系统100的简化方块图。核心电路101经由第一电压源VDDL接收功率，此第一电压源信号具有相对于共同或参考电压源信号REF的一电位或电压量，而参考电压源信号REF亦被送至核心电路101。一功率源或电压源(图中未显示)产生一来源电压于VDDL和REF之间。VDDL和REF共同决定第一或较低电压范围(VDDL-REF)，便于提供功率给核心电路101内的元件。核心电路101产生一或多个逻辑信号或数字信号，以提供给一或多个电位转换电路103的各个输入端。此处“数字”是指元件以类似一开关的方式运作，此开关具有多个分离的操作点，各操作点关联于不同的逻辑状态与/或电位。

在前述实施例中，核心电路101设定一拉高信号PU和一拉低信号PD，以送至电压转换电路103的各个输入端。PU和PD信号用来驱动一外部三态总线至三种状态之一，此三种状态包括一高逻辑状态(于PU信号设定时)，一低逻辑状态(于PD信号设定时)，及一第三状态(当PU与PD信号皆未设定时)。PU和PD信号各自皆有位于或接近REF电位的第一逻辑状态，以及位于或接近VDDL电位的第二逻辑状态。这些逻辑状态通常被称为逻辑壹或“1”以及逻辑零或“0”。此处正逻辑或负逻辑皆可采用，因此任一个逻辑状态1或0都可能对应到REF或VDDL。电压转换电路103耦接至VDDL和REF，可提供功率给内部的数字电路，以致能PU与PD信号的逻辑状态的侦测，下文会进一步说明。

电压转换电路103设定一对逻辑信号或数字信号PUPB和PDN，其是送入缩小驱动元件105各个输入端。PUPB信号是反映PU信号的逻辑状态，而PDN信号则反映PD信号的逻辑状态。需注意的是，此处“B”附加在信号名称或输入/出(I/O)接脚后，表示逻辑上的否定，代表反相或互补的信号或I/O接脚具有相反的逻辑状态。例如，PUPB信号是PUP信号的逻辑互补信号(图中未显示)，而PUP信号则具有与PU信号相同的逻辑状态。由于PUPB信号控制P通道元件，其可能被组态为具有如PU信号的相反逻辑状态。

缩小驱动元件105耦接于第二电压源VDDH和REF两者间，而此两者决定了第二或高电压范围(VDDH-REF)。另一功率源或电压源(图中未显示)产生一来源电压于VDDH和REF之间。VDDH的大小比VDDL高，所以与VDDH相关的第二电压范围也比与VDDL相关的第一电压范围来得大。通常电压源VDDL和VDDH两者皆为正，不过本发明则使用负电压源。缩小驱动元件105产生一逻辑信号或数字输出信号ODS给耦接至VDDH和REF的外部元件107。

ODS信号运作于第二电压范围，此电压范围具有第一和第二逻辑状态0与1，其各自的电位为VDDH或REF的电位。由于正逻辑或负逻辑皆可采用，任一个逻辑状态1或0都可能会对应到REF或VDDH。外部元件107相对于核心电路101而言是属于“外部”，且可能是任一类型的输入/出I/O元件，以作为核心电路101的接口。ODS信号亦具有一第三状态，当其并未被设定至逻辑0或1状态时。例如，若PUPB被拉高而PDN被拉低，则缩小驱动元件105的输出为第三状态，因而不会将ODS信号设定至逻辑状态0或1。然而，外部元件107可能包含其它的驱动器或类似元件(如总线驱动器，图中未显示)，当缩小驱动元件105的输出为第三状态时，任何所提供的驱动器皆可能另外将ODS信号设定为逻辑状态0或1。以这种方式，缩小驱动元件105内的元件可能于几种情形下暴露于高电位，如当缩小驱动元件105的输出为第三状态，而ODS信号被一外部元件拉低时。

在运作上，会希望将核心电路101所设定的PU与PD信号的逻辑信息，经由ODS信号传送至外部元件107。PU和PD信号通过由电压转换电路103，分别转换成PUPB和PDN信号。缩小驱动元件105传送PUPB和PDN信号的逻辑信息至ODS信号。外部元件107在设计上，是利用电位定义于第二电压范围VDDH-REF内的逻辑信号来运作，此高电压范围VDDH-REF大于第一或较低电压范围VDDL-REF。因此，外部元件107必须被驱动至高于PU与PD信号的电位，以便于逻辑切换。VDDH被送至电位转换电路103与缩小驱动元件105，使该两者能运作在此高电压范围内。缩小驱动元件105配合PUPB与PDN信号的切换，在整个高电压范围内切换ODS信号，以驱动外部元件107的输入端。

PUPB信号操作于以VDDH电位为基础的电压转换范围内，且适合驱动缩小驱动元件105的输入端。此电压转换范围并未涵盖整个高电压范围，因此PUPB信号是一电压转换数字信号。尤其是，电压转换电路103会在介于一中间电位(INT)和VDDH电位间的电压转换范围，来切换PUPB信号。INT电位的大小高于REF，并且其值的选取是要使电压转换范围VDDH-INT不会超出缩小驱动元件105内的缩小P通道元件的崩溃电压。更具体来说，当PUPB信号被驱动至INT电位时，ODS信号可被驱动至VDDH的电位，而不会在缩小驱动元件105的P通道元件导通时，造成其栅极氧化层崩溃的危险。

此处提出PDN信号的几个实施例。一般而言，PDN信号被送至缩小驱动元件105内的至少一N通道元件，其中缩小驱动元件105是作为一拉低元件。在一实施例中，当PDN信号被拉高时，ODS信号被拉低，而当PDN信号被拉低时，ODS信号为第三状态或被拉高，是依PUPB信号的状态而定。PDN信号可运作整个VDDH-REF的高电压范围。如下文会进一步说明的，PDN信号可包含多个信号或与另一信号结合，以某种方式使一或多个N通道元件降低或消除热载子注入效应。这对具有短通道和薄栅极氧化层的缩小N通道元件特别有利。

在一实施例中，电压转换电路103依照一相关的美国专利申请案来实施，(其标题为“DIGITAL LEVEL SHIFTER FOR MAINTAINING GATE OXIDEINTEGRITY OF SCALED DRIVER DEVICES”，即“可保护缩小驱动元件的栅极氧化层的数字电位转换器”，申请日也为2002年12月11日)，此处纳入。在纳入的相关申请案中所描述的数字电位转换器，其提高逻辑0的电位，以用于一高电压输出驱动器的输入端。使用相关申请案的数字电位转换器具有几个效益。第一，此数字电位转换器完全以数字元件实作，并可运用与核心电路101相同的制造方法，整个皆纳入同一个集成电路(IC)中，如下文所进一步说明的。第二，数字电位转换器提供几个操作于所选定的电压范围中的信号，以共同执行PUPB和PDN信号的功能，如下文所进一步说明的。

然而要注意的是，电压转换电路103可依照任何适用的电压转换电路来实施。例如，电压转换电路103可依照使用模拟与数字电路的常用电压转换电路来实施。在这种情形下，模拟电路用来产生逻辑上的偏压给数字电路。然而，模拟元件体积大且耗电多，并不适合VLSI元件的应用，因此需分开且/或于外部实作。

如前所述，集成电路设计和制程技术的进展，使得工作电压随着元件尺寸缩小而往下调整。例如，核心电路101可能是整合进一颗IC的VLSI元件，而我们希望能将此颗IC直接耦接到外部元件107。在一实施例中，电压转换电路103实作为上述所纳入美国专利申请案的数字转换电路，而数字转换电路103和缩小驱动元件105皆整合进相同的IC 109，如同核心电路101。而且，核心电路101、电位转换电路103和缩小驱动元件105皆使用相同的电路缩小技术来实作，可使构成这些电路的N通道与P通道元件都具有相当薄的栅极氧化层。以此方式，IC 109包括了数个外部的来源接脚或端子，用以耦接至个别的电压源，如图所示。

值得注意的是，本发明并不限于前述的实施例，亦即电压转换电路103和缩小驱动元件105是以相同制程实作且/或在同一颗IC上，如同核心电路101。实际上，每个电路可以分开实作，而不会脱离本发明的精神和范围。例如，若电压转换电路103是以常用的方法实作，可能就不能实作在IC 109上，或者至少会包含在IC 109上所没有提供的模拟部分。不过，以类似的制造技术将这些电路完全设计或制造在同一颗IC上，有明显的优点，就如本领域技术人员所熟知的。

在一更具体的实施例中，IC 109是采0.18微米制程制造的VLSI元件，其包括具有厚度约40埃的栅极氧化层的金属氧化物半导体(MOS)元件。例如，核心电路101可能是微处理器，需要将尺寸和电压做最大程度的缩小。如前所述，这些元件的栅极氧化层崩溃电压VBROX大约为2.4伏特。VDDL相对于REF而言，一般为1.8伏特，而REF一般是0伏特或接地。既然用于核心电路101的最大电位低于崩溃电压甚多，就不需担心氧化层会崩溃。

在此具体实施例中，外部元件107包含3.3伏特的CMOS元件，所以当REF是0伏特时，VDDH约为3.3伏特。而且，缩小驱动元件105包括0.18微米的P通道与N通道元件，用来耦接至3.3伏特的外部元件107。电压转换电路103使PUPB信号运作于大约1.0伏特和3.3伏特之间，而INT约为1.0伏特。在此具体实施例中，电压转换范围约为2.3伏特，因为整合于IC109的缩小驱动元件105的P通道元件的栅极不会降至约1伏特以下。既然2.3伏特低于崩溃电压V_BROX(约2.4伏特)，缩小P通道元件于导通时几乎就不会有栅极氧化层崩溃的风险。如下文进一步所述，缩小驱动元件105组态为在元件导通且ODS信号拉至0伏特时，避免类似栅极氧化层崩溃的状况。

图2为依据现有技术实施的习用缩小驱动元件200的详细示意图。此现有缩小驱动元件200用以说明，若其作为图1的缩小驱动元件105，所会产生的栅极氧化层崩溃的问题。缩小驱动元件200包括一P通道元件201，其漏极205耦接至一对应的N通道元件203。漏极205会形成ODS信号。P通道元件201包括一P型基底207、一N型井区域(N-WELL)209以及一对P型扩散区域(P+)211和213。一栅极绝缘层215位于N型井区域209上方，并与P型区域211和213分别重叠于重叠区域212和214，如图所示。漏极205和源极219分别连接至P型区域211和213，而栅极221则连接至栅极绝缘层215。一N型区域(N+)223位于N型井区域209上，而且有一N型井端子225连接到N型井区域223。VDDH耦接至源极219和N型并端子225。PUPB信号被送至栅极221，而PDN信号则被送至N通道元件203。PUPB和PDN信号合力控制现有的缩小驱动元件200，以驱动ODS信号进入三种状态其中之一，如前述对三态元件所定义的。

如前所述，PUPB信号由电压转换电路103提供，并维持在VDDH-INT的电压转换范围内。此电压转换范围可防止送至栅极221的导通电压降低至会损坏栅极层215的氧化层的电位，而此种损坏由于过大的源极至栅极或通道至栅极电压所导致。不过，漏极205可被任何所耦接的元件(如外部元件107或任何其它图未显示的总线元件)或甚至N通道元件203拉低至REF电位。当漏极205被拉至REF电位的同时，若PUPB信号被设定至高电位VDDH而使P通道元件201关闭，则重叠区域212承受了高电位(VDDH-REF)。此高电位会导致重叠区域212中的氧化层崩溃，即使栅极绝缘层215的大部分栅极氧化层只会看到N型井209的电位，其与栅极221的电位一样是VDDH。

图3为依据本发明实施的缩小驱动元件300的范例电路图。缩小驱动元件300可作为图1的缩小驱动元件105，以避免栅极氧化层崩溃。PUPB信号被送至一第一P通道元件P2的栅极。P2的源极耦接至VDDH而P2的漏极则耦接至一节点301，节点301亦耦接至一第二P通道元件P1的源极。P通道元件P1与P2的N型井都耦接到VDDH。P1的栅极耦接到一静态电压(SV)，而P1的漏极和N通道元件203于一中间节点303耦接，此中间节点303可形成ODS信号。N通道元件203接收PDN信号，并受PDN信号所控制。

如图所示，P1以串接的组态与P2耦接于节点301，其中P1的栅极连接至具有一静态电位的SV。SV的静态电位为一选取的适当电位，以使P1的漏极被外部元件107或可能是N通道元件203拉低至0伏特时，变成导通的状态。当P1的源极电压降到一保护电位(PVL)时，P1便开始关闭。此保护电位定义为静态电位(SV)与一临界电位(TL)的和，如PVL＝SV+TL。当PUPB信号被拉低时，P1-P2的串接电路组态如一拉高元件般运作而拉高ODS信号，并保护P1和P2两者的输出端免于承受过高的栅极氧化层电压。对VDDH约3.3伏特而REF约0伏特的0.18微米制程的元件而言，所选取的SV具有约1伏特的静态电位。

当PUPB信号被拉高而使P2关闭时，P1即导通。当ODS信号被拉低，如降到REF电位(如0伏特)时，节点301(P2的漏极和P1的源极)放电，并只会降到保护电位PVL。对SV约1伏特而REF约0伏特的0.18微米制程而言，临界电位约0.5伏特，以使节点301被拉低至约1.5伏特。因为P1的栅极维持在SV信号的电位，节点301只能放电至PVL的电位，以致于当P1的源极达到PVL时，P1会开始关闭。当P1关闭时，P1与P2的串接组态可保护P2。P2的源极连到高电压源VDDH，且当P2关闭时，P2的栅极电位亦为VDDH。然而，在P2关闭时，P2的漏极只会降到保护电位PVL。以此种方式，可知SV的选取，是用来在P2关闭时，防止其栅极氧化层的崩溃。P1亦可免于承受过大的氧化层电压，此因P1只会承受一栅极至漏极电压VGD(SV-REF)，而对0.18微米制程而言，当SV约1伏特且REF约0伏特时，SV-REF即约为1伏特。

图4为依据本发明的另一实施例实作的缩小驱动元件400的电路图，其中缩小驱动元件400耦接至电压转换电路103的一示范实施例。缩小驱动元件400可另外作为图1的缩小驱动元件105，以防止栅极氧化层崩溃及热载子注入效应。图4中与缩小驱动元件300所用元件类似的元件，具有相同的参考标号。电压转换电路103包含一对数字电位转换电路401和403，两者皆依照前述所纳入的美国专利申请案来实施。每一数字电位转换电路401和403皆参考至VDDL、VDDH及REF，并包含一第一阶段405和一第二阶段407。对每一数字电位转换电路401和403来说，第一阶段405有一对互补的输入端IN和INB，以接收一对相对应的互补输入信号，其逻辑状态的电位介于VDD和REF之间。第一阶段405会配合输入信号的切换，于VDDL和一中间电位如INT之间，切换互补输出端OUT1和OUT1B的一对相对应的数字输出信号。第一阶段405的输出端OUT1和OUT1B的输出信号，分别被送至第二阶段407的输入端IN和INB。第二阶段407的互补输出端OUT2和OUT2B会配合输入信号的切换，各自于VDDH和中间电位INT之间进行切换。

如图所示，数字电位转换电路401的第一阶段405接收一互补信号对PU，并于对应的第二阶段407的OUT2B输出端提供PUPB信号。此处需注意正或负逻辑皆须考虑到。对正逻辑来说，PU信号对包含送至第一阶段405输入端IN的PU信号，以及送至输入端INB的互补信号PUB。数字电位转换电路403的第一阶段405接收互补信号对PD，其中该信号对PD类似于信号对PU，如其包含了PD信号和一互补信号PDB。送至输入端IN的PU信号用来作为PDN信号，其在VDDL和REF的电位间切换。第一阶段的输出端OUT1形成一PDNS信号，其为PDN信号经过电压限制或电压转换而形成。尤其是，PDNS信号是配合PDN信号的切换，于VDDL和INT电位之间进行切换。第二阶段407则组态为配合第一阶段405的电压限制输出的切换，而切换其输出。

缩小驱动元件400包含P通道元件P1和P2，两者以实质上等同于缩小驱动元件300的P1和P2的方式，耦合于节点301，此两者亦耦接于VDDH和节点303之间，其中节点303可形成ODS信号。N通道元件203则以串接组态的N通道元件N1和N2代替。N通道元件N2具有耦接至节点303的漏极、耦接至N通道元件N1的漏极的源极以及接收PDNS信号的栅极。N1则具有耦接到REF的源极和接收PDN信号的栅极。N1和N2的N型井耦接到其各个源极，因而N1的N型井会耦接到REF，N2的N型井会耦接至N1的漏极。

串接的N通道元件N1和N2共同组成缩小驱动元件400的一拉低阶段。在一实施例中，N1和N2具有相当短的通道和薄栅极氧化层的缩小元件。串接元件N2可用来排除由于高电位的切换而产生于N1的热载子注入效应。如前所述，热载子效应通常发生在具有非常短的通道和薄栅极氧化层的N通道元件。在高电压的重复切换下，载子会加速以致于落入氧化层中。这些受限制的载子会改变元件的临界值，并使元件性能与时俱减。在串接组态中，N2栅极的逻辑状态是随着N1栅极而变，因为驱动N2栅极的PDNS信号是随着驱动N1栅极的PDN信号而变。在图标的实施例中，驱动N2栅极的电压限制信号PDNS的下限约为中间电位INT，而非REF电位。N2可用来保护N1，因为在ODS信号由高电压VDDH切换到REF电位的瞬间，N2和N1元件的整体动作如同一电阻分压器(resistor divider)，可避免N1发生热载子效应。高电压负载则分散于N1和N2。

当PDN信号被拉至REF而使N1关闭时，驱动N2栅极电压的PDNS信号便降至中间电位INT，以保护N2免受ODS信号于总线上的暂态变化。由于传输线的效应，0DS信号的电压可能会降到REF电位以下。例如，当N1被关闭且N2栅极具有一不同的VDDL电位时，若节点303有一暂态变化将N2的栅极拉至REF电位以下，则N2将会承受一可能太大的栅极至通道电压。避免的做法则是，当N1被关闭时，将N2的栅极电压降低至INT电位，以防止因总线的暂态变化而产生过大的栅极至通道电压。

需注意的是，虽然此处是参照0.18微米元件及其相关电位，来解说本发明如何解决驱动元件缩小技术的相关问题，但相同的解决方案一样可应用于较大及较小的元件。这是因为栅极氧化层崩溃现象不只与元件制造过程有关，也与元件的应用，亦即元件所耦接的其它元件的电压要求密切相关。因此，本发明并不限于0.18微米元件及其相关电位，而可应用于任何一种有实作缩小尺寸与电压的技术。并且，电压源信号可能有不同的电位和极性，以界定一特定制程的任何可实施的电压范围。例如，REF可被转换至非零的电位，而其它的电压源也跟着转换，以定出理想的或适当的电压范围。崩溃电压是依据制程、应用情形和相对电位而定，以保护缩小驱动元件的栅极氧化层。

虽然本发明已参照特定较佳实施例而详细解说如上，但也有可能涉及到其他变化的实施例。例如，特定的电位与/或电压范围依元件类型或制造过程而可不同。0.18微米元件的相关电位已在示范的实施例中作说明，而本领域技术人员也可了解到，本发明可应用在相关于相同或不同电位的较小与较大的元件。正逻辑或负逻辑也可能被考虑到。P通道和N通道元件可分别实作为PMOS和NMOS元件，如本领域技术人员所熟知的PMOS和NMOS晶体管。

而且，一般MOS类型元件的栅极氧化层崩溃现象不只与元件制造过程有关，也与元件的应用，包括元件所要耦接的其它元件的电压要求，密切相关。

总之，以上所述仅为本发明的较佳实施例而已，当不能以之限定本发明所实施的范围。凡依本发明权利要求所作的均等变化与修饰，皆应仍属于本发明权利要求书所涵盖的范围内。

Claims (16)

1.一种缩小输出驱动器，其特征在于包括：

一第一缩小P通道元件，具有一漏极和一源极，耦接于一第一节点和一具有一高电位的高电压源之间，该第一缩小P通道元件具有一栅极，可接收一拉高信号，当此拉高信号被拉向该高电位时，会使该第一缩小P通道元件关闭；

一第二缩小P通道元件，具有一漏极和一源极，耦接于该第一节点和一输出节点之间，并具有一栅极耦接至一静态电压源，其中该静态电压源具有一电位，可于该第一缩小P通道元件被关闭时，防止该第一缩小P通道元件的栅极氧化层崩溃；以及

第一缩小N通道元件和第二缩小N通道元件，耦接于该输出节点和一参考电压源之间，所述第一缩小N通道元件和第二缩小N通道元件的栅极分别接收第一与第二拉低信号，在该输出节点的暂态切换期间，该第一和第二缩小N通道元件合力作为一电阻分压器，以防止热载子效应。

2.如权利要求1所述的缩小输出驱动器，其特征在于，当该第一缩小p通道元件被关闭时，该第二缩小p通道元件为导通，且当该第一节点接近一保护电位时，该第二缩小p通道元件开始关闭。

3.如权利要求2所述的缩小输出驱动器，其特征在于，该第二缩小p通道元件有一临界电位，且该保护电位为该临界电位加上该静态电压源电位之和。

4.如权利要求2所述的缩小输出驱动器，其特征在于，当该输出节点下降至该参考电压源时，该第二缩小p通道元件开始关闭。

5.如权利要求1所述的缩小输出驱动器，其特征在于，该拉高信号为操作于该高电位和一中间电位间的一电压转换范围，该中间电位介于该高电位和该参考电压源之间。

6.如权利要求1所述的缩小输出驱动器，其特征在于，该第一缩小N通道元件具有一栅极，且具有一漏极和一源极，耦接于一第二节点和该参考电压源之间；以及

该第二缩小N通道元件，具有一栅极，且具有一漏极和一源极，耦接于该输出节点和该第二节点之间。

7.如权利要求6所述的缩小输出驱动器，其特征在于，该第一拉低信号为操作于具有一低电位的低电压源和该参考电压源间的一电压范围，并且该第二拉低信号为操作于该低电压源和一中间电位间的一限制电压范围，其中该中间电位介于该低电压源和该参考电压源之间。

8.一种输出驱动电路，其特征在于包括：

串接的第一和第二缩小P通道元件，耦接于一第一节点，且耦接于一第一电压源和一输出端之间，该第一电压源具有一高电位；以及

串接的第一和第二缩小N通道元件，耦接于该输出端和一参考电压源之间；

该第一缩小P通道元件具有一栅极以接收一第一拉高信号，而该第二缩小P通道元件则具有一栅极耦接至一静态电压，该第一和第二缩小N通道元件各具有栅极，以分别接收第一和第二拉低信号。

9.如权利要求8所述的输出驱动电路，其特征在于还包括：

一电压转换电路，接收一操作于在具有一低电位的电压源和参考电压源之间的电压范围的第二拉高信号，并提供所述第一拉高信号至该第一缩小P通道元件的该栅极，其中该第一拉高信号为操作于该高电位和一中间电位间的一电压转换范围，其中该中间电位介于该高电位和该参考电压源之间。

10.如权利要求8所述的输出驱动电路，其特征在于，该静态电压是经由选取以控制该第二缩小P通道元件，使该第一节点维持在一足够高的电压，以防止第一缩小P通道元件的栅极氧化层崩溃。

11.如权利要求8所述的输出驱动电路，其特征在于还包括：

一电位转换电路，用以接收该第一拉低信号并提供该第二拉低信号；以及

其中该第一拉低信号为操作于该参考电压源和一低于该高电位的第二电压源间，而该第二拉低信号则操作于该第二电压源和一中间电位之间，其中该中间电位高于参考电压源且低于该第二电压源。

12.如权利要求11所述的输出驱动电路，其特征在于，该中间电位为经由选取，以于该第一拉低信号将该第一缩小N通道元件关闭时，防止该第二缩小N通道元件具有过大的栅极至通道电压。

13.如权利要求8所述的输出驱动电路，其特征在于，该串接的第一和第二缩小N通道元件用以分散负载并避免热载子注入效应。

14.一种集成电路，其特征在于包括：

一核心电路，耦接于一参考电压源和一第一电压源之间，用以产生一第一拉高信号和一第一拉低信号，各自皆运作于该参考电压源和第一电压源所界定的一电压范围；

一数字电位转换器，耦接于该参考电压源、该第一电压源及一高于该第一电压源的第二电压源，用以接收该第一拉高信号，以提供一相关联的第二拉高信号，并接收该第一拉低信号，以提供一相关联的第二拉低信号，其中该第二拉高信号运作于该第二电压源和一中间电压之间，该中间电压则介于该参考电压源和第一电压源之间，该第二拉低信号运作于该第一电压源和该中间电压之间；以及

一缩小驱动元件，包含：

串接的第一和第二缩小P通道元件，耦接于一第一节点，且耦接于该第二电压源和一输出端之间；以及

一N通道元件，耦接于该输出端和该参考电压源之间；

该第一缩小P通道元件具有一栅极以接收该第二拉高信号，该第二缩小P通道元件具有一栅极，耦接至一静态电压，其中该静态电压具有一电位，可避免该第一缩小P通道元件发生栅极氧化层崩溃。

15.如权利要求14所述的集成电路，其特征在于，该N通道元件包含：

串接的第一和第二缩小N通道元件，耦接于该输出端和该参考电压源之间；以及

该第一缩小N通道元件具有一栅极以接收该第二拉低信号，而该第二缩小N通道元件具有一栅极以接收该第一拉低信号。

16.如权利要求15所述的集成电路，其特征在于，该数字电位转换器包含：

一第一数字电位转换器，耦接至该参考电压源、该第一和第二电压源，用以接收该第一拉高信号，并提供一相关联的第二拉高信号；以及

一第二数字电位转换器，耦接至该参考电压源和第一电压源，用以接收该第一拉低信号，并提供一第二拉低信号。

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