KR950026119A - 출력 회로 - Google Patents

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KR950026119A
KR950026119A KR1019950002779A KR19950002779A KR950026119A KR 950026119 A KR950026119 A KR 950026119A KR 1019950002779 A KR1019950002779 A KR 1019950002779A KR 19950002779 A KR19950002779 A KR 19950002779A KR 950026119 A KR950026119 A KR 950026119A
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사또 후미오
가부시끼가이샤 도시바
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Abstract

본 발명은 출력을 풀 스윙시킬 수 있고, 또 복수의 출력을 접속하여 사용하는 경우에 다른 값의 전원 전위가 공급되어 있어도 전원 사이에 전류가 흐르는 것을 방지할 수 있는 출력 회로를 제공하는 것을 목적으로 한다. 출력단이 P 채널 및 N 채널 MOS 트랜지스터(P1,N1)으로 구성되고, 양 MOS트랜시스터의 게이트를 구동하기 위한 제어 신호를 발생하는 수단이 NAND게이트, NOR게이트 NOR1 및 인버터 INV1을 이용하여 구성되어 있다. 출력단의 P 채널 MOS 트랜지스터(P1)은 소스와 백게이트는 전위적으로 분리되어 있고, 이 MOS트랜지스터(P1)의 백 게이트 사이에는 P 채널 MOS 트랜지스터(P8)의 소스, 드래인 사이가 접속되어 있다.

Description

출력 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 제1 실시예의 상세한 회로도.
제2도는 제1 실시예 회로가 형성되는 기판의 단면도.
제3도는 제2 실시예의 상세한 회로도.
제4도는 제3 실시예의 상세한 회로도.

Claims (53)

  1. 소스, 드레인, 게이트 및 백 게이트를 갖고 있고, 소스와 백 게이트가 전위적으로 분리된 MOS 트랜지스터 및 상기 MOS 트랜지스터의 백 게이트와 게이트 사이에 삽입된 스위치 수단을 구비하는 것을 특징으로 하는 출력회로.
  2. 소스, 드레인, 게이트 및 백 게이트를 갖고 있고, 소스와 백 게이트가 전위적으로 분리된 제1MOS 트랜지스터, 상기 제 MOS트랜지스터의 백 게이트와 게이트 사이에 삽입된 제1스위치 수단, 상기 제1MOS 트랜지스터의 게이트에 전위를 공급하는 전위 공급 회로, 고전위가 인가되는 제1노드, 저전위가 인가되는 제2노드, 상기 제1노드와 상기 전위 공급 회로 사이에 삽입된 제2스위치 수단, 상기 제2노드와 상기 전위 공급 회로 사이에 삽입된 제3 스위치 수단, 제1 기준 전위가 인가되는 제3 노드, 및 상기 제1 MOS 트랜지스터의 백 게이트와 상기 제3노드 사이에 삽입된 제4 스위치 수단을 구비하고, 상기 제1 MOS 트랜지스터의 소스와 백 게이트 사이에 형성된 기생 pn 접합 다이오드의 접합간 전압에 거의 동일한 전압차를 소스에 대해 갖도록 상기 제1 MOS 트랜지스터의 백 게이트에 발생시켜, 이 백 게이트의 전위를 상기 제1 스위치 수단을 통해 상기 제1 MOS 트랜지스터의 게이트에 공급함으로써, 상기 제1 MOS 트랜지스터를 서브 스레숄드 (sub thershold) 영역에서 동작시키도록 구성하는 것을 특징으로 하는 출력 회로.
  3. 소스, 드레인, 게이트 및 백 게이트를 갖고 있고, 소스와 백 게이트가 전위적으로 분리된 제1MOS 트랜지스터, 상기 제1MOS트랜지스터의 백 게이트와 사이에 삽입된 제1 스위치 수단, 상기 제1 MOS 트랜지스터의 게이트에 전위를 공급하는 전원 공급 회로, 고전위가 인가되는 제1 노드, 저전위가 인가되는 제2노드, 상기 제1 노드와 상기 전위 공급 회로 사이에 삽입된 제2 스위치 수단, 상기 제2노드와 상기 전위 공급 회로 사이에 삽입된제3스위치 수단, 및 상기 제1 MOS 트랜지스터의 백 게이트와 소스 사이에 삽입된 제4 스위치를 구비하고, 상기제1 MOS 트랜지스터의 소스와 백 게이트 사이에 형성된 기생 pn 접합 다이오드의 접합간 전압에 거의 동일한전압차를 소스에 대해 갖도록 상기 제1 MOS 트랜지스터의 백 게이트에 발생시켜, 이 백 게이트의 전위를 상기 제1스위치 수단을 통해 상기 제1 MOS 트랜지스터의 게이트에 공급함으로써, 상기 제1 MOS트랜지스터를 서브스레숄드 영역에서 동작시키도록 구성하는 것을 특징으로 하는 출력 회로.
  4. 소스 드레인, 게이트 및 백 게이트를 갖고 있고, 소스와 백 게이트가 전위적으로 분리된 제1MOS 트랜지스터, 상기 제1MOS 트랜지스터의 백 게이트와 게이트 사이에 삽입된 제1 스위치 수단, 상기 제1 MOS 트랜지스터의 게이트에 전위를 공급하는 전위 공급 회로, 고전위가 인가되는 제1 노드, 저전위가 인가되는 제2노드, 상기 제1노드와 상기 전위 공급 회로 사이에 삽입된 제2스위치 수단, 및 상기 제2 노드와 상기 전위 공급 회로 사이에 삽입된 제3 스위치 수단을 구비하고, 상기 제1MOS 트랜지스터의 소스와 백 게이트 사이에 형성되는 기생 pn 접합 다이오드의 접합간 전압에 거의 동일한 전압차를 소스에 대해 갖도록 상기 제1 MOS 트랜지스터의 백 게이트에 발생시켜, 이 백 게이트의 전위를 상기 제1 스위치 수단을 통해 상기 제1 MOS 트랜지스터의 게이트에 공급함으로써, 상기 제1 MOS 트랜지스터를 서브 스레숄드 영역에서 동작시키도록 구성하는 것을 특징으로 하는 출력회로.
  5. 소스, 드레인, 게이트 및 백 게이트를 갖고 있고, 소스와 백 게이트가 전위적으로 분리된 제1 MOS 트랜지스터, 상기 제1 MOS 트랜지스터의 게이트에 전위를 공급하는 전위 공급 회로, 상기 제1 MOS 트랜지스터와의 백게이트와 상기 전위 공급 회로 내의 상기 제1 MOS 트랜지스터의 게이트에 공급해야 할 전위의 노드 사이에 삽입된 제1 스위치 수단, 고전위가 인가되는 제1 노드, 저전위가 인가되는 제2노드, 상기 제1 노드와 상기 전위 공급회로 사이에 삽입된 제2 스위치 수단, 및 상기 제2노드와 상기 전위 공급 회로 사이에 삽입된 제3 스위치 수단, 제1 기준 전위가 인가되는 제3노드, 및 상기 제1 mOS 트랜지스터의 백 게이트와 상기 제3 노드 사이에 삽입된 제4 스위치 수단을 구비하고, 제1 MOS 트랜지스터의 소스와 백 게이트 사이에 형성되는 기생 pn 접합 다이오드의 접합간 전압에 거의 동일한 전압차를 소스에 대해 갖도록 상기 제1MOS 트랜지스터의 백 게이트에 발생시켜,이 백게이트의 전위를 상기 제1 스위치 수단 및 상기 전위 공급 회로를 통해 상기 제 1 MOS 트랜지스터의 게이트에 공급함으로써, 상기 제1 MOS 트랜지스터를 서브 스레숄드 영역에서 동작시키도록 구성하는 것을 특징으로 하는 출력회로.
  6. 소스, 드레인 게이트 및 백 게이트를 갖고 있고, 소스와 백 게이트가 전위적으로 분리된 제1 MOS 트랜지스터, 상기 제1 MOS 트랜지스터의 게이트에 전위를 공급하는 전위 공급 회로, 상기 제1 MOS 트랜지스터의 백게이트의 백 게이트와 상기 전위 공급 회로 내의 상기 제1 MOS 트랜지스터의 게이트에 공급하야할 전위의 노드 사이에 삽입된 제1 스위치 수단, 고전위가 인가되는 제1 노드, 저전위가 인가되는 제2 노드, 상기 제1 노드와 상기전위 공급 회로 사이에 삽입된 제2 스위치 수단, 상기 제2 노드와 상기 전위 공급 회로 사이에 삽입된 제3 스위치수단, 제1 기준 전위가 인가되는 제3 노드 및 상기 제 1 MOS 트랜지스터의 백 게이트와 소스 사이에 삽입된 제4스위치 수단을 구비하고, 상기 제1 MOS 트랜지스터의 소스와 백 게이트 사이에 형성되는 기생 pn 접합 다이오드의 접합간 전압에 거의 동일한 전압차를 소스에 대해 갖도록 상기 제1 MOS 트랜지스터의 백 게이트에 발생시켜, 이 백 게이트의 전위를 상기 제1 스위치 수단 및 상기 전위 공급 회로를 통해 상기 제1 MOS 트랜지스터의 게이트에 공급함으로써, 상기 제1 MOS 트랜지스터를 서브 스레숄드 영역에서 동작시키도록 구성하는 것을 특징으로 하는 출력 회로.
  7. 소스, 드레인 게이트 및 백 게이트를 갖고 있고, 소스와 백 게이트가 전위적으로 분리된 제1 MOS 트랜지스터, 상기 제1MOS 트랜지스터의 게이트에 전위를 공급하는 전위 공급 회로, 상기 제1MOS 트랜지스터의 게이트의 백 게이트와 상기 전위 공급 회로 내의 상기 제1 MOS 트랜지스터의 게이트에 공급해야할 전위의 노드 사이에 삽입된 제1 스위치 수단, 고전위가 인가되는 제1 노드, 저전위가 인가되는 제2 노드, 상기 제1 노드와 상기 전위 공급 회로 사이에 삽입된 제2 스위치 수단, 상기 제2 노드와 상기 전위 공급 회로 사이에 삽입된 제3 스위치 수단, 및 제1 기준 전위가 인가되는 제3 노드 스위치 수단을 구비하고, 상기 제1 MOS 트랜지스터 와 소스와 백 게이트 사이에 형성되는 기생 pn 접합 다이오드의 접합간 전압에 거의 동일한 전압차를 소스에 대해 갖도록 상기 제1MOS 트랜지스터의 백 게이트에 발생시켜, 이 백 게이트의 전위를 상기 제1스위치 수단 및 상기 전위 공급 회로를 통해 상기 상기 제1MOS 트랜지스터의 게이트에 공급함으로써, 상기 제1 MOS 트랜지스터를 서브 스레숄드 영역에서 동작시키도록 구성하는 것을 특징으로 하는 출력 회로.
  8. 제2항에 있어서, 상기 제1 노드와 상기 제2 스위치 수단 사이에는 제1 회로가 삽입되어 있는 것을 특징으로 하는 출력 회로.
  9. 제2항에 있어서, 상기 제2 노드와 상기 제3 스위치 수단 사이에는 제2 회로가 삽입되어 있는 것을 특징으로 하는 출력 회로.
  10. 제2항에 있어서, 상기 제1 노드와 상기 제2 스위치 수단 사이에는 제1 회로가 삽입되어 있고, 상기 제2노드와 상기 제3 스위치 수단 사이에는 제2 회로가 삽입되어 있는 특징으로 하는 출력 회로.
  11. 제2항에 있어서, 상기 제1, 제2스위치 수단은 상기 공급 회로가 상기 제1 MOS 트랜지스터의 소스, 게이트간 전위차를 거의 영으로 하고 나서, 상기 제1MOS 트랜지스터를 서브 스레숄드 영역에서 동작시키도록 제어되는 것을 특징으로 하는 출력 회로.
  12. 제2항에 있어서, 상기 제4 스위치 하단에 접속되고, 드레인 및 게이트가 상기 제1 MOS 트랜지스터배 게이트에 접속되며, 상기 제1 MOS 트랜지스터와 동일 도전형의 제2 MOS 트랜지스터를 더 구비하는 것을 특징으로 하는 출력 회로.
  13. 제2항에 있어서, 소스가 상기 제4 스위츠 수단의 하단에 접속되고, 드레인이 상기 제1 MOS 트랜지스터의 백 게이트에 접속되며, 게이트가 상기 제 MOS 트랜지스터의 게이트에 접속되고, 상기 제1 MOS 트랜지스터와 동일 도전형의 제2 MOS 트랜지스터를 더 구비하는 것을 특징으로 하는 출력 회로.
  14. 제12항 또는 제13항에 있어서, 상기 제2 MOS 트랜지스터의 임계값의 절대치가 상기 제1 MOS 트랜지스터의 임계값의 절대치에 동일하거나, 또는 작은 것을 특징으로 하는 출력 회로.
  15. 제2항에 있어서, 소스가 상기 제1 MOS 트랜지스터의 소스에 접속되고, 드레인 및 게이트가 접속되며, 상기 제1 MOS 트랜지스터와 동일 도전형의 제3 MOS 트랜지스터, 및 상기 제3 MOS 트랜지스터의 드레인 및 게이트의 공통 접속점과 상기 제1 MOS 트랜지스터의 게이트 사이에 삽입된 제5 스위치 수단을 더 구비하는 것을 특징으로 하는 출력 회로.
  16. 소스, 드레인, 게이트 및 백 게이트를 갖고 있고, 소스와 백 게이트가 전위적으로 분리된 제1 MOS 트랜지스터, 상기 제1 MOS 트랜지스터의 백게이트와 게이트 사이에 삽입된 제1 스위칫 수단, 상기 제1 MOS 트랜지스터의 게이트에 전위를 공급하는 전위 공급 회로, 상기 전위 공급 회로의 출력 노드와 상기 제1MOS 트랜지스터의 게이트 사이에 삽입된 제2 스위치 수단, 제1 기준 전위가 인가되는 제1 노드, 및 상기 제1 MOS 트랜지스터의 백 게이트와 상기 제1 노드 사이에 삽입된 제3 스위치 수단을 구비하고, 상기 제1 MOS 트랜지스터의 소스와 백 게이트 사이에 형성되는 기생 pn 접합 다이오드의 접합간 전압에 거의 동일한 전압차를 소스에 대해 갖도록 상기 제1 MOS 트랜지스터의 백 게이트에 발생시켜, 이 백 게이트의 전위를 상기 제1 스위치 수단을 통해 상기 제1MOS 트랜지스터의 게이트에 공급함으로써, 상기 제1MOS 트랜지스터를 서브 스레숄드 영역에서 동작시키도록 구성하는 것을 특징으로 하는 출력 회로.
  17. 소스, 드레인, 게이트 및 백 게이트를 갖고 있고, 소스와 백 게이트가 전위적으로 분리된 제1 MOS 트랜지스터, 상기 제1 MOS 트랜지스터의 백 게이트와 사이에 삽입된 제1 스위치 수단, 상기 제1 MOS 트랜지스터의 게이트에 전위를 공급하는 전위 공급 회로, 상기 전위 공급 회로의 출력 노드와 상기 제1 MOS 트랜지스터의 게이트 사이에 삽입된 제2 스위치 수단, 및 상기 제1 MOS 트랜지스터의 백 게이트와 소스 사이에 삽입된 제3스위치 수단을 구비하고, 상기 제1 MOS 트랜지스터의 소스와 백게이트 사이에 형성되는 기생 pn 접합 다이오드의 접합간 전압에 거의 동일한 전압차를 소스에 대해 갖도록 상기 제1 MOS 트랜지스터의 백 게이트에 발생시켜, 이 백 게이트의 전위를 상기 제1 스위치 수단을 통해 상기 제1 MOS 트랜지스터의 게이트에 공급함으로써, 상기 제1 MOS 트랜지스터를 서브 스레숄드 영역에서 동작시키도록 구성하는 것을 특징으로 구성하는 것을 특징으로 하는 출력 회로.
  18. 소스, 드레인, 게이트 및 백 게이트를 갖고 있고, 소스와 백 게이트가 전위적으로 분리된 제1 MOS 트랜지스터, 상기 제1 MOS 트랜지스터의 백 게이트와 사이에 삽입된 제1 스위치 수단, 및 상기 제1MOS 트랜지스터의 게이트에 전위를 공급하는 전위 공급 회로, 상기 전위 공급 회로의 출력 노드와 상기 제1 MOS 트랜지스터의 게이트 사이에 삽입된 제2 스위치 수단을 구비하고, 상기 제1 MOS 트랜지스터의 소스와 백 게이트 사이에 형성되는 기생 pn 접합 다이오드의 접합간 전압에 거의 동일한 전압차를 소스에 대해 갖도록 상기 제1 MOS 트랜지스터의 게이트에 공급함으로써, 상기 제1 MOS 트랜지스터를 서브 스레숄드 영역에서 동작시키도록 구성하는 것을 특징으로 하는 출력 회로.
  19. 제16항에 있어서, 상기 제1 및 제2 스위치 수단은 상기 전위 공급 회로가 상기 제1 MOS 트랜지스터의 소스, 게이트간 전위차를 거의 영으로 하고 나서, 상기 제1 MOS 트랜지스터를 서브 스레숄드 영역에서 동작시키도록 제어되는 것을 특징으로 하는 출력 회로.
  20. 제16항에 있어서, 소스가 상기 제3스위치 수단의 한단에 접속되고, 도레인 및 게이트가 상기 제1 MOS 트랜지스터의 백 게이트에 접속되며, 상기 제1 MOS 트랜지스터와 동일 도전형의 제2 MOS 트랜지스터를 더 구비하는 것을 특징으로 하는 출력 회로.
  21. 제16항에 있어서, 소스가 상기 제3 스위치 수단의 하단에 접속되고, 드레인이 상기 제1 MOS 트랜지스터의 백 게이트에 접속되며, 게이트가 상기 제1 MOS 트랜지스터의 게이트의 게이트에 접속되고, 상기 제1 MOS 트랜지스터와 동일 도전형의 제2 MOS 트랜지스터를 더 구비하는 것을 특징으로 하는 출력 회로.
  22. 제16항에 있어서, 소스가 상기 제1 MOS 트랜지스터의 소스에 접속하고, 드레인 및 게이트가 접속되며, 상기 제1 MOS 트랜지스터와 동일 도전형의 제2 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터의 드레인 및 게이트의 공통 접속점과 상기 제1 MOS 트랜지스터의 백 게이트 사이에 삽입된 제4 스위치 수단을 더 구비하는 것을 특징으로 하는 출력 회로.
  23. 제20항 또는 제21항에 있어서, 상기 제2 MOS 트랜지스터의 임계값의 절대치가 상기 제 MOS 트랜지스터의 임계값의 절대치에 동일하거나 또는 작은 것을 특징으로 하는 출력 회로.
  24. 제1 및 제2 고전위가 각각 인가되는 제1 및 제2 고전위 노드, 제1 저전위가 인가되는 제1 저전위 노드, 제1, 제2 및 제3 기준 전위가 각각 인가되는 제1, 제2 및 제3 기준 전위 노드, 출력 단자, 소스, 드레인, 게이트 및 백 게이트를 갖고 있고, 소스와 백 게이트가 전위적으로 분리되며, 소스가 상기 제1 고전위 노드에 접속되고, 드레인이 상기 출력 단자에 접속된 P 채널의 제1 MOS 트랜지스터, 출력 노드가 상기 제 MOS 트랜지스터의 게이트에 접속되어, 상기 제1 MOS 트랜지스터의 게이트를 구동하기 위한 전위를 발생하는 프리 드라이버 회로, 상기 제1 고전위 노드와 상기 프리 드라이버 회로 사이에 삽입된 제1 패스게이트, 상기 제1 저전위 노드와 상기 프리 드라이버 회로 사이에 삽입된 제2 패스게이트, 상기 제1 패스 게이트와 상기 프리 드라이버 회로 사이의 노드에 한단이 접속되고, 상기 제1 MOS 트랜지스터의 백 게이트에 다른 단이 접속된 제4 패스 게이트 및 상기 제2 및 제3 기준 전위 및 상기 출력 단자의 전위가 공급되어, 제어 신호에 기초하여 상기 제1 패스 게이트에 상기 출력 단자의 전위 또는 상기 제1 패스 게이트가 도통하기 위해 필요한 상기 제1 기준 전위를 선택적으로 공급하고, 상기 제1 패스 게이트에 상기 제2 기준 전위가 공급될 때는 상기 제어 신호에 기초하여 상기 제2 패스 게이트에 상기 제2 패스 게이트가 도통하기 위해 필요한 상기 제3 기준 전위를 공급하며, 상기 제1 패스 게이트에 상기 출력 단자의 전위가 공급될 때는 상기 제어 신호에 기초하여 상기 제2 패스 게이트에 상기 제2 패스 게이트가 비도통이 되도록 전위를 공급함과 동시에 상기 제4 패스 게이트의 도통을 제어하는 신호를 공급하는 제어 신호를 구비하고, 상기 제어 회로는 상기 출력 단자에 상기 제1 고전위보다도 높은 전위가 인가될 때, 상기 제1 패스게이트에는 상기 출력 단자의 전위를 공급하고, 상기 제2 패스 게이트에는 제2 패스 게이트가 비도통이 되도록전위를 공급하고 또한 상기 제4 패스 게이트에는 제4 패스 게이트가 도통하도록 전위를 공급하며, 상기 제1 및 제2 패스 게이트가 서로 도통하도록 전위를 공급할 때는 상기 제4 패스 게이트에 이 제4 패스 게이트가 비도통이 되도록 전위를 공급하는 것을 특징으로 하는 출력 회로.
  25. 제24항에 있어서, 상기 제1 기준 전위 노드와 상기 제1 MOS 트랜지스터의 백 게이트 사이에 삽입되어 상기 제어 회로의 제어 신호에 기초하여 도통이 제어되는 제3 패스 게이트를 더 구비하고, 상기 제3 패스 게이트는 상기 제1, 제2 패스 게이트가 도통할 때는 도통하고, 상기 제1 패스 게이트에 상기 출력 단자의 전위가 공급될 때는 비도통되도록 제어되는 것을 특징으로 하는 출력 회로.
  26. 제24항 또는 제25항에 있어서, 상기 제2 고전위 노드와 상기 제1 패스 게이트 사이에는 제1 회로가 삽입되어 있는 것을 특징으로 하는 출력 회로.
  27. 제24항 또는 제25항에 있어서, 상기 제1 저전위 노드와 제2 패스 게이트 사이에는 제2 회로가 삽입되어 있는 것을 특징으로 하는 출력 회로.
  28. 제24항 또는 제25항에 있어서, 상기 제2 고전위 노드와 상기 제1 패스 게이트 사이에는 제1 회로가 삽입되어 있고, 상기 제1 저전위 노드와 제2 패스 게이트 사이에는 제2 회로가 삽입되어 있는 것을 특징으로 하는 출력 회로.
  29. 제24항에 있어서, 상기 제1 및 제2 고전위와 제1 및 제3 기준 전위의 값이 제1 전원 전위의 값으로 되고, 상기 제1 저전위와 제2 기준 전위의 값이 제2 전원 전위의 값으로 되며, 또한 제2 전원 전위의 값이 상기 제1전원 전위의 값보다도 작게 되어 있는 것을 특징으로 하는 출력 회로.
  30. 제24항에 있어서, 상기 제4 패스 게이트의 한단이 상기 제1 MOS 트랜지스터의 백 게이트에 접속되고, 다른 단이 상기 제1 패스 게이트와 상기 프리 드라이버 회로와의 공통 노드로부터 상기 제1 MOS 트랜지스터의 게이트에 도달하는 경로의 도중에 접속되어 있는 것을 특징으로 하는 출력 회로.
  31. 제24항에 있어서, 상기 제어 회로로부터 상기 제1 패스 게이트에 상기 출력 단자의 전위가 공급되고, 또한 상기 제2 패스 게이트에 이 제2 패스 게이트가 비도통이 되도록 전위가 공급될 때에 상기 프리 드라이버 회로는 상기 제1 MOS 트랜지스터의 소스, 게이트 사이의 전위차를 거의 영으로 하며, 이 후 상기 제어 회로는 상기 제1 패스 게이트에 대해 상기 제2 기준 전위 대신에 상기 출력 단자의 전위를 공급하고, 상기 제4 패스 게이트가 도통하도록 제어하는 것을 특징으로 하는 출력 회로.
  32. 제24항에 있어서, 소스, 드레인 및 게이트를 갖고 있고, 소스가 상기 제1 기준 전위 노드 또는 상기 제1 MOS 트랜지스터의 소스에 접속되며, 드레인 및 게이트가 상기 제 1 MOS 트랜지스터의 백 게이트에 접속된 P채널의 제 2 MOS 트랜지스터를 더 구비하는 것을 특징으로 하는 출력 회로.
  33. 제24항에 있어서, 소스, 드레인 및 게이트를 갖고 있고, 소스가 상기 제1 기준 전위 노드 또는 상기 제1 MOS 트랜지스터의 소스에 접속되며, 드레인이 상기 제1 MOS 트랜지스터의 백 게이트에 접속되고 게이트가 상기 제1 MOS 트랜지스터의 게이트에 접속된 P 채널의 제2 MOS 트랜지스터를 더 구비하는 것을 특징으로 하는 출력 회로.
  34. 제24항에 있어서, 소스, 드레인 및 게이트를 갖고 있고, 소스가 상기 제1 기준 전위 노드 또는 상기 제1 MOS 트랜지스터의 소스에 접속되고, 드레인 및 게이트가 상기 제1 패스 게이트와 상기 프리 드라이버 회로와의 공통 노드에 접속된 P 채널의 제2 MOS 트랜지스터를 더 구비하는 것을 특징으로 하는 출력 회로.
  35. 제32항, 제33항, 제34항 중 어느 한 항에 잇어서, 상기 제2 MOS 트랜지스터의 임계값의 절대치가 상기 제1 MOS 트랜지스터의 임계값의 절대치에 동일하거나 또는 작은 것을 특징으로 하는 출력 회로.
  36. 제24항에 있어서, 소스, 드레인 및 게이트를 갖고 있고, 소스가 상기 출력 단자에 접속되고, 드레인 및 게이트가 상기 제1 패스 게이트와 상기 프리 드라이버이며 회사와의 공통 노드로부터 상기 제1 MOS 트랜지스터의 게이트에 도달하는 경로의 도중에 접속된 P 채널의 제3 MOS 트랜지스터를 더 구비하는 것을 특징으로 하는 출력회로.
  37. 제36항에 잇어서, 상기 제3 MOS 트랜지스터의 임계값의 절대치가 상기 제1 MOS 트랜지스터의 임계값의 절대치에 동일하가나 또는 작은 것을 특징으로 하는 출력 회로.
  38. 제24항에 있어서, 상기 제1 패스 게이트, 상기 제3 패스 게이트 및 상기 제4 패스 게이트가 각각 P 채널의 MOS 트랜지스터로 구성되어 있고, 또한 이들 MOS 트랜지스터의 백 게이트는 상기 제1 MOS 트랜지스터의 백게이트에 공통으로 접속되어 있으며, 상기 제2 패스 게이트가 N 채널의 MOS 트랜지스터로 구성되어 있는 것을 특징으로 하는 출력 회로.
  39. 제24항, 제25항, 제29항 내지 제34항, 제36항 내지 제38항 중 어느 한 항에 있어서, 상기 출력 단자에 드레인이 접속되고, 상기 제1 저전위 노드에 소스가 접속된 N 채널의 MOS 트랜지스터를 더 구비하는 것을 특징으로 하는 출력 회로.
  40. 제24항에 있어서, 소스가 상기 제1 MOS 트랜지스터의 게이트에 접속되고, 드레인이 상기 출력 단자에 접속되며, 게이트가 상기 제1 기준 전위 노드에 접속된 제어용 MOS 트랜지스터를 뎌가 구비하는 것을 특징으로 하는 출력 회로.
  41. 제24항에 있어서, 소스가 사기 제1 MOS 트랜지스터의 백 게이트로부터 게이트로 도달하는 경로의 도중에 접속되고, 드레인이 상기 출력 단자에 접속되며, 게이트가 상기 제1 기준 제1 기준 전위 조드에 접속된 제어용 MOS 트랜지스터를 구비하는 것을 특징으로 하는 출력 회로.
  42. 제24항에 있어서, 소스가 상기 제1 MOS 트랜지스터의 백 게이트에 접속되고, 드레인이 상기 출력 단자에 접속되며, 게이트가 상기 제1 기준 전위 노드에 접속된 제어용 MOS 트랜지스터를 더 구비하는 것을 특징으로 하는 출력 회로.
  43. 제40항 내지 제42항 중 어느 한 항에 있어서, 상기 제어용 MOS 트랜지스터의 임계값의 절대치가 상기 제1 MOS 트랜지스터의 임계값의 절대치에 동일하거나 또는 작은 것을 특징으로 하는 출력 회로.
  44. 제24항 또는 제25항에 있어서, 상기 제어용 MOS 트랜지스터, 상기 제1 패스 게이트, 상기 제3 패스 게이트 및 상기 제4 패스 게이트가 각각 P 채널의 MOS 트랜지스터로 구성되어 있고, 또한 이들 MOS 트랜지스터의 백 게이트는 상기 제1 MOS 트랜지스터의 백 게이트에 공통으로 접속되어 있으며, 상기 제2 패스 게이트가 N 채널의 MOS 트랜지스터로 구성되어 있는 것을 특징으로 하는 출력 회로.
  45. 제24항 또는 제25항에 있어서, 상기 제어용 MOS 트랜지스터, 상기 제1 패스 게이트 및 상기 제4 패스 게이트가 각각 P 채널의 MOS 트랜지스터로 구성되어 있고, 또한 이들 MOS 트랜지스터의 백 게이트는 상기 제1 MOS 트랜지스터의 백 게이트에 공통으로 접속되어 있으며, 상기 제2 패스 게이트가 N 채널의 MOS 트랜지스터로 구성되어 있는 것을 특징으로 하는 출력 회로.
  46. 제24항 또는 제25항에 있어서, 상기 출력 단자에 드레인이 접속되고, 상기 제1 저전위 노드에 소스가 접속된 N 채널의 MOS 트랜지스터를 더 구비하는 것을 특징으로 하는 출력 회로.
  47. 소스, 드레인, 게이트 및 백 게이트를 갖고 있고, 소스와 백 게이트가 전위적으로 분리된 MOS 트랜지스터, 상기 MOS 트랜지스터의 소스와 백 게이트 사이에 형성되는 기생 pn 접합 다이오드의 접합간 전압에 거의 동일한 전압차를 상기 제1 MOS 트랜지스터의 소스 전위에 대해 갖도록 전위를 발생하는 전위 발생 수단, 및 상기 전위 발생 수단의 출력과 상기 MOS 트랜지스터의 게이트 사이에 삽입된 스위치 수단을 구비하는 것을 특징으로 하는 출력 회로.
  48. 소스, 드레인, 게이트 및 백 게이트를 갖고 있고, 소스와 백 게이트가 전위적으로 분리되고, 소스가 고전위 노드에 접속되며, 드레인이 출력 단자에 접속된 P 채널의 제1 MOS 트랜지스터, P 채널 및 N 채널의 MOS 트랜지스터로 이루어지고, 상기 제1 MOS 트랜지스터의 게이트에 전위를 공급하는 전위 공급 회로, 소스가 고전위 노드에 접속되고, 드레인이 상기 전위 공급 회로에 접속되며, 백 게이트가 상기 제1 MOS 트랜지스터의 백 게이트와 접속된 P 채널의 제2 MOS 트랜지스터, 소스가 저전위 노드에 접속되고, 드레인이 상기 전위 공급 회로에 접속된 N 채널의 제3 MOS 트랜지스터, 소스, 드레인, 사이가 상기 제1 MOS 트랜지스터의 백 게이트와 상기 제2 MOS 트랜지스터의 드레인 사이에 접속되고, 백 게이트가 상기 제1 MOS 트랜지스터의 백 게이트와 접속된 P 채널의 제4 MOS 트랜지스터, 및 소스 및 드레인을 갖고 있고, 소스가 저전위 노드에 접속되며, 드레인이 상기 출력 단자에 접속된 N 채널의 제5 MOS 트랜지스터를 구비하는 것을 특징으로 하는 출력 회로.
  49. 소스, 드레인, 게이트 및 백 게이트를 갖고 있고, 소스와 백 게이트가 저전위적으로 분리되며, 소스가 고전위 노드에 접속되고, 드레인이 출력 단자에 접속된 P 채널의 제1 MOS 트랜지스터, P 채널 및 N 채널의 MOS 트랜지스터로 이루어지고 상기 제1 MOS 트랜지스터의 게이트에 전위를 공급하는 전위 공급 회로, 소스가 고전위 노드에 접속되고, 드레인이 상기 전위 공급 회로에 접속되며, 백 게이트가 상기 제1 MOS 트랜지스터의 백 게이트와 접속된 P 채널의 제2 MOS 트랜지스터, 소스가 저전위 노드에 접속되고, 드레인이 상기 전위 공급 회로에 접속된 N 채널의 제3 MOS 트랜지스터, 소스, 드레인 사이가 상기 제1 MOS 트랜지스터의 백 게이트와 게이트 사이에 접속되고, 백 게이트가 상기 제1 MOS 트랜지스터의 백 게이트와 접속된 P 채널의 제4 MOS 트랜지스터, 및 소스 및 드레인을 갖고 있고, 소스가 저전위 노드에 접속되며, 드레인이 상기 출력 단자에 접속된 N 채널의 제5 MOS 트랜지스터를 구비하는 것을 특징으로 하는 출력 회로.
  50. 제48항에 있어서, 소스, 드레인 및 백 게이트를 갖고 있고, 소스가 상기 고전위 노드에 접속되며, 드레인이 상기 제1 MOS 트랜지스터의 백 게이트에 접속되고, 백 게이트가 상기 제1 MOS 트랜지스터의 백 게이트에 접속된 P 채널의 제6 MOS 트랜지스터를 더 구비하는 것을 특징으로 하는 출력 회로.
  51. 제48항에 있어서, 소스, 드레인, 게이트 및 백 게이트를 갖고 있고, 소스가 상기 제1 MOS 트랜지스터의 백 게이트에 접속되며, 드레인이 상기 출력 단자에 접속되고, 게이트가 상기 고전위 노드에 접속되며, 백 게이트가 상기 제1 MOS 트랜지스터의 백 게이트 접속된 P 채널의 제6 MOS 트랜지스터를 더 구비하는 것을 특징으로 하는 출력 회로.
  52. 제48항에 있어서, 소스, 드레인, 게이트 및 백 게이트를 갖고 있고, 소스가 상기 고전위 노드에 접속되며, 드레인이 상기 제1 MOS 트랜지스터의 백 게이트에 접속되고, 게이트가 상기 출력 단자에 접속되고, 백 게이트가 상기 제1 MOS 트랜지스터의 백 게이트에 접속된 P 채널의 제6 MOS 트랜지스터를 더 구비하는 것을 특징으로 하는 출력 회로.
  53. 제48항에 있어서, 소스, 드레인, 게이트 및 백 게이트를 갖고 있고, 소스가 상기 출력 단자에 접속되며, 드레인 및 게이트가 상기 제2 MOS 트랜지스터의 드레인에 접속되고, 백 게이트가 상기 제 MOS 트랜지스터의 백 게이트에 접속된다.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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