CN1173367C - 半导体存储器 - Google Patents

半导体存储器 Download PDF

Info

Publication number
CN1173367C
CN1173367C CNB98109662XA CN98109662A CN1173367C CN 1173367 C CN1173367 C CN 1173367C CN B98109662X A CNB98109662X A CN B98109662XA CN 98109662 A CN98109662 A CN 98109662A CN 1173367 C CN1173367 C CN 1173367C
Authority
CN
China
Prior art keywords
bit line
semiconductor memory
read
storage unit
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB98109662XA
Other languages
English (en)
Other versions
CN1207560A (zh
Inventor
的场健二郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Publication of CN1207560A publication Critical patent/CN1207560A/zh
Application granted granted Critical
Publication of CN1173367C publication Critical patent/CN1173367C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)

Abstract

一个半导体存储器包括一对提供第一和第二读取地址并把存储在所选存储单元中的数据读到一对位线其中一条上的读取地址端，以及一个选择器，这个选择器对选择的位线开关以确定目前读取的数据是提供给第一读取地址还是第二读取地址，并将所选位线上读取的数据输出到输出端。因此，该半导体存储器可将加到预冲信号输入端的信号频率设置得比传统半导体存储器频率要低，并可提高读取数据的速度。

Description

半导体存储器
本发明一般与半导体存储器有关，更具体地说，本发明与静态随机存储器(SRAM)相关。
本发明是日本专利申请系列号210729/1997的对应申请，1997年8月5日申请，主体内容在此作为参考。
相关技术的描述：
SRAM归类为挥发性存储器，因为它要依赖持续电源的采用来保持所存储的数据。如果电源中断，除非有后备电源存储系统，否则存储内容就会被破坏掉。SRAM输出宽度范围从1到32位。标准输入和输出包括与CMOS，TTL和ECL接口的接口电路。电源提供范围包括标准5V和新的3.3V标准电源设备。SRAM是一个静态的挥发性存储单元，以及集成在同一芯片上对每个单元进行读/写的地址译码功能的矩阵。半导体存储器单元采用有源元件反馈，以交叉耦合反相器的形式存储逻辑1或0状态的一位信息。存储单元中的有源元件需要持续的直流(或静态)源来保持锁存的期望状态。存储单元并行排放，以便所有数据可以同时接受或读取。
本发明的一个目的是提供一个可将加到预冲信号输入端信号的频率设置成比传统半导体存储器频率要低的半导体存储器，并可提高读取数据的速度。
根据本发明的一个方面，为达到上述目标，这里提供一个半导体存储器，它包括第一和第二位线，多个在所述第一和第二位线间连接的存储单元，多对分别与相应所述多个存储单元连接的读取地址端，每对读取地址端分别提供第一和第二读取地址信号给每个相应的存储单元，所述第一读取地址信号通过所述第一位线将所述相应的存储单元的读取使能，并且所述第二读取地址信号通过所述第二位线将所述相应的存储单元的读取使能，一个输出端，以及一个与所述第一和第二位线及所述输出端连接的选择器开关，这个选择器用来控制输入，选择性地将所述输出端与所述第一和第二位线的相应一条连接，由此所述第一和第二地址信号将所述存储单元的读取使能。
根据本发明的另一个方面，为达到上述目标，这里提供一个半导体存储器，它包括第一和第二位线，多个在所述第一和第二位线间连接的存储单元，多对分别与相应所述多个存储单元连接的读取地址端，每对读取地址端分别提供第一和第二读/写地址信号给每个相应的存储单元，所述第一读/写地址信号通过所述第一位线将所述相应的存储单元的读和写使能，并且所述第二读取地址信号通过所述第二位线将所述相应的存储单元的读和写使能，一个输入端，一个与所述第一和第二位线及所述输入端连接的写控制电路，这个电路选择性地将所述输入端与所述第一和第二位线的相应一条连接，由此所述第一和第二地址信号将所述存储单元的写使能，一个输出端，以及一个与所述第一和第二位线及所述输出端连接的选择器开关，这个选择器用来控制输入，选择性地将所述输出端与所述第一和第二位线的相应一条连接，由此所述第一和第二地址信号将所述存储单元的读取使能。
虽然本申请的权利要求书具体指出和明确要求了被认为是本发明的主体内容，所以，本发明在这里连同它的内容，特点和优点将从以下连带附图的描述中得到更好的理解：
图1是一个示出了根据本发明的第一优选实施方式半导体存储器的原理图。
图2是一个示出了根据本发明的第一优选实施方式半导体存储器读取动作的时序图。
图3是一个示出了根据本发明的第二优选实施方式半导体存储器的原理图。
图4是一个示出了根据本发明的第二优选实施方式半导体存储器读取动作的时序图。
图5是一个示出了根据本发明的第三优选实施方式半导体存储器的原理图。
图6是一个示出了根据本发明的第三优选实施方式半导体存储器读取动作的时序图。
下面将参照附图对根据本发明第一优选实施方式的半导体存储器进行详细描述。
图1是一个示出了根据本发明的第一优选实施方式半导体存储器的原理图。
如图1所示，SRAM包括将位线BIT和I BIT进行预冲并与预冲信号输入端PC连接的预冲电路1，多个存储数据的存储单元2a，2b，2c，控制对所选存储单元进行数据写的写控制电路3，以及选择器5。
预冲电路1可由一对P沟管构成，这对管子的栅通过一个反相器与预冲信号输入端PC连接，源与电源端VDD连接，漏与位线BIT和I BIT连接。当H电平加到预冲信号输入端PC时，预冲电路1将位线BIT和I BIT进行预冲。当L电平加到预冲信号输入端PC时，预冲电路1中的这对P沟管就会关闭，所以位线BIT和I BIT不与电源端VDD电学连接。
每个存储单元2a，2b，2c由包括N沟晶体管N1和N2及反相器INV1和INV2的触发器电路构成。第一地址端ADR1n+1，ADR1n和ADR1n-1分别与各个晶体管N1的栅极连接。第二地址端ADR2n+1，ADR2n和ADR2n-1分别与各个晶体管N2的栅极连接。所以每个存储单元2a，2b，2c可以独立地通过各自相应于第一和第二地址端ADR1n+1，ADR1n，ADR1n-1，ADR2n+1，ADR2n和ADR2n-1的晶体管N1和N2进行存取。此外，当加到预冲输入端PC的电势为H电平时，对应于所选单元中存储数据的H和L电平互补地出现在位线BIT和I BIT上。
写控制电路3与写/读选择信号输入端WR，数据输入端IN及位线BIT和I BIT连接。当允许对存储单元2a，2b，2c之一进行写数据时，写控制电路3对应于加到数据输入端IN的电势互补地开关位线BIT和I BIT的电平。
选择器5是一个与门，异或门和或门组成的组合电路。选择器5是一个选择性地将通过位线BIT和I BIT读取的各个存储单元2a，2b，2c的输出传到输出端OUT的电路。位线BIT和选择端SEL的逻辑状态输入到与门。反相位线I BIT和选择端SEL输入到异或门。与门和异或门的输出输入到或门，然后逻辑或的数据输出到输出端OUT。
如以上所述组成的根据第一优选实施方式的半导体存储器的读取动作将参照图2进行描述。
图2是一个示出了根据本发明的第一优选实施方式半导体存储器读取动作的时序图。
一个预冲动作如下所述：
一个H电平输入到预冲信号输入端PC。结果，位线BIT和I BIT被预冲电路1设置为H电平(VDD电平)。在这个动作中，当选择端SEL为H电平时H电平从输出端OUT输出，而当选择端SEL为L电平时L电平从输出端OUT输出。此外，第一和第二地址端ADR1n+1，ADR1n，ADR1n-1，ADR2n+1，ADR2n和ADR2n-1被设置为L电平。
第一个数据的读取动作如下所述：
预冲之后，数据从位线BIT上读取。这时，L电平加到预冲电路信号输入端PC，另外H电平加到所选第一地址端，例如第一地址端ADR1n+1，ADR1n和ADR1n-1中的ADR1n。结果，存储单元2b中的N沟晶体管N1打开，存储在N沟MOS晶体管N1源端的数据被读取。读取的数据通过位线BIT从N沟MOS晶体管N1的漏端输出到与门。这里，如果H电平加到选择端SEL，那么位线BIT上读取的数据就输出到输出端OUT。这时，反相位线I BIT保持H电平。
第二个数据的读取动作如下所述：
在数据从位线BIT读出后，从存储单元2a中读取数据的动作不需要预冲动作就可以进行。所以，L电平加到所选第一地址端ADR1n，而H电平加到所选第二地址端，例如第二地址端ADR2n+1，ADR2n和ADR2n-1中的ADR2n+1。这时，预冲信号PC保持L电平。结果，存储单元2b中的N沟MOS晶体管N2打开，存储在N沟MOS晶体管N2源端的数据被读取，并且该数据通过反相位线I BIT从N沟MOS晶体管N2的漏端输出到异或门。这里，如果L电平加到选择端SEL，那么反相位线I BIT上读取数据的反相输出就输出到输出端OUT。这时，位线BIT已经保持从存储单元2b中读出的数据。
以上所述动作是一个周期。这之后，周期重复。在第一和第二个读取动作中，存储在存储单元中的数据选择性地从所期望的地址端读出。
如以上所述，第一优选实施方式的半导体存储器一次预冲动作就可以从两个存储单元中读取各自的数据。所以，第一优选实施方式的半导体存储器可以将加到预冲信号输入端的信号频率设置得比传统的半导体存储器的频率要低，从而可以提高读取数据的速度。
此外，在第一和第二读取动作期间，如果位线BIT和I BIT具有同样的逻辑状态，那么，第一优选实施方式的半导体存储器就可以在下一次预冲期间避免位线BIT和I BIT的电势变化。因此，第一优选实施方式的半导体存储器就可以实现低功耗。
根据本发明的第二优选实施方式的半导体存储器下面将参照附图进行详细描述。
图3是一个示出了根据本发明的第二优选实施方式半导体存储器的原理图。
如图3所示，第二优选实施方式的特点是包括将反相位线I BIT电势固定为H电平的高电势提供电路6。高电势提供电路6可以避免反相位线IBIT的电势下降。
高电势提供电路6包括输入端与选择端SEL连接的反相器INV3和通过输入一个反相器INV3输出来动作的P沟MOS晶体管P1。这里，P沟MOS晶体管P1的源端与电源电压VDD连接，而P沟MOS晶体管P1的漏端与反相位线I BIT连接。因此，当P沟MOS晶体管P1打开时，电源电压就通过P沟MOS晶体管P1加到反相位线I BIT上。
如以上所述组成的根据第二优选实施方式的半导体存储器的读取动作将参照图4进行描述。
图4是一个示出了根据本发明的第二优选实施方式半导体存储器读取动作的时序图。
一个预冲动作如下所述：
一个H电平输入到预冲信号输入端PC。结果，位线BIT和I BIT被预冲电路1设置为H电平(VDD电平)。在这个动作中，当选择端SEL为H电平时H，电平从输出端OUT输出，而当选择端SEL为L电平时，L电平从输出端OUT输出。此外，第一和第二地址端ADR1n+1，ADR1n，ADR1n-1，ADR2n+1，ADR2n和ADR2n-1被设置为L电平。
第一个数据的读取动作如下所述：
预冲之后，数据从位线BIT上读取。这时，L电平加到预冲电路信号输入端PC，另外H电平加到所选第一地址端，例如第一地址端ADR1n+1，ADR1n和ADR1n-1中的ADR1n。结果，存储单元2b中的N沟晶体管N1打开，存储在N沟MOS晶体管N1源端的数据被读取，并且读取的数据通过位线BIT从N沟MOS晶体管N1的漏端输出到与门。
这里，如果H电平加到选择端SEL，那么位线BIT上读取的数据就输出到输出端OUT。这时，反相位线I BIT保持H电平。这时，因为P沟MOS晶体管P1的栅为L电平，所以P沟MOS晶体管P1打开，而反相位线I BIT的电平固定为H电平。
第二个数据的读取动作如下所述：
选择端SEL的电平变为L电平。这时，预冲信号PC保持L电平。结果，H电平出现在反相器INV3的输出端，并且P沟MOS晶体管P1关闭。所以，反相位线I BIT的逻辑状态保持H电平，但固定状态结束。然后，L电平加到所选第一地址端ADR1n，而H电平加到所选第二地址端，例如第二地址端ADR2n+1，ADR2n和ADR2n-1中的ADR2n+1。结果，存储在所选存储单元2b中的反相数据通过反相位线I BIT输出到异或门。这里，如果L电平加到选择端SEL，那么反相位线I BIT上读取数据的反相输出就输出到输出端OUT。这时，位线BIT已经保持从存储单元2b中读出的数据。
以上所述动作是一个周期。这之后，周期重复。在第一和第二个读取动作中，存储在存储单元中的数据选择性地从所期望的地址端读出。
如以上所述，因为根据本发明的第二优选实施方式包括一个在第一数据读取动作期间(如图4中(i)，(ii)所示的周期)将反相位线I BIT电势固定在H电平的高电势提供电路，所以，它可以避免反相位线I BIT的电势下降。结果，本发明的第二优选实施方式可以避免电流流过选择器5。
因此，第二优选实施方式的半导体存储器可以实现低功耗，并可以避免反相位线I BIT的电势下降所引起的错误。
根据本发明的第三优选实施方式的半导体存储器下面将参照附图进行详细描述。
图5是一个示出了根据本发明的第三优选实施方式半导体存储器的原理图。
如图5所示，第三优选实施方式的特点是包括一个取代第一和第二实施方法中预冲电路的写专用预冲电路11，以及分别与位线BIT和I BIT连接并在读取动作进行时进行预冲动作的第一和第二高电势提供电路6，7。
写专用预冲电路11只有在数据写到存储单元2a，2b，2c中时才将H电平加到位线BIT和I BIT上。
第一高电势提供电路6类似于第二实施方法中的电路。
第二高电势提供电路7包括栅极与选择端SEL连接的P沟MOS晶体管P2。这里，P沟MOS晶体管P2的源与电源电压VDD连接，而P沟MOS晶体管P1的漏与位线BIT连接。所以，电源电压VDD当P沟MOS晶体管P2打开时通过P沟MOS晶体管P2加到位线BIT上。
如以上所述组成的根据第三优选实施方式的半导体存储器的读取动作将参照图6进行描述。
图6是一个示出了根据本发明的第三优选实施方式半导体存储器读取动作的时序图。
一个伴随第一数据读取的预冲动作如下所述：
当H电平加到选择端SEL时进行该动作。
当一个H电平加到选择端SEL时，反相器INV3的输出为L电平并且P沟MOS晶体管P1随后打开。结果，反相位线I BIT通过第一高电势提供电路6被预冲到一个H电平(VDD电平)。P沟MOS晶体管P2通过将H电平加到选择端SEL上而被关闭。结果，对位线BIT的预冲动作结束。
在这种条件下，存储在所选存储单元2b中的数据通过将H电平加到第一地址端ADR1以及将L电平加到第二地址端ADR2从位线BIT读出。随后，数据传给与门。这时，因为H电平加到选择端SEL，所以，从位线BIT读取的数据被输出到输出端OUT。
一个伴随第二数据读取的预冲动作如下所述：
当L电平加到选择端SEL时进行该动作。
当一个L电平加到选择端SEL时，反相器INV3的输出为H电平并且P沟MOS晶体管P1然后关闭。结果，对反相位线I BIT的预冲动作结束。P沟MOS晶体管P2通过将L电平加到选择端SEL而被打开，并且位线BIT通过第二高电势提供电路7进行预冲。
在这种条件下，存储在所选择的存储单元2a中的数据通过将L电平加到第一地址端ADR1以及将H电平加到第二地址端ADR2从反相位线IBIT读出。随后，数据传给与门。这时，因为L电平加到选择端SEL，所以，从反相位线I BIT读取的数据被输出到输出端OUT。
以上所述动作是一个周期。这之后，周期重复。在这些动作中，存储在存储单元中的数据选择性地从所期望的地址端读出。
如上所述，第三种优选实施方式的半导体存储器可以在位线BIT和IBIT中一条进行预冲期间从位线BIT和I BIT中的另外一条上读取所期望地址的数据。此外，因为第三种优选实施方式的半导体存储器在一个从预冲动作到数据读取动作周期中位线BIT和I BIT上只有一种电势状态，因此它比第一和第二优选实施方式的电势状态更长。所以，第三种优选实施方式可以有很长的周期来读取数据。因此，第三种实施方法可以实现低功耗。
尽管本发明参照所示的实施方法进行了描述，但是本描述不想局限在有限的范围内。所示实施方法的各种调整，以及本发明的其它实施方法，参照该描述将为本领域的技术人员所清楚。所以，试图做到所附的权利要求覆盖诸如本发明真实范围内的任何调整或实施方法。

Claims (20)

1.一个半导体存储器，包括：
第一和第二位线；
多个在所述第一和第二位线间连接的存储单元；
多对分别与所述多个存储单元的相应存储单元连接的读取地址端，每对读取地址端分别提供第一和第二读取地址信号给每个相应的存储单元，所述第一读取地址信号通过所述第一位线将所述相应的存储单元的读取使能，并且所述第二读取地址信号通过所述第二位线将所述相应的存储单元的读取使能；
一个输出端；以及
一个与所述第一和第二位线及所述输出端连接的选择器开关，这个选择器用来响应控制输入，选择性地将所述输出端与所述第一和第二位线的相应一条连接，由此所述第一和第二地址信号将所述存储单元的读取使能。
2.权利要求1中的半导体存储器，还包括在通过所述第一位线进行第一读取动作期间将所述第二位线保持为高电平的高电势提供电路，其中，第一读取动作是在预冲动作和通过所述第二位线进行的第二读取动作之间进行的。
3.权利要求2中的半导体存储器，其中所述第二位线是一条反相位线。
4.权利要求2中的半导体存储器，其中所述高电势提供电路包括一个输入与所述选择器控制输入连接的反相器和一个提供所述高电势并且栅极与所述反相器输出连接的晶体管。
5.权利要求1中的半导体存储器，还包括在通过所述第一位线进行第一读取动作期间将所述第二位线保持为高电平的第一高电势提供电路，以及通过所述第二位线进行第二读取动作期间将所述第一位线保持为高电平的第二高电势提供电路。
6.权利要求5中的半导体存储器，其中所述第一高电势提供电路包括一个输入与所述选择器控制输入连接的反相器，一个提供所述高电势给所述第二位线并且第一栅极与所述反相器输出连接的第一晶体管，所述第二高电势提供电路包括一个提供所述高电势给所述第一位线并且第二栅极与所述选择器控制输入连接的第二晶体管。
7.权利要求1中的半导体存储器，还包括一个在通过所述第一和第二位线进行连续读取动作之前响应预冲控制信号对第一和第二位线进行预冲的预冲电路。
8.权利要求7中的半导体存储器，其中所述预冲电路包括一对各有一个栅、一个源和一个漏的晶体管，并且所述栅接收预冲控制信号，所述源接收电源电压，各个所述漏与所述第一和第二位线连接。
9.权利要求1中的半导体存储器，其中每个所述存储单元包括至少一个触发器电路。
10.权利要求1中的半导体存储器，其中所述选择器是包括一个与门、一个异或门和一个或门的逻辑电路。
11.一个半导体存储器，包括：
第一和第二位线；
多个在所述第一和第二位线间连接的存储单元；
多对分别与所述多个存储单元的相应存储单元连接的读取地址端，每对读取地址端分别提供第一和第二读/写地址信号给每个相应的存储单元，所述第一读/写地址信号通过所述第一位线将所述相应的存储单元的读取使能，并且所述第二读/写地址信号通过所述第二位线将所述相应的存储单元的读取使能；
一个输入端；
一个与所述第一和第二位线及所述输入端连接的写控制电路，它选择性地将所述输入端与所述第一和第二位线的相应一条连接，由此所述第一和第二地址信号将所述存储单元的读取使能；
一个输出端；以及
一个与所述第一和第二位线及所述输出端连接的选择器开关，这个选择器用来响应控制输入，选择性地将所述输出端与所述第一和第二位线的相应一条连接，由此所述第一和第二地址信号将所述存储单元的读取使能。
12.权利要求11中的半导体存储器，还包括在通过所述第一位线进行第一读取动作期间将所述第二位线保持为高电平的高电势提供电路，其中，第一读取动作是在预冲动作和通过所述第二位线进行的第二读取动作之间进行的。
13.权利要求12中的半导体存储器，其中所述第二位线是一条反相位线。
14.权利要求12中的半导体存储器，其中所述高电势提供电路包括一个输入与所述选择器控制输入连接的反相器和一个提供所述高电势并且栅极与所述反相器输出连接的晶体管。
15.权利要求11中的半导体存储器，还包括在通过所述第一位线进行第一读取动作期间将所述第二位线保持为高电平的第一高电势提供电路，以及通过所述第二位线进行第二读取动作期间将所述第一位线保持为高电平的第二高电势提供电路。
16.权利要求15中的半导体存储器，其中所述第一高电势提供电路包括一个输入与所述选择器控制输入连接的反相器，一个提供所述高电势给所述第二位线并且第一栅极与所述反相器输出连接的第一晶体管，所述第二高电势提供电路包括一个提供所述高电势给所述第一位线并且第二栅极与所述选择器的控制输入连接的第二晶体管。
17.权利要求11中的半导体存储器，还包括一个在通过所述第一和第二位线进行连续读取动作之前响应预冲控制信号对第一和第二位线进行预冲的预冲电路。
18.权利要求17中的半导体存储器，其中所述预冲电路包括一对各有一个栅、一个源和一个漏的晶体管，并且所述栅接收预冲控制信号，所述源接收电源电压，各个所述漏与所述第一和第二位线连接。
19.权利要求11中的半导体存储器，其中每个所述存储单元包括至少一个触发器电路。
20.权利要求11中的半导体存储器，其中所述选择器是包括一个与门、一个异或门和一个或门的逻辑电路。
CNB98109662XA 1997-08-05 1998-06-05 半导体存储器 Expired - Fee Related CN1173367C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP210729/97 1997-08-05
JP9210729A JPH1153886A (ja) 1997-08-05 1997-08-05 半導体記憶装置
JP210729/1997 1997-08-05

Publications (2)

Publication Number Publication Date
CN1207560A CN1207560A (zh) 1999-02-10
CN1173367C true CN1173367C (zh) 2004-10-27

Family

ID=16594149

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB98109662XA Expired - Fee Related CN1173367C (zh) 1997-08-05 1998-06-05 半导体存储器

Country Status (5)

Country Link
US (1) US5953281A (zh)
JP (1) JPH1153886A (zh)
KR (1) KR100357425B1 (zh)
CN (1) CN1173367C (zh)
TW (1) TW379325B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7103197B2 (en) * 1993-11-18 2006-09-05 Digimarc Corporation Arrangement for embedding subliminal data in imaging
US6038634A (en) * 1998-02-02 2000-03-14 International Business Machines Corporation Intra-unit block addressing system for memory
US6104663A (en) * 1999-01-06 2000-08-15 Virage Logic Corp. Memory array with a simultaneous read or simultaneous write ports
US6856055B2 (en) 2002-07-11 2005-02-15 Emerson Electric Co. Interconnecting ring and wire guide
US6941638B2 (en) 2002-07-11 2005-09-13 Emerson Electric Co. Interconnecting method for segmented stator electric machines
JP4580784B2 (ja) * 2005-03-09 2010-11-17 株式会社東芝 半導体記憶装置及びそのデータ読み出し方法
US11615837B2 (en) * 2020-09-22 2023-03-28 Qualcomm Incorporated Pseudo-triple-port SRAM datapaths

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05151778A (ja) * 1991-06-05 1993-06-18 Mitsubishi Electric Corp スタテイツクランダムアクセスメモリおよびその制御方法
JP3609868B2 (ja) * 1995-05-30 2005-01-12 株式会社ルネサステクノロジ スタティック型半導体記憶装置
JP3892078B2 (ja) * 1996-05-08 2007-03-14 株式会社ルネサステクノロジ 半導体記憶装置
US5812469A (en) * 1996-12-31 1998-09-22 Logic Vision, Inc. Method and apparatus for testing multi-port memory

Also Published As

Publication number Publication date
JPH1153886A (ja) 1999-02-26
CN1207560A (zh) 1999-02-10
KR19990036585A (ko) 1999-05-25
US5953281A (en) 1999-09-14
TW379325B (en) 2000-01-11
KR100357425B1 (ko) 2003-01-15

Similar Documents

Publication Publication Date Title
CN1120497C (zh) 半导体存储器件的自动节能电路
CN1124616C (zh) 非易失性半导体存储器
CN1212435A (zh) 具有三态逻辑门电路的半导体集成电路
CN1694182A (zh) 静态随机存取存储器装置及其控制电路及控制方法
CN1519853A (zh) 用于降低单片直流电流的片上终接电路、方法及存储系统
CN1568522A (zh) 动态列块选择
CN1062246A (zh) 差分读出放大器
US4112506A (en) Random access memory using complementary field effect devices
CN1173367C (zh) 半导体存储器
US5774399A (en) Flash memory device
CN1311637C (zh) 基于lut可重配置逻辑体系结构的配置存储器实现
CN1119810C (zh) 多比特单元的数据检测设备及方法
US4112296A (en) Data latch
KR960001860B1 (ko) 반도체집적회로의 데이타 입출력선 센싱회로
CN1135560C (zh) 铁电存储器件
CN1090407C (zh) 模式设定电路
CN1728278A (zh) 半导体装置的操作方法以及该半导体装置
CN1794585A (zh) Mos型半导体集成电路装置
CN104168012A (zh) 电压电平转换器和实现其的系统
CN1185629A (zh) 半导体存储器
CN1846351A (zh) 静态锁存器
US4563598A (en) Low power consuming decoder circuit for a semiconductor memory device
CN1158671C (zh) 信号发生器
JPS6044747B2 (ja) メモリ装置
CN1397954A (zh) 提高了抗软错误能力的半导体存储电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: OKI SEMICONDUCTOR CO., LTD.

Free format text: FORMER OWNER: OKI ELECTRIC INDUSTRY CO., LTD.

Effective date: 20090508

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20090508

Address after: Tokyo, Japan

Patentee after: OKI Semiconductor Co., Ltd.

Address before: Tokyo, Japan

Patentee before: Oki Electric Industry Co., Ltd.

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20041027

Termination date: 20100605