CN1124616C - 非易失性半导体存储器 - Google Patents

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Abstract

本发明提供了一种非易失性半导体存储器能简化行解码器电路的电路结构，使芯片尺寸的增加为最小，并有选择地向一字线提供负电压。该非易失性半导体存储器包括一行解码器电路段，用于根据输入地址在存储单元阵列中选择一字线，并根据被选模式向被选字线输出一负电压或高电压，同时，向非选中的字线输出一地电压。

Description

非易失性半导体存储器
技术领域
本发明涉及一种非易失性半导体存储器，具体地说，涉及一种快速EEPROM(电可擦除/可编程只读存储器)中的负电压行解码器电路。
背景技术
对于具有多个存储单元且每个存储单元都包括一浮动栅的快速EEPROM来说，当将数据写入其上或从其上擦除时，将负电压作用于存储器晶体管的栅极，这对于获取低电压和装置的高可靠性是一个非常重要的技术。如果数据的写或擦除是在一很小的容量单元中进行的，则需要一行解码器电路，用来仅提供具有负的或高电压的被选字线。
现在，将描述这种快速EEPROM中的存储单元。表1显示了当使用费勒-罗德里姆(Fowler-Nordheim)隧道电流执行擦和写操作时，作用于存储单元各端子的偏压条件的范例。图1A和1B是在各操作中存储单元的剖视简图。在读出操作中，给控制栅极31提供5.0V电压，给漏极33提供1.0V电压，将源极32接地，从而可检测到流过存储单元的电流。在擦除操作中，于控制栅极31上作用15V(Vg)电压，漏极和源极接地，如图1A所示，其中，电子从基底发射到控制栅极31上。在写操作中，控制栅极31上作用-9.0V(Vg)的电压，漏极33上作用5.0V(Vd)电压，源极32接地，如图1B所示，其中，电子从控制栅极31逸出，进入漏极33。
                                            表1
Vcg Vd Vs VH VL
读出 5.0V/0.0V 1.0V/0.0V 0.0V 5.0V 0.0V
擦除 15.0V/0.0V 0.0V/0.0V 0.0V 15.0V 0.0V
写 -9.0V/0.0V(选/非选) 6.0V/0.0V(选/非选) 0.0V 3.0V -9.0V
图2是一传统的行解码器电路的方块图，它能满足作用于存储单元的控制栅极上的偏压条件。该行解码器电路包括：用于每一字线的正电压解码器41，因而可以对每个字线执行擦除和读出操作；和一负电压解码器42，用于在写操作中仅对被选字线提供一负电压。该行解码器电路也包括一P-沟道晶体管43，用于使正电压解码器41脱离负电压解码器42。
由于图2所示的行解码器需要负电压解码器42和P-沟道晶体管42，前者用于在写数据时给每一字线提供一负电压；后者用于阻止负电压，所以行解码器电路的面积变得很大，阻止了电路的高度集成，因而，增加了芯片尺寸。
图3是在日本未决专利公开申请06-215591中提出的一负电压行解码器的电路图，它示出了另一传统的例子。在图3中，一输入地址信号通过反相器25b且当作互补信号处理，通过由写信号62控制的两个传送门使地址的逻辑电平在写模式和其它模式(擦和读)之间反相。地址信号通过一反相器段46进行电平变换并作为一被选地址信号RAI51输出，该反相器段46包括两级电平移位器21b，22b和两个反相器。
电平移位器21b，21b分别由两个P-沟道晶体管和两个N-沟道晶体管组成。在电平移位器22b中，P-沟道晶体管Q35，Q36的每个源极都接到一电压VH上。N-沟道晶体管Q37，Q38的源极接地。在电平移位器21b中，P-沟道晶体管Q31，Q32的源极接到电压VH，N-沟道晶体管Q33，Q34的源极接到电压VL。两个反相器都分别提供有电压VH和VL。在擦除操作过程中电压VH是一高电压(例如15V)，由一内部电源发生电路提供，在其它模式中是一电源电压VCC来提供。在写操作过程中电压VL是一负电压(例如，-9V)，在其它模式中为接地电压。所以，地址信号由电平移位器22b转换成VH-GND电压信号，接着，由电平移位器21b转换成一VH-VL电压信号。行解码器电路具有这样的结构从而允许在写操作中将负电压仅用于一特定字线，但需要独立的地址逻辑反相电路，用于在写模式和其它模式之间反相地址的逻辑电平。由于在写操作过程中它也输出VCC电平给非选中字线，因而，很难维持表1所示的操作条件。
这种传统的非易失性半导体存储器需要正和负行解码器将一负电压施加于一字线，或需要输入地址逻辑反相电路以便在写模式和其它模式之间反相输入地址信号。因此，传统的非易失性半导体存储器中存在的一个问题是：构成一行解码器需要多个晶体管，因而芯片尺寸增加。而且，由于在写操作过程中VCC电平被输出到非选中字线，从而，可能干扰非选中字线。
发明内容
本发明的一个目的是提供一种非易失性半导体存储器，它能简化行解码器电路的电路结构，使得芯片尺寸的增加为最小，并有选择性地向单个字线提供一负电压。
一方面本发明提供了一种非易失性半导体存储器，包括：内部电源发生电路，它响应于一给定外部电压的输入而输出一大于输入电压的高电压和一负电压；一电源开关电路，用于在高电压和负电压之间进行转换并输出任一电压；一按矩陈排列的存储单元阵列，其中，多个电可擦除和可写入存储单元晶体管按行和列两个方向排列；和一行解码器电路段，它根据一输入地址，在存储单元阵列中选择一字线，并根据电流模式是擦除模式或写入模式，向被选字线输出负电压或高电压，而向非选中字线输出一地电压，行解码器电路段包括：
主解码器，用于响应于输入地址，分别从被选的第一和第二输出端子输出低电压和外部电压，而当被选字线提供有负电压时，从非选中的第一和第二输出端子输出外部电压和低电压；当被选字线提供有高电压时，从非选中的第一和第二输出端子输出高电压和地电压；
预解码器，用于根据输入地址和选中的模式从一被选输出端子输出负电压或外部电压，同时，从非选中输出端子输出地电压；和
字线驱动器，用于将每个主解码器的第一和第二输出端子与每个相应的预处理器输出端子连接在一起，并根据选中模式向被选中的字线输出负电压或外部电压，同时输出负电压到非选中的字线。
另一方面，本发明的非易失性半导体存储器是这样的：
每个主解码器包括：电源电压——高电压和地—负电压转换电路，用于根据输入地址，将输出电平分别转换成电源电压——高电压和地—负电压电平；高电压与负电压驱动器，用于根据这些转换电路的每一输出，从第一和第二端子输出高电压和负电压；
每个预解码器包括：电源电压——高电压和地—负电压转换电路，用于根据输入地址，将输出电平分别转换成电源电压——高电压和地—负电压电平；高电压与负电压驱动器，用于根据转换电路的每个输出，从它们的第一和第二端子输出高电压和负电压；和一个选择地址驱动器，用于输出由电压驱动器的输出触发并由被选模式转换的电压，和
每个字线驱动器包括：一第一开关，由主解码器的第一或第二输出进行切换，从而使得相应的预解码器的输出能够被输出，其中，预处理器的每个字线驱动器包括：第一N-沟道和P-沟道晶体管，其每个源极和漏级都串连在电源开关电路的输出和字线驱动器输出端子之间，每个栅极都连接到高压驱动器和负电压驱动器的每个输出上；和一第二N-沟道晶体管，其源极和漏极连接在输出端子和地之间，栅极连接到一复位信号上。
根据本发明的这样一种结构，一种类型的解码器，在擦除和读出数据时，可用于给被选字线提供高电压，当写数据时可提供负电压，同时保持非选中字线为地电压，因此，芯片尺寸的增加可达到最小且可以使用负电压。因而，可能降低内部电源电压，从而，获取了低电压和装置的高可靠性。
附图说明
图1A是一剖视简图，用于说明一传统的存储单元的擦和写操作；
图1B是一剖视简图，用于说明存储单元的写操作；
图2是一传统的行解码器电路中的主解码器的方块图；
图3是图2所示行解码器电路中的主解码器的电路图；
图4是一方块图，示出了本发明一实施例中用作半导体存储器的一瞬时EEPROM；
图5是图4所示行解码器电路中的一主解码器的电路图；
图6是图4所示行解码器电路中的一预解码器的电路图；
图7是图4所示行解码器电路中的一子字(字线)驱动器的电路图；
图8是一方块图，用于说明图4所示的行解码器电路的字线选择操作；
图9是一定时图，用于说明图4所示行解码器电路的擦操作；和
图10是一定时图，用于说明图4所示行解码器电路的写操作。
具体实施方式
下面将参考附图对本发明进行详细描述。
图4是一个方块图，显示了根据本发明实施例的快速EEPROM。该实施例的快速EEPROM包括：按矩阵排列的存储单元阵列20和20a，一地址缓冲器15，一主解码器18，预解码器16和16a，字线驱动器19，19a和19b，I/O缓冲器11，读出放大器/写电路12和12a，以及一正和负电压发生电路/电压控制电路14。
图5是一电路图，显示了图4所示的主解码器电路18。主解码器电路18包括：电平转换电路21，22，用于执行VCC-VH和GND-VL电平转换；一高电压驱动器23和一负电压驱动器24，用于分别接收电平转换电路21和22的输出，并驱动一主字线到VH电平或VL电平。
VCC-VH电平转换电路21由P-沟道MOS晶体管Q1，Q2和N-沟道MOS晶体管Q3，Q4组成。内部高电压发生电路的电压作用于P-沟道晶体管Q1和Q2的源极，N-沟道晶体管Q3，Q4的每个漏极和源极都连接在晶体管Q1，Q2的每个漏极和地电压之间。晶体管Q1的栅极连接到晶体管Q2，Q4的一公共漏极触点或漏—漏极节点，晶体管Q2的栅极连接到晶体管Q1，Q3的一公共漏极触点或漏—漏极节点。一地址信号通过一反相器35提供给晶体管Q4以及晶体管Q3的栅极。在这样的结构中，VCC-VH电平转换电路21从晶体管Q1，Q3的节点输出-输出信号57，从晶体管Q2，Q4的节点输出-输出信号57a。根据这些输出信号LS1O/LS1O，将一“L”电平转换成GND电平，“H”电平转换为高压VH电平。
GND-VL电平转换电路22由P-沟道MOS晶体管Q5，Q6和N-沟道MOS晶体管Q7，Q8组成，晶体管Q5，Q6的源极连接到电压VCC，N-沟道晶体管Q7，Q8的每个漏极和源极连接在晶体管Q5，Q6的每个漏极和电压VL之间。晶体管Q7的栅极连接到晶体管Q6，Q8的一公共漏极触点或漏—漏极节点，晶体管Q8的栅极连接到晶体管Q5，Q7的一公共漏极触点或漏—漏极节点。地址信号输入到晶体管Q5的栅极并通过反相器35输入到Q6的栅极。GND-VL电平转换电路22从晶体管Q5，Q7的节点输出-输出信号58，从晶体管Q6，Q8的节点输出-输出信号58a。根据输出信号58，58a，“H”电平保持在电压VCC，“L”电平被转换成负电压VL。
高电压驱动器23由一P-沟道晶体管Q9和N-沟道晶体管Q10组成，晶体管Q9的源极连接到高电压VH，晶体管10的漏极和源极连接在晶体管Q9的漏极和GND之间。负电压驱动器24由-P-沟道晶体管Q11和N-沟道晶体管Q12组成，晶体管Q11的源极连接到VCC，晶体管Q12的漏极和源极连接在晶体管Q11的漏极和电压VL之间。VH-VCC电平转换电路21的输出信号57输入到晶体管Q9的栅极，GND-VL电平转换电路22的输出信号58a输入到晶体管Q10的栅极。根据所述逻辑状态，电压VL或GND作为一输出信号55输出。另一方面，VH-VCC电平转换电路21的输出信号/LS1O输入到晶体管Q11的栅极，GND-VL电平转换电路22的输出信号LS20输入到晶体管Q12的栅极。根据所述逻辑状态，VCC或电压VL作为输出信号56输出。
图6是一电路图，示出了图4所示的预解码器16。
与主解码器电路相似，预解码器电路包括：一电平转换电路21a，用于执行VCC-VH(VH＞VCC)电平转换；一电平转换电路22a，用于执行GND-VL(VL＞GND)电平转换；一高电压驱动器23a和一负电压驱动器24a，分别用于驱动电平转换电路21a和22a；一选择地址驱动器27，用于根据由高电压驱动器23a和负电压驱动器24a选择和控制的模式，为一被选地址输出高电压VH或负电压VL；和一复位驱动器28，用于在复位时间将一被选电压复位成GND电平。高电压电平转换电路21a，负电压电平转换电路22a，高电压驱动器23a和负电压驱动器24a与主解码器电路18中对应结构相同。在这样的结构中，高电压驱动器23a输出一选择地址控制信号51a，负电压驱动器24a输出一选择地址控制信号51b。
选择地址驱动器27由P-沟道晶体管Q25和N-沟道晶体管Q26组成，晶体管Q25的漏极连接到一电压开关电路13，用于根据一模式选择信号将该驱动器27的输出切换成高电压VH或电压VL，晶体管Q25，Q26的源极连接到一选择地址信号51(RAZ)。高电压驱动器23a的输出信号51a输出到晶体管Q25的栅极，负电压驱动器24a的输出信号51b输入到晶体管Q26的栅极。
复位驱动器28有N-沟道晶体管Q27，它连接在选择地址信号51和GND之间。在这样的结构中，表现为VL-VCC电平的一复位信号53输入到晶体管27的栅极，这样，选择地址信号51被复位成GND。
图7是一电路图，示出了图4所示的字线驱动器19的结构。
字线驱动器19包括：P-沟道晶体管Q28和N-沟道晶体管Q29，它们的每个源极和漏极都连接在来自预解码器电路16的选择地址信号51和一字线52之间；和N-沟道晶体管Q30，它的漏极和源极连接在字线52和GND之间。主解码器电路18的输出信号55和56分别输入到晶体管Q28的栅极和晶体管Q29的栅极，这样，预解码器电路16的输出信号51被传送到字线52。当VL-VCC电平的复位信号54输入到晶体管Q30的栅极时，字线WL被复位成GND。
现在，将参考方块图8和定时图9和10来描述本实施例中的字线选择操作。
一主解码器18的输出信号55和56连接到多个字线驱动器19上(图中为4个)。各预解码器16的输出信号RAI也连接到一相应的字线驱动器19上，这些字线驱动器19的输出信号连接到另一主解码器18a。
首先，图9示出了一处于擦除模式的操作。当触发一擦除信号61时，从内部电压发生电路产生一电压VH(例如，15V)。电压VL保持在GND电平中。此时，主解码器18的输出信号55和预解码器16中的高电压驱动器23a的输出信号51a被上拉到电压VH。之后，当由一外部地址信号60输入到主解码器电路18和预解码器电路16的一地址信号被触发时，一被选主解码器18的输出信号55和56分别被电平转换电路21和22转换为GND和VCC电平，并输入到相应的字线驱动器电路19。与主解码器电路18类似，只有一被选中的预解码器电路16中的电平转换电路21a和22a执行电平转换，其中，高电压驱动器23a的输出51a和负电压驱动器24a的输出51b被分别转换成GND和VCC电平，并且选中的地址信号51提供有从电压开关电路13输出的电压VH。
被选主解码器18的输出信号55，56和被选预处理器16中被上拉到VH电平的选择地址信号51经过字线驱动器电路19，字线驱动器电路19的输出是由从VCC电平到GND电平。字线复位信号54驱动的，这样，仅有一个字线52被驱动到电压VH电平。
在连接到其它非选中的主解码器18的字线驱动器19中，每个非选中的主解码器的输出信号55和56分别被保持在电压VH电平和GND电平，字线复位信号54保持在VCC电平。在这种条件下，连接到选择地址信号51的每个非选中字线驱动器19中的P-沟道和N-沟道晶体管被截止，使得在不提供电压VH的情况下，非选中的字线能保持在GND电平。
在连接到被选中的主解码器电路18的字线驱动器19中，由于每个非选中的预解码器16的输出信号51为GND，那些连接到非选中的预解码器16的字线驱动器19也保持在GND电平。
尽管上面描述是关于一单个字线的擦除操作执行情况，可以改变地址缓冲器电路，同时选择多个预处理器电路的输出RAI，使擦除操作一次可在多个字线上进行。
下面将参考图10描述写操作。
当触发一写信号IPROG62时，从内部电压发生电路产生电压VL(例如，-9V)。电压VH保持在VCC电平。此时，主解码器电路18的输出信号56和预处理器16中的高电压驱动器24a的输出信号51b被下拉到电压VL。之后，当由外部地址信号60输入到主解码器电路18和预解码器电路16，16a，16b和16c的其中一个地址信号被触发时，被选中主解码器电路18的输出信号55和56分别被电平转换电路21和22转换成GND和VCC电平，并输入到相应的字线驱动器19。与主解码器电路18类似，只有在被选中的一个预解码器电路16中的电平转换电路21a和22a执行电平转换，其中，高电压驱动器23a的输出51a和负电压驱动器24a的输出51b被分别转换成GND和VCC电平，并向选择地址信号51提供从电压开关电路13输出的电压VL。
被选主解码器电路18的输出信号55，56和被选预解码器16中被下拉到VL电平的选择地址信号51经过字线驱动器19，字线驱动器19的输出是由从VCC电平到GND电平的字线复位信号54驱动的。这样，仅有一个字线被驱动到电压VL电平。
在连接到其它非选中的主解码器电路18的字线驱动器19中，每个非选中的主解码器电路18的输出信号55和56分别保持在VCC电平和GND电平，字线复位信号54保持在VCC电平。在这种条件下，连接到选择地址信号51(RAI)的每个非选中字线驱动器19中的P-沟道和N-沟道晶体管被截止，使得在不提供电压VL的情况下，非选中的字线可保持在GND电平。
在连接到被选的主解码器电路18的字线驱动器19中，由于每个非选中的预解码器16的输出信号51为GND，那些连接到非选中的预解码器16的字线驱动器19也保持在GND电平。
由于行解码器电路配置成上述结构，一种类型的解码器电路可用于提供一单个字线，它既有用于擦除操作的高电压，也有用于写入操作的负电压。因此，没必要给擦和写操作提供独立的解码器电路，或者是给写模式和其它模式提供输入地址逻辑反相电路，而这样的独立电路在传统芯片中是需要的。负压阻塞P-沟道晶体管也可从行解码器电路中除去。这样，行解码器的芯片尺寸可达到最小。另外，在每个模式中非选中的字线可恒定保持在GND电平。
上面的描述是针对使用费勒-罗德里姆隧道电流的FN型快速EEPROM的，其中，当写数据时向被选字线施加负电压，而当擦数据时，高电压大于外部电源电压，但是，本发明也可体现在一种CHE型快速EEPROM中，它用沟道热电子电流写数据，其中，当写数据时向被选字线施加高电压，当擦数据时施加负电压。
如上所述，由于本发明的非易失性半导体存储器可以使用一种类型的行解码器电路，在擦和读出数据时，仅向被选字线提供高电压，在写数据时提供负电压，同时保持非选中的字线为地电压，与传统的相比较，该行解码器的结构简化了，因而可使芯片尺寸最小。因此才有可能降低内部电源电压，获得低电压和设备的高可靠性。

Claims (4)

1.一种非易失性半导体存储器包括：内部电源发生电路，它响应于一给定外部电压的输入而输出一大于输入电压的高电压和一负电压；一电源开关电路，用于在高电压和负电压之间进行切换并输出任一电压；一按矩阵排列的存储单元阵列，其中，多个电可擦可写存储单元晶体管按行和列两个方向排列；和一个行解码器电路段，用于根据一输入地址在存储单元阵列中选择一个字线，并根据当前模式为擦模式或写模式向被选字线输出一个输出，或为负电压或为高电压，而向非选中的字线输出一地电压，其特征在于，上述行解码器电路段包括：
主解码器，用于响应于输入地址，分别从被选的第一和第二输出端子输出地电压和外部电压，同时当被选字线提供有负电压时，从非选中的第一和第二输出端子输出外部电压和地电压，当被选字线提供有高电压时，从非选中的第一和第二输出端子输出高电压和地电压；
预解码器，用于根据输入地址和被选模式从一被选的输出端子输出负电压或外部电压，而从非选中的输出端子输出地电压；和
字线驱动器，用于将每个主解码器的第一和第二输出端子与预处理器的每个相应的输出端子连接在一起，并根据被选模式向被选字线输出负电压或外部电压，同时向非选中的字线输出地电。
2.如权利要求1所述的非易失性半导体存储器，其中：
每个所述主解码器包括：电源电压—高电压和地—负电压转换电路，用于根据输入地址，将输出电平分别转换成电源电压—高电压和地—负电压电平；高电压和负电压驱动器，用于根据这些转换电路的每个输出，从它们的第一和第二端子输出高电压或负电压，
每个上述预解码器包括：电源电压—高电压和地—负电压转换电路，用于根据输入地址，将输出电平分别转换成电源电压—高电压和地—负电压电平；高电压和负电压驱动器，用于根据转换电路的每个输出，从它们的第一和第二端子输出高电压或负电压；和一选择地址驱动器，用于输出由电压驱动器的输出触发并由被选模式切换的电压，和
每个上述字线驱动器包括一第一开关，它由主解码器的第一或第二输出进行切换，使得相应预解码器的输出可输出。
3.如权利要求2所述的非易失性半导体存储器，其中，一第二开关电路被加入到上述预处理器中的选择地址驱动器和上述字线驱动器中，它用于响应于一复位信号的输入复位输出信号。
4.如权利要求2所述的非易失性半导体存储器，其中，上述预处理器的每个字线驱动器包括：第一N-沟道和P-沟道晶体管，它们的每个源极和漏极都串接在电源开关电路的输出和字线驱动器的输出端子之间，每个栅极连到高电压驱动器和负电压驱动器的每个输出上；和一第二N-沟道晶体管，它的源极和漏极连接在输出端子和地之间，其栅极连接到一复位信号上。
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