JP4519953B2 - メモリ回路用の電圧トランスレータ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は一般に半導体メモリ用の駆動回路に関するものであって、更に詳細には低電圧のフラッシュＥＥＰＲＯＭメモリ用の行駆動回路に関する。
【０００２】
【従来の技術】
既知のように、メモリ回路を実現する場合、特にフラッシュＥＥＰＲＯＭメモリでは、回路中に、論理信号の他に、広い電圧範囲を有する可変信号も同時に存在するため、それらを同時に取り扱うことが必要となるということに関連する問題が生ずる。そのような広い電圧範囲を有する可変信号は、メモリの各種動作モード、すなわち読み出し、プログラミング、あるいは消去動作で用いられることを意図している。他方、論理信号は制御信号であって、ＧＮＤと表記されるアース電位と、ＶＤＤと表記される供給電圧との間で変動する。低電圧あるいは低電力回路として指定されるそれらの回路における通常の供給電圧は、現時点で約３．３ボルトであって、他方、内部のプログラミングや消去動作のような操作を実行するために用いられる電圧は１２ボルトにも達する（例えば、読み出し動作では５ボルトである）。
【０００３】
一方で、このことは３．３ボルトの低い供給電圧から出発してより高い電圧を発生させるために、チップ上に各種の回路を組み込むことを余儀なくさせ、他方では、このことは、供給電圧よりも高いこれらの電圧を取り扱い、管理するのに適応した適当な回路を、メモリの適正な動作と両立しない遅延時間を導入することなしに、そして従ってメモリのアクセス時間に影響することなしに、メモリそれ自身の中へ導入することを余儀なくさせる。従って、それらの回路に対する本質的な要求事項は、それらの動作速度に関連している。それらの回路は電圧トランスレータとして定義される。
【０００４】
本発明は、供給電圧よりも高いそのような動作電圧を発生させることを目的としているわけではない。そうではなくて、本発明の１つの目的は、シリコンの面積の節約を達成しながら、それらの電圧を非常に高速に処理することである。
【０００５】
より正確には、本発明の１つの目的は電圧トランスレータ回路を提供することであって、その電圧トランスレータ回路は、それの入力ポートへ０ないし３．３ボルトの電圧範囲の論理電圧が供給された時でも、そして他の適当な回路によって生成された−９ないし１２ボルトの範囲の電圧が利用できる場合でも、後者の範囲内で完全に可変な出力電圧を供給するのに適応したものであって、同時に、そのような回路は組み込むために小さなシリコン面積しか必要としないものであるべきである。
【０００６】
メモリの読み出し時間はメモリの本質的な特性であり、またすべての読み出し動作が供給電圧よりも高い電圧を必要とするので、本発明の主要ではあるがその他のものを排除するものではない用途は、そのような読み出し電圧をメモリの選ばれた行あるいはワードラインへ結合させるように設計された電圧トランスレータ回路として動作させることによって、フラッシュＥＥＰＲＯＭメモリ用の行駆動回路用のものに見い出されるべきである。
【０００７】
【発明の解決しようとする課題】
以上のすべてのことを要約すると、３．３ボルトの供給電圧を備えた現在のフラッシュＥＥＰＲＯＭメモリ技術において、読み出し動作は選ばれたワードラインを５ボルトへ、また非選択のすべてのワードラインをアースＧＮＤへ駆動することによって実行される。プログラミングや消去のようなその他の動作を実行する時は、関連するワードラインを、典型的には−９ボルトないし１２ボルトの範囲にあるその他の電圧へ駆動すべきである。従って、供給電圧よりも明らかに高いそれらの電圧を受け入れるために、前記行駆動回路には高電圧トランジスタが使用されるべきである。ＰチャンネルあるいはＮチャンネルＭＯＳ技術において、前記の高電圧トランジスタは、当業者には良く知られたように、必要とされるゲート酸化物の顕著な厚さのために、低電圧トランジスタと比べて劣った特性しか示さない。このことが問題の本質である。上述のメモリのような、アクセス時間が１０ないし２０ナノ秒の範囲にある非常に高速の用途では、行駆動回路は、もし高電圧トランジスタを採用したとしても、ワードライン駆動電圧の結合における任意の遅延が、メモリのアクセス時間に直接的に悪影響を及ぼすという事実のために、非常に高速に、選ばれたワードラインを駆動すべきであるからである。
【０００８】
【課題を解決するための手段】
従って、０ないし３．３ボルトの範囲にある論理制御電圧と、−９ないし１２ボルトの範囲にあって、読み出し、プログラミング、あるいは消去動作を実行するための動作電圧（ＶＸ）とを有し、インバーター回路の入力ノードへつながれた選択信号を受信するＮＯＲゲート回路として模式的に示されたデコード区分を含むフラッシュＥＥＰＲＯＭメモリを必要とする状況から出発して、本発明の特別な目的は、メモリの行またはワードラインを駆動するための電圧トランスレータ回路であって、ここにおいて、
【０００９】
駆動すべきワードラインが、ゲートを前記ＮＯＲゲート回路および前記インバーター回路を通して供給される選択論理信号によって駆動されるようになった第１のＮ−ＭＯＳ型のスイッチトランジスタを介してアースへつながれており、更に第２のＰ−ＭＯＳ型のスイッチトランジスタを介して前記動作電圧へつながれており、
【００１０】
ゲートを前記ワードラインによって直接的に駆動されるようになった第１のＰ−ＭＯＳ型帰還トランジスタであって、前記動作電圧と前記第２のスイッチトランジスタのゲート領域との間に挿入された第１のＰ−ＭＯＳ型帰還トランジスタ、
【００１１】
ゲートを前記ワードラインによって直接的に駆動されるようになった第２のＮ−ＭＯＳ型帰還トランジスタであって、前記第１の帰還トランジスタと前記第２のスイッチトランジスタのゲート領域との間の接続ノードと、前記第１のスイッチトランジスタのゲート領域上の入力ノードとの間に挿入された第２のＮ−ＭＯＳ型帰還トランジスタ、
を含む電圧トランスレータ回路である。
【００１２】
好適実施例において、前記第１の帰還トランジスタと前記第２のスイッチトランジスタのゲート領域との間の接続ノードは、一旦反転され、前記ＮＯＲゲート回路と前記インバーター回路との間の接続ノードから入力する選択信号によってゲートが駆動されるようになったＮ−ＭＯＳ型の減結合トランジスタを介してアースへつながれている。
【００１３】
本発明のこれ以上の詳細および特長は、以下の図面を参照した詳細な説明から明らかになろう。図面には好適実施例が単に例示の目的で示されているが、それらに限定するわけではない。
【００１４】
【発明の実施の形態】
ここで、図１および図２を参照しながら、従来の回路の動作について説明する。
【００１５】
まず最初に注意しておくが、図１のインバーター回路ＢＵＦＦおよびＮＡＮＤゲート回路はこれからここで議論しようとする回路の実際の、そして個別の部品と考えてはいけない。そうではなくて、これらは既存の行デコード区分を表現するものとして記号的に示したものであって、説明を分かり易くするためだけのものである。更に指摘しておくが、ＶＸおよびＶＸＧＮＤは、関連のワードラインへトランスレートされるべき動作電圧およびアース電位を一般に指す。
【００１６】
ここで調べようとする回路では、ワードラインはノード１を通って、等価的にスイッチとして動作するＰチャンネルトランジスタプルアップ３とＮチャンネルトランジスタプルダウン２とによって、それぞれ電圧ＶＸとアースＶＸＧＮＤとへつながれている。トランジスタプルダウン２のゲート領域は入力ノード１６へつながれ、他方、トランジスタプルアップ３のゲート領域はノード６へつながれている。Ｐチャンネル帰還トランジスタＴＰ４が、動作電圧ＶＸと、ノード６上のトランジスタプルアップ３のゲート領域との間に挿入されている。帰還トランジスタＴＰ４のゲート領域はワードラインによって直接的に駆動されるようになっている。
【００１７】
動作は次のように行われる。論理値１を有する選択信号が入力リード上に存在する時、それはインバーター回路ＢＵＦＦによって０値へ反転されて、ＮＡＮＤゲート回路によって再び反転されてノード１６上の１値となる。それは論理信号であるので、低電圧信号であるこの信号はトランジスタプルダウン２をターン”オン”して、それがターン”オン”することによって、ノード１従って関連するワードラインをアースＶＸＧＮＤへ引き下げる。この低下したワードライン電圧は帰還トランジスタＴＰ４のゲート領域へ転送されて、トランジスタＴＰ４はターン”オン”する。トランジスタＴＰ４はノード６を介してトランジスタプルアップ３のゲート領域と電圧ＶＸとの間に挿入されているので、トランジスタＴＰ４がターン”オン”することによってノード６上の電圧がＶＸへ持ち上げられて、その結果としてトランジスタプルアップ３は完全にターン”オフ”する。このように、ワードラインは、”オン”であるトランジスタプルダウン２を介してＶＸＧＮＤへ完全に接続され、またそれは”オフ”であるトランジスタプルアップ３によって電圧ＶＸから完全に絶縁される。
【００１８】
高電圧ＶＸが、低電圧状態にある回路の論理区分に対して影響を及ぼすのを防止するために、減結合トランジスタＴＮ１をノード６とノード１６との間に挿入する。
【００１９】
上で述べたすべてのトランジスタは高電圧タイプのものであり、図面では文字Ｈを使用して表記されている。
【００２０】
帰還トランジスタＴＰ４を使わなければならない理由は、ノード６上、従ってトランジスタプルアップ３のゲート領域上に存在する論理電圧がトランジスタプルアップ３をターン”オフ”するのに十分ではないという事実のためである。実際、それは、この用途では５ボルトである電圧ＶＸへつながれるため、それのゲート領域が前記入力論理電圧で以て駆動されるものよりも十分高い状態になっているという状況が確認できる。
【００２１】
関連するワードラインが電圧ＶＸからアース電位ＶＸＧＮＤへ引き下げられる始動状態を考察したので、次に逆のスイッチオーバー動作について分析を行うことにする。
【００２２】
選択信号が論理状態０へトグルすると、インバーター回路ＢＵＦＦの出力には論理状態１が確立され、ノード１６上の、ＮＡＮＤゲート回路の出力には再び論理状態０が確立されよう。ノード１６上の論理電圧０は、トランジスタプルダウン２のゲート領域へ与えられた時、それをターン”オフ”して、その結果としてワードラインをアースＶＸＧＮＤから絶縁または減結合させる。更に、この論理電圧０はトランジスタＴＮ１およびノード６を介してトランジスタプルアップ３のゲート領域へ与えられ、それを強制的にターン”オン”させて、それによって、ワードライン電圧をＶＸへ持ち上げる。関連するワードラインが帰還トランジスタＴＰ４のゲート領域へつながっているので、ワードライン電圧が上昇すると、トランジスタＴＰ４の導通能力はこのトランジスタがターン”オフ”するまで低下する。このことはワードラインがちょうど電圧ＶＸまで上昇した時に発生する。トランジスタＴＰ４が”オフ”の時は、トランジスタプルアップ３が”オン”で、関連するワードラインは電圧ＶＸへ直接的につながれ、また、”オフ”状態にある前記トランジスタプルアップ３によって電圧ＶＸから完全に絶縁される。
【００２３】
【実施例】
この回路の、特にそれの動作速度に関して特性改善を図るために、本発明は図３に示された回路方式を採用することを推奨する。
【００２４】
インバーター回路ＢＵＦＦおよび後続のＮＡＮＤゲート回路によって実行されたデコード機能は、図３のＮＯＲゲート回路によっても実行できることを理解されるべきである。
【００２５】
図３において、関連するワードラインはここでも、Ｐチャンネルトランジスタプルアップ３によって動作電圧ＶＸへ、また、Ｎチャンネルトランジスタプルダウン２によってアース電位ＶＸＧＮＤへつながれていることが分かるであろう。更に、ゲート領域がワードラインによって直接的に駆動されるようになった帰還トランジスタＴＰ４が、電圧ＶＸと、ノード６を介したトランジスタプルアップ３のゲート領域との間に挿入される形で設けられていることが分かるであろう。この回路が既知の回路と本質的に異なっている点は、ゲートがこれもワードラインによって直接的に駆動されるようになった別のＮチャンネル帰還トランジスタＴＮ５が、ノード６、より正確にはトランジスタプルアップ３のゲート領域と、トランジスタプルダウン２のゲート領域との間に挿入されていることである。更に、ノード６とアースとの間にＮチャンネルトランジスタＴＮ１が挿入されており、このトランジスタＴＮ１がそれのゲート領域を前記ノード５、従って１段の反転を受けた同じ選択信号によって駆動されていることが分かるであろう。
【００２６】
動作はつぎのように行われる。選択論理信号が０レベルにある時は、ノード５は供給電圧ＶＤＤに対応する論理レベル１にある。反転した選択信号によって駆動されるトランジスタＴＮ１がターン”オン”して、ノード６を強制的に論理レベル０へ引き下げる。ノード６が論理レベル０へ強制されるやいなや、トランジスタプルダウン２がターン”オフ”する。この理由は、ノード５上の論理レベル１がインバーター回路ＢＵＦＦによって再び反転されて、ノード０上の論理レベル０の信号となり、それに従ってターン”オフ”されるべきトランジスタプルダウン２のゲート領域上の論理レベルを０とするからである。
【００２７】
トランジスタＴＮ５について考察すると、ノード０上に０ボルトの電圧が確立され、上のことから分かるように、トランジスタＴＮ１の”オン”状態のために、ここでもノード６上に０ボルトの電圧が確立される。
【００２８】
ノード６が０レベルにあり、トランジスタプルダウン２が”オフ”状態にあるため、トランジスタプルアップ３はターン”オン”されて、それが原因でワードラインは電圧ＶＸへ向かって上昇を始める。電圧ＶＸへ上昇することによって、ワードラインはノード１８を介して帰還トランジスタＴＰ４をターン”オフ”させる。他方、ノード１８上の電圧が高くなればＮチャンネルトランジスタＴＮ５のゲート領域の電圧は高くなる。しかし、ノード６とノード０の両方、すなわちこのトランジスタの両端に論理レベル０が存在するので、トランジスタＴＮ５の”オン”状態は何も影響しない。最終的な結果として、関連するワードラインは電圧ＶＸへ上昇して、電圧ＶＸＧＮＤからは完全に減結合されることになろう。
【００２９】
逆方向のスイッチオーバー動作を実行する時は、選択信号が論理レベル０から論理レベル１へ変化すると、ノード５は反転したレベル０を受け取ることになって、その結果、トランジスタＴＮ１はターン”オフ”されて、ノード６をクリアーする、すなわち、それをアース電圧ＧＮＤから減結合させる。インバーター回路ＢＵＦＦによって実行される更に別の信号反転の結果、ノード０はレベル１へと変化して、トランジスタプルダウン２をターン”オン”させるようにそれのゲート領域を駆動する。同時に、ノード０上の電圧は第２の帰還トランジスタＴＮ５を通してノード６へ完全にトランスレートされる。実際、前のスイッチオーバー動作の結果の電圧ＶＸが今もノード１８および関連するワードラインからトランジスタＴＮ５のゲート領域へ与えられているので、トランジスタＴＮ５は”オン”のままである。
【００３０】
このスイッチオーバー動作においては次の状況が利用される。ワードラインは今も電圧ＶＸであって、トランジスタＴＮ５は”オン”である。ノード０上で有効な論理レベル０の信号は、トランジスタプルダウン２をターン”オン”するばかりでなく、−そしてこれが主要な目的であるが−ある特定の量の電荷をノード６へ転送させることによって、ノード６の電圧をわずかに上昇させることに成功する。実際のところ、ノード６は、トランジスタＴＮ５が存在しない場合に到達するレベルよりもわずかに高いレベルへ上昇する。ノード６上の電圧がより高速に上昇する場合は、二重の効果が得られる、すなわち、それがＰチャンネルトランジスタプルアップ３のゲート領域へつながれているため、それがターン”オフ”するのを助け、かつ加速する。
【００３１】
この動作段階において、以下のような動作パターンが確立される。ノード６上の電圧が上昇し、ワードライン電圧を低下させることを狙ってトランジスタプルダウン２がターン”オン”される。電圧が０に近い時は、それはトランジスタＴＮ５をターン”オフ”させ始める。しかし、始動させ、その後少しずつ進めるべきトランジスタプルアップ３のターンオン作用を許容する初期のトリガー動作が発生して、それによって遷移時間が短縮されることが分かるであろう。ノード６上の電圧が上昇しつつあるので、トランジスタプルアップ３はターン”オフ”しつつあり、従って、ワードラインの電圧は０へ低下しつつある。それが０へ近づくにつれて、それは第２のＮチャンネル帰還トランジスタＴＮ５をターン”オフ”させるが、それはまた第１の帰還トランジスタＴＰ４をターン”オン”させて、それが原因となってトランジスタプルアップ３のターン”オフ”が完了する。この時点において、トランジスタプルアップ３がターン”オフ”されており、トランジスタプルダウン２がターン”オン”されているので、ワードラインは電圧ＶＸから減結合されて、電圧ＶＸＧＮＤへ結合されることになる。
【００３２】
本回路の本質的な特徴は、ノード０とノード６との間に上で述べた第２の帰還効果を利用することである。この帰還効果は、０から１への遷移することによって、ワードラインの既存の状態とつながるそれの既存の導通状態を利用するトランジスタＴＮ５によって保証される。
【００３３】
図２および図４を参照すると、ここにはノード６上およびワードライン上の選択電圧の振る舞いが示されているが、ノード６上の電圧が従来の回路における到達レベルよりも少し高いレベルにまで上昇することが明らかである。ノード６上の電圧立ち上がりがより高速であることは、トランジスタプルアップ３のターン”オフ”が高速であることを意味し、このことは翻れば電圧ＶＸから減結合されるワードライン電圧の高速な減衰を意味する。
【００３４】
これらの観測を完全なものとするために、トランジスタＴＰ４によって保証される第１の帰還効果がこの回路の出力および入力両端間の帰還効果である一方で、回路の入力端から直接的に促進される第２の帰還効果が導入されていることに注目すべきである。すなわち、回路の出力はトランジスタＴＮ５中の導通状態を予め確立するためだけのものである。トランジスタＴＮ５はそれの制御信号をその出力端からは受信しない。そうではなくて、それは回路の入力端からそのような信号を、時間先行して、それによって上で定義した始動効果を促進しながら受信する。
【００３５】
上述の結果は、前記トランジスタＴＮ５によってロードを与えられるノード１８という出費を払って達成されるものであるが、この欠点は、前記の始動効果によって帳消しにされていることに加えて、例えば、Ｌ＝１．４およびＷ＝６．といった、前記トランジスタの小型化された寸法の点で、プロセスの観点からも全く許容できるものである。
【００３６】
本発明に従う方式の、ＮＡＮＤゲート回路の代わりにＮＯＲゲート回路を使用することに関する更に別の特長は、その実施のために必要とされるシリコン面積を減らすことによって得られる。
【００３７】
事実、メモリ構造において、行駆動回路はメモリアレイと同じＹ寸法を有すべきであることが知られている。このことは、回路のＸ寸法で実現される任意の縮小が、それの包括的な面積のより適切な縮小につながることを意味する。これは、そのような縮小が回路のＹ寸法全体に拡大できるためである。従って、シリコン面積を節約したい時は、関連する駆動回路を設計する場合にその幅寸法をできる限りコンパクトにすることが本質的に重要である。従来の方式と本発明に従う方式との差について、すべてのＷ値を加え合わすことによって調査が行われた。そして分かったことは、本発明に従う方式は従来の１つの方式よりも小さい累積Ｗ寸法を与えるということである。このことはより少ないシリコン面積を備えたより優れた特性という２重の利点を意味する。
【００３８】
本発明の好適実施例についてこれまで説明してきた。しかし、当業者は本発明の展望から外れることなしに、ここに述べた要素に対して各種の変更や変形を行うことができることは理解されよう。
【００３９】
以上の説明に関して更に以下の項を開示する。
（１）フラッシュＥＥＰＲＯＭメモリの行またはワードラインを駆動するための電圧トランスレータ回路であって、前記トランスレータ回路が、０ないし３．３ボルトの範囲にある制御論理電圧、および、−９ないし１２ボルトの範囲にある、読み出し、プログラミング、あるいは消去動作を実行するための動作電圧を受信するように配置されており、前記トランスレータ回路が、
入力ノード（ノード５）を介して選択信号を結合させるようにインバーター回路（ＢＵＦＦ）へつながれたデコード区分、を含んでおり、ここにおいて、
駆動されるべきワードライン（ノード１）は、ゲート（ノード０）が前記ＮＯＲゲートを介して与えられる選択論理信号によって駆動されるようになった第１のＮ−ＭＯＳ型のスイッチトランジスタ（プルダウン２）を介してアース（ＶＸＧＮＤ）へつながれ、また第２のＰ−ＭＯＳ型のスイッチトランジスタ（プルアップ３）を介して動作電圧（ＶＸ）へつながれており、
前記ワードラインによって直接的に駆動されるようになったゲート（ノード６）を有する第１のＰ−ＭＯＳ型帰還トランジスタ（ＴＰ４）であって、前記動作電圧（ＶＸ）と、前記第２のスイッチトランジスタ（プルアップ３）のゲート領域（ノード６）との間に挿入された第１のＰ−ＭＯＳ型帰還トランジスタ、
前記ワードラインによって直接的に駆動されるようになったゲート（ノード１８）を有する第２のＮ−ＭＯＳ型帰還トランジスタ（ＴＮ５）であって、前記第１の帰還トランジスタ（ＴＰ４）と前記第２のスイッチトランジスタ（プルアップ３）のゲートとの間の接続ノード（ノード６）と、前記第１のスイッチトランジスタ（プルダウン２）のゲート上の入力ノード（ノード０）との間に挿入された第２のＮ−ＭＯＳ型帰還トランジスタ、
を含むことを特徴とする電圧トランスレータ回路。
【００４０】
（２）第１項記載の電圧トランスレータ回路であって、前記第１の帰還トランジスタ（ＴＰ４）と前記第２のスイッチトランジスタ（プルアップ３）のゲートとの間の接続ノード（ノード６）がＮ−ＭＯＳ型の減結合トランジスタ（ＴＮ１）を介してアースへつながれており、前記減結合トランジスタのゲートが前記ＮＯＲゲート回路と前記インバーター回路（ＢＵＦＦ）との間の接続ノード（ノード５）から受信される一旦反転された選択信号によって駆動されるようになっていることを特徴とする電圧トランスレータ回路。
【００４１】
（３）第１項または第２項記載の電圧トランスレータ回路であって、前記スイッチトランジスタ（プルアップ３、プルダウン２）、前記帰還トランジスタ（ＴＰ４、ＴＮ５）、および前記減結合トランジスタ（ＴＮ１）が高電圧（Ｈ）トランジスタであることを特徴とする電圧トランスレータ回路。
【００４２】
（４）フラッシュＥＥＰＲＯＭメモリの行またはワードラインを駆動するための電圧トランスレータ回路であって、前記トランスレータ回路が、０ないし３．３ボルトの範囲にある制御論理電圧、および、−９ないし１２ボルトの範囲にある、読み出し、プログラミング、あるいは消去動作を実行するための動作電圧を受信するように配置されており、前記トランスレータ回路が、入力ノード（ノード５）を介して選択信号を結合させるようにインバーター回路（ＢＵＦＦ）へつながれたＮＯＲゲート回路を有するデコード区分を含んでおり、ここにおいて、
駆動されるべきワードライン（ノード１）は、ゲート（ノード０）が前記ＮＯＲゲートを介して与えられる選択論理信号によって駆動されるようになった第１のＮ−ＭＯＳ型のスイッチトランジスタ（プルダウン２）を介してアース（ＶＸＧＮＤ）へつながれ、また第２のＰ−ＭＯＳ型のスイッチトランジスタ（プルアップ３）を介して動作電圧（ＶＸ）へつながれており、
前記ワードラインによって直接的に駆動されるようになったゲート（ノード６）を有する第１のＰ−ＭＯＳ型帰還トランジスタ（ＴＰ４）であって、前記動作電圧（ＶＸ）と、前記第２のスイッチトランジスタ（プルアップ３）のゲート領域（ノード６）との間に挿入された第１のＰ−ＭＯＳ型帰還トランジスタ、
前記ワードラインによって直接的に駆動されるようになったゲート（ノード１８）を有する第２のＮ−ＭＯＳ型帰還トランジスタ（ＴＮ５）であって、前記第１の帰還トランジスタ（ＴＰ４）と前記第２のスイッチトランジスタ（プルアップ３）のゲートとの間の接続ノード（ノード６）と、前記第１のスイッチトランジスタ（プルダウン２）のゲート上の入力ノード（ノード０）との間に挿入された第２のＮ−ＭＯＳ型帰還トランジスタ、
を含むことを特徴とする電圧トランスレータ回路。
【図面の簡単な説明】
【図１】従来の行駆動回路の回路図。
【図２】図１の回路における注目すべき電圧の波形図。
【図３】本発明に従う行駆動回路の回路図。
【図４】図３の回路における注目すべき電圧の波形図。
【符号の説明】
０ ノード
１ ノード
２ プルダウントランジスタ
３ プルアップトランジスタ
５ ノード
６ ノード
１６ 入力ノード
１８ ノード

Claims (12)

1. メモリ装置用デコーダ回路であって、
   少なくとも１個の入力選択信号を受け取るための少なくとも１個の入力ノードと論理デコード出力ノード、および反転論理デコード出力ノードを有する論理デコード回路であって、前記論理デコード回路が第１供給電圧ノードと参照電圧ノードの間に接続され、前記論理デコード回路が前記論理デコード出力ノードについて論理デコード出力信号を供給し、反転論理デコード出力信号を反転論理デコード出力ノードに供給し、前記論理デコード出力信号と反転論理デコード出力信号は第１電圧範囲を有する論理デコード回路、
   前記論理デコード出力ノードに接続されるトランスレータ回路であって、
   第１導電型の第１トランジスタであって、前記第１トランジスタはソース、ドレイン及びゲートを有し、前記第１トランジスタのゲートは第４のノードに接続され、前記第１トランジスタのソース−ドレイン経路が第２供給電圧ノードと出力ノードの間に接続され、前記第２供給電圧ノードにおける第２供給電圧が前記第１供給電圧ノードにおける第１供給電圧より大きく、前記出力ノードにおける出力信号が第２電圧範囲を有し、前記第２電圧範囲の大きさが前記第１電圧範囲の大きさより大きい第１トランジスタ、
   第２導電型の第２トランジスタであって、前記第２トランジスタはソース、ドレイン及びゲートを有し、前記第２トランジスタのソース−ドレイン経路が前記出力ノードと第２参照電圧ノードとの間に接続され、前記第２トランジスタの前記ゲートが前記反転論理デコード出力ノードに接続される第２トランジスタ、
   前記第１導電型の第３トランジスタであって、前記第３トランジスタはソース、ドレイン及びゲートを有し、前記第３トランジスタのソース−ドレイン経路が前記第２供給電圧ノードと第４ノードの間に接続され、前記第３トランジスタの前記ゲートが前記出力ノードに接続される第３トランジスタ、
   前記第２導電型の第４トランジスタであって、前記第４トランジスタはソース、ドレイン及びゲートを有し、前記第４トランジスタのソース−ドレイン経路が前記第４ノードと前記第２トランジスタの前記ゲートの間に接続され、前記第４トランジスタの前記ゲートが前記出力ノードに接続される第４トランジスタ、および、
   第２導電型の第５トランジスタであって、当該第５トランジスタはソース、ドレインおよびゲートを有し、前記第５トランジスタのソース−ドレイン経路は前記第４ノードと前記参照電圧ノードとの間に接続され、前記第５トランジスタの前記ゲートは前記論理デコード出力信号に接続された第５トランジスタ、
   を有するトランスレータ回路、
   を有するメモリ装置用デコーダ回路。
2. 請求項１記載のメモリ装置用デコーダ回路であって、前記第１導電型がＰ型であり、前記第２導電型がＮ型であることを特徴とするメモリ装置用デコーダ回路。
3. 請求項１記載のメモリ装置用デコーダ回路であって、第２電圧範囲が負の消去電圧と正のプログラミング電圧との間にあることを特徴とするメモリ装置用デコーダ回路。
4. 請求項３記載のメモリ装置用デコーダ回路であって、前記第２供給電圧が前記正のプログラミング電圧であることを特徴とするメモリ装置用デコーダ回路。
5. 請求項２記載のメモリ装置用デコーダ回路であって、前記論理デコード回路がＮＯＲ論理回路を有することを特徴とするメモリ装置用デコーダ回路。
6. 請求項５記載のメモリ装置用デコーダ回路であって、前記論理デコード回路が、前記ＮＯＲ論理回路の出力に接続されるインバータを更に有することを特徴とするメモリ装置用デコーダ回路。
7. 請求項１記載のメモリ装置用デコーダ回路であって、前記参照電圧がアース電位とされ、前記第１供給電圧が、前記参照電圧よりも大きく、３．３Ｖより大きくないことを特徴とするメモリ装置用デコーダ回路。
8. 請求項７記載のメモリ装置用デコーダ回路であって、前記第２供給電圧が前記供給電圧より大きく、１２Ｖより大きくないことを特徴とするメモリ装置用デコーダ回路。
9. メモリ装置用デコーダ回路であって、
   少なくとも１個の入力選択信号を受け取るための複数の入力ノードと論理デコード出力ノードと反転論理デコード出力ノードを有する論理デコード回路であって、前記論理デコード回路が第１供給電圧ノードと参照電圧ノードの間に接続され、前記論理デコード回路が前記論理デコード出力ノードについて論理デコード出力信号を供給し、および反転論理デコード出力信号を反転論理デコード出力ノードに供給し、前記論理デコード出力信号と反転論理デコード出力信号は第１電圧範囲を有する論理デコード回路、
   前記論理デコード出力ノードに接続されるトランスレータ回路であって、
   第１導電型の第１トランジスタであって、前記第１トランジスタはソース、ドレイン及びゲートを有し、前記第１トランジスタのゲートは第４ノードに接続され、前記第１トランジスタのソース−ドレイン経路が第２供給電圧ノードと出力ノードの間に接続され、前記第２供給電圧ノードにおける第２供給電圧が前記第１供給電圧ノードにおける第１供給電圧より大きく、前記出力ノードにおける出力信号が第２電圧範囲を有し、前記第２電圧範囲の大きさが前記第１電圧範囲の大きさより大きい第１トランジスタ、
   第２導電型の第２トランジスタであって、前記第２トランジスタはソース、ドレイン及びゲートを有し、前記第２トランジスタのソース−ドレイン経路が前記出力ノードと前記参照ノードと異なる第２参照電圧ノードとの間に接続され、前記第２トランジスタの前記ゲートが前記反転論理デコード出力ノードに接続される第２トランジスタ、
   前記第１導電型の第３トランジスタであって、前記第３トランジスタはソース、ドレイン及びゲートを有し、前記第３トランジスタのソース−ドレイン経路が前記第２供給電圧ノードと前記第４ノードの間に接続され、前記第３トランジスタの前記ゲートが前記出力ノードに接続される第３トランジスタ、
   前記第２導電型の第４トランジスタであって、前記第４トランジスタはソース、ドレイン及びゲートを有し、前記第４トランジスタのソース−ドレイン経路が前記第４ノードと前記第２トランジスタの前記ゲートの間に接続され、前記第４トランジスタの前記ゲートが前記出力ノードに接続される第４トランジスタ、および、
   第２導電型の第５トランジスタであって、当該第５トランジスタはソース、ドレインおよびゲートを有し、前記第５トランジスタのソース−ドレイン経路は前記第４ノードと前記参照電圧ノードとの間に接続され、前記第５トランジスタの前記ゲートは前記論理デコード出力ノードに接続された第５トランジスタ、
   を有するトランスレータ回路、
   を有するメモリ装置用デコーダ回路。
10. 請求項９記載のメモリ装置用デコーダ回路であって、前記第１導電型がＰ型であり、前記第２導電型がＮ型であることを特徴とするメモリ装置用デコーダ回路。
11. 請求項９記載のメモリ装置用デコーダ回路であって、前記第２参照電圧ノードが負の参照電圧に接続されることを特徴とするメモリ装置用デコーダ回路。
12. 請求項１１記載のメモリ装置用デコーダ回路であって、前記デコーダ回路がフローティング・ゲート・メモリのワードラインを駆動する行デコーダ回路であって、前記参照電圧がアース電位とされ、前記負の参照電圧が消去電圧であり、前記第２供給電圧が前記供給電圧より実質的に大きなプログラミング電圧であることを特徴とするメモリ装置用デコーダ回路。

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