TWI502890B - 電壓位準平移器與用於平移電壓位準之方法 - Google Patents

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Description

電壓位準平移器與用於平移電壓位準之方法
本發明之技術領域與用於平移兩個不同電壓域間電壓位準之電壓位準平移器相關
提供電壓位準平移器以將訊號由一電壓域(voltage domain)轉換至另一電壓域為習知技術。此技術讓不同電壓位準下運作之電路可彼此交互聯繫(interface)。
在設計特殊用途積體電路(Application Specific Integrated circuit,ASIC)時，電路設計通常由標準基本單元來實施。如此ASIC製造廠可產生已知電氣特性(如傳播延遲、電容及電感)而可在第三方電路設計工具中呈現之功能區塊。標準基本單元設計為應用這些功能區塊，以達成高閘密度以及良好的電性表現，並小心的控制用於標準基本單元設計中之電路元件的限制(如電氣特性)。
已知包括於標準基本單元設計中的電壓位準平移器通常包含雙電壓NWELL架構，其製作成本高，且相對上佔據較大的電路面積。已知標準基本單元庫位準平移器具有佔據之面積較理想面積大、高漏電流及較慢的電壓平移反應時間等問題。目前已知之電壓平移器中並無具有單一NWELL且在標準基本單元庫中實際可實施之電壓平移器。
因此，需要有適用於標準基本單元庫，且具有較小的面 積、較低的漏電流、較快的反應時間及可以較低成本製造之電壓位準平移器。
第1圖示意性的繪示一已知的使用於標準基本單元庫中的電壓位準平移器。第1圖中的電路包含複數個互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)電晶體，且包含兩個NWELL。第1圖中之標準基本單元為一兩倍高度基本單元，其因該電路之傳輸電晶體之PMOS之NWELL為分離獨立。
第一圖之標準基本單元為電路100，其包含一PMOS電晶體102，其源極連接至低電壓域(low voltage domain，VDDL)而汲極連接至一NMOS電晶體104，其源極連接至接地電壓。NMOS電晶體104之閘極連接到輸入電壓Vin_L，其可為邏輯位準0或邏輯位準1。PMOS電晶體102及NMOS電晶體102共同做為電路100之一第一獨立NWELL。
一第二(分離)NWELL以一組四個PMOS電晶體106、108、110、112形成於該標準基本單元100之電路上。PMOS電晶體106及108之源極連接至高電壓域(high voltage domain，VDDH)。除此四個PMOS電晶體106、108、110、112之外，更有兩個NMOS電晶體114、116，其完成一具有六個電晶體並連接於VDDH及一接地電壓線(ground potential voltage line)117之子電路(sub-circuit)。在此六個電晶體的子電路中，PMOS電晶體106及NMOS電晶體114的閘極皆連接至輸入電壓Vin_L，而PMOS電晶體 108及NMOS電晶體116之閘極皆連接至一電路節點152，其位於第一NWELL之PMOS 102及NMOS 104之汲極之間。
PMOS電晶體110及112為交叉耦合，意即PMOS電晶體112之閘極連接至NMOS電晶體114之汲極，而PMOS電晶體110之閘極連接至節點156，其連接電晶體116及112之汲極。標準基本單元100之輸出Vout_H由訊號路徑(signal path)提供，其包含串聯之一第一反相器118以及一第二反相器120。電路100中需要兩個NWELL的原因為傳輸電晶體PMOS 102之NWELL必需和由電晶體106、108、110、112構成之一般的NWELL分離。實際上，最好可將PMOS電晶體102(其源極連接至VDDL)之本體(body)維持在相同之相應的源極電位能位準，也就是VDDL。不然，若PMOS電晶體102之基材(substrate)維持在一般的電壓域VDD，則PMOS 102之本體對源極電位能會因所謂的電晶體之「本體效應」(body effect)而增加，並造成PMOS電晶體102之臨界電壓增加。需了解PMOS 102在閘極及源極間之電壓小於臨界電壓Vt時導通。而高臨界電壓Vt會不易關閉PMOS電晶體102。而我們不希望發生這種情況。因此，將兩個電晶體102及104獨立於分離之NWELL中以使PMOS 102之本體維持在低源極電壓位準VDDL。
電路100之雙NWELL結構以及兩倍高度(double height)基本單元表示基本單元之面積較大且製作成本高。且標準基本單元電路100更消耗大量的功率並有顯著的 漏電流。
在第1圖之電路中，在輸入電壓Vin_L對應至邏輯0時，當PMOS電晶體102打開，在第一NWELL中之NMOS電晶體104為關閉。在第二NWELL中，在輸入電壓為邏輯0時，NMOS電晶體114及PMOS電晶體112都關閉以使節點154在更高的電壓域VDDH，而節點156在0電壓。然而，當輸入電壓為邏輯0時，PMOS電晶體108為亞穩(metastable)，其意味著傳輸電晶體102及104的輸出沒有可靠的由更高的電壓域VDDH中獨立出來。而節點156則處於一不明確的電壓而因此僅對應於一所謂的「弱零」(weak zero)電壓。這個電路100之PMOS電晶體108的亞穩的問題只在輸入電壓對應至邏輯0時發生。當第1圖之電路中的輸入電壓Vin_L對應至1時，電晶體106、110、116以及102皆可靠的關閉，而電晶體114、104、108及112皆閉啟且輸出電壓Vout_H對應於高電壓域VDDH。
因而，在第1圖之已知的標準基本單元電壓位準平移器電路中，因開關電路中之電晶體(也就是PMOS電晶體108之亞穩，而會發生確保第一NWELL之傳輸電晶體102及104之運作的問題。上述問題在輸入電壓具有邏輯位準0時會發生。另外，提供與第1圖之電路100相較之下具有較小面積及較少的漏電流為較佳的解決方案。
第2圖例示性的繪示已知的單一NWELL電壓位準平移器，其可用於雙供應電壓(dual-supply voltage)設計，其見於研究文獻“Level Conversion for Dual-Supply Systems” by Fujio Ishihara and Farhana Sheikh,IEEE Transactions on Very Large Scale Integration(VLSI)Systems,volume 12,no.2,February 2004。第2圖之電路為一基於二極體之單一NWELL電壓位準平移器，但此單一NWELL電路並不符合標準基本單元電壓位準平移器之嚴格要求。第2圖中基於二極體之設計只在可選用厚氧化層及較高電壓電晶體之輸出/輸入電路中才可行。因其物理性質，已知用於單一NWELL電壓位準平移器之拓普(topology)在深次微米技術(deep sub-micron technology)之標準基本單元庫並不實用。
第2圖中之單一NWELL電路200包含一NMOS傳輸電晶體210，其源極連接至輸入電壓Vin_L且汲極連接至電路節點250。電路200更包含PMOS電晶體212，其源極連接至高電壓域VDDH且其汲極連接至NMOS電晶體214之汲極。電晶體214之源極連接至接地電壓。電路200包含第四個CMOS電晶體PMOS電晶體216，其源極及汲極連接於高電壓域VDDH及節點250之間，且其閘極連接至電路200之輸出線上之另一電路節點252。訊號在被輸出為Vout_H前通過一單一反相器218。
在電路200中，在輸入電壓Vin_L對應至邏輯0時，傳輸電晶體210被切換且PMOS電晶體212開啟。在邏輯0輸入時，NMOS電晶體214被穩固(strong)的關上，但PMOS電晶體216僅為不穩的關上(意即其為亞穩)。因PMOS電晶體216之亞穩，節點252並沒有明確定義電壓， 且此節點會在一開始時，在上升到高電壓位準VDDH之前處於0電壓。在通過反相器218之後，輸出電壓會為0。PMOS電晶體216之亞穩會導致相較於電路200中沒有亞穩時高之漏電流。因PMOS電晶體216之亞穩，在傳輸電晶體210之輸出的節點250中會有電壓位準不明確的問題。
在第2圖中之電路200的輸入Vin_L對應於邏輯1時，所有的電晶體210、214、216皆開啟，而閘極連接至節點250之PMOS電晶體212則關閉，但僅不穩固的關閉。如此，電晶體212在此情況中為亞穩。這會產生在節點250處之電壓不確定的問題，其應處於高電壓位準VDDH但實際上僅不穩固的處於所欲之電壓位準。在節點252處之電壓位準應為0而可使反相器280在輸出處之電壓對應至VDDH。第2圖之電路僅對應半回授(half-feedback)電路。電晶體216及212之亞穩分別在電壓輸入為邏輯0及邏輯1時會造成問題。為了更有效的操作第2圖中之電壓位準平移器，節點250應該要在輸入電壓為邏輯0時處於更穩固的0電壓。如此可減少系統之漏電流。
第2圖之電路200對應於所謂的半拴鎖(half-latch)電路且導致電路200在輸入電壓為邏輯0時故障。在輸入電壓Vin_L為邏輯0時，節點250被NMOS傳輸電晶體210所驅動而另一NMOS電晶體(第2圖中未示)驅動輸入Vin_L。而因此二NMOS電晶體會因閘極對源極電壓Vgs及臨界電壓Vt間之差異很小且接近零而非常不穩。這表示包括電晶體210之此二NMOS電晶體將不會在所欲之該電 晶體之「線性區域」內。在線性區域中，閘極對源極電壓Vgs超過臨界電壓Vt且本體對源極電壓Vbs小於Vgs及Vt間之差異。此不穩定性會造成第2圖之單一NWELL電壓平移器無法被使用在深次微米技術之標準基本單元庫中。另外，對應至快速NMOS及快速PMOS電晶體及高溫邊界(high temperature corner)之漏電流可能較高，則第2圖之節點250的電位能可能會因輸入電壓Vin_L及節點250間之高阻抗路徑(high resistive path)而變成非0，即使邏輯輸入為0。
結果，PMOS電晶體212可能會進入「三極區」(triode region，也就是線性區域)，其會使電路200之輸出的節點252之邏輯不穩。因此，需要如單一NWELL設計之電壓位準平移器，其可用於標準基本單元，並使用較少的面積、製造上更便宜，且在輸入為邏輯0及邏輯1時皆穩定。
本發明之一第一樣態提供一種用於由一輸入電壓域接收一輸入訊號並將該訊號轉換為一平移後電壓域中之平移後訊號之電壓位準平移器，該電壓位準平移器包含：一輸入，用於從該輸入電壓域接收該輸入訊號；一開關電路，其排置於位於一供應電壓之一電壓軌(voltage rail)及位於一接地電壓之一電壓軌間；一傳輸電晶體(pass transistor)，其位於該輸入及該開關電路間之一路徑上；一輸出，其連 接至該開關電路之一節點，該輸出用於輸出該平移後數位訊號；其中該開關電路經組態以在該輸入電壓域對應於一邏輯0時將該傳輸電晶體之一輸出從該供應電壓軌獨立出來。
本發明可提供一較習知標準基本單元電壓位準平移器為佳之電壓位準平移器其確保當該輸入電壓域對應於一邏輯0時，該電壓位準平移器之開關電路將該傳輸電晶體之輸出從該供應電壓軌獨立出來。如此可確保在該傳輸電晶體之輸出處有穩固(strong)的0，並可確保傳輸電晶體正確的操作，且避免高臨界現象(high-threshold phenomenon)及習知電壓位準平移器組態中之開關電路的電晶體所表現出之亞穩。將傳輸電晶體之輸出藉由開關電路之組態由該供應電壓位準獨立出來，可在電壓位準平移器之輸出產生較好的迴轉(slew)，並使電壓位準間之變遷(transisiton)更銳利。
在一實施例中，該電壓位準平移器之開關電路經組態以提供全回授(full-feedback)。在具有單一NWELL之設計之習知電壓位準平移器(也就是不適合實作於標準基本單元庫中之電壓位準平移器)中，開關電路只提供半回授且可能在傳輸電晶體之輸出造成不明確之電壓。提供全回授可有更可靠且強健之具有單一NWELL的電路及裝置。不需提供第二個NWELL來將傳輸電晶體由開關電路之其他部分獨立出來使設計時更容易減少電路面積。
雖然開關電路可有多種不同的組態，在一實施例中，該 開關電路包含經由傳輸電晶體連接至輸入之一上拉(pull-up)電晶體，並包含經由一訊號路徑旁路(bypass)該傳輸電晶體而連接至該輸入之一下拉(pull-down)電晶體。
雖然開關電路可包含數種不同之開關的排置中之任一種，在一實施例中，該開關電路包含反相電路。該反相電路提供一方便的裝置，其在該輸入電壓域對應於一邏輯0時，執行將該傳輸電晶體之該輸出從該供應電壓軌獨立出來之程序。
該反相電路可包含形成該反相器之數種不同種類之開關組件(element)，但在一實施例中，該反相電路包含單一NMOS電晶體及一PMOS電晶體。此種簡易之實作方式可以較低成本製造。
在一實施例中，該傳輸電晶體具有相對於該反相電路之該PMOS電晶體之臨界電壓之一低臨界電壓。此提供一具有強健特性之電壓位準平移器。
在一實施例中，反相電路之該PMOS電晶體當該輸入電壓域對應於一邏輯0時，執行將該傳輸電晶體之該輸出從該供應電壓軌獨立出來之程序。
在一實施例中，該開關電路包含一第一節點，其位於該傳輸電晶體之該NMOS電晶體之一汲極與該PMOS電晶體之一汲極之間。
在一些實施例中，該開關電路包含一第二節點，其位於該上拉電晶體之汲極與該下拉電晶體之汲極之間，且其中 該反相電路之一輸入連接至該第二節點。此開關電路之排置在電路組態中提供全回授，其實作較直接，且使用較少之面積。
在一些實施例中，該反相電路之一輸出連接至該上拉電晶體之一輸出。
雖然該開關電路之輸出可由一平移，後數位訊號經由數種離開路徑(exit path)提供，在一實施例中，電壓位準平移器包含至少一反相器，其串聯至導向該輸出之一訊號路徑中(也就是離開路徑)。
需了解依本技術之電壓位準平移器可以使用於數種不同環境下。然而，在一實施例中該電壓位準平移器為一電路設計工具中之標準單元庫中之標準單元元件。這代表更有效利用面積的電路，且與習知標準基本單元電壓位準平移器相較下其具有較少的漏電流以及較佳的效能特性。
在一實施例中，電壓位準平移器之開關電路包含至少一互補金屬氧化物半導體(CMOS)電晶體。在另一實施例中，開關電路包含至少一炭奈米管場效電晶體。需了解依本技術所實作之電壓位準平移器可使用其他更多種類之電晶體。
在一實施例中，電壓位準平移器包含一單一電壓域NWELL。如此使電壓位準平移器之面積相對於雙NWELL設計較小，並因製作時使用較低解析度之NWELL遮罩而減少製程成本。
在一些實施例中，電壓位準平移器為單一高度(single height)而非兩倍高度(double height)。
本發明之一第二樣態提供一種由一輸入電壓域接收一輸入訊號並將該訊號轉換為一平移後電壓域中之平移後訊號之方法，該方法包含以下步驟：在一輸入從該輸入電壓域接收該輸入訊號；排置一開關電路於一位於一供應電壓之一電壓軌(voltage rail)及位於一接地電壓處之一電壓軌間；使一傳輸電晶體位於該輸入及該開關電路間之一路徑上；以及連接一輸出至該開關電路之一節點，該輸出用於輸出該平移後數位訊號；其中該開關電路經組態以在該輸入電壓域對應於一邏輯0時將該傳輸電晶體之一輸出從該供應電壓軌獨立出來。
以上及其他本發明之目標、特徵及優點將在以下之例示性施例之詳細描述中說明，其應參照相關圖式。
第3圖依本發明第一實施例，示意性的繪示適用於標準基本單元之單井(single-well)電壓位準平移器設計。該電路包含一NMOS傳輸電晶體310及四個電晶體212、314、 316、318，其閘極連接至傳輸電晶體310之輸出且其源極連接至高電壓域VDDH。PMOS電晶體312連接至NMOS電晶體314之汲極且NMOS電晶體314之源極連接至接地軌351。
包含PMOS電晶體316及NMOS電晶體318之電晶體對形成一反相器。PMOS電晶體316之源極連接至高電壓域VDDH，而該NMOS電晶體318連接到接地電壓軌351。反相器電路電晶體316、318經由節點350連接到PMOS電晶體312及NMOS電晶體314之汲極。並更提供二反相器320及322在電壓位準平移器之輸出Vout_H之前。
在第3圖中之電路，一訊號路徑連接至由反相器之PMOS電晶體316及NMOS電晶體318之汲極之間的節點353導出之輸出路徑上之點352，並連接點352回到線309，其將傳輸電晶體310之輸出連接至PMOS電晶體312之閘極。NMOS傳輸電晶體310之閘極連接到「TIEHI基本單元」(一種標準基本單元系統，用來在CMOS閘連接電源供應)使低電壓域VDDL在傳輸電晶體310之閘極被供應。第3圖之電路拓普(topology)提供一單一NWELL電壓位準平移器，其可實際使用於深次微米技術標準基本單元庫。第3圖中之電路拓普之佈局設計較直接，且可以自動電路設計工具完成。
電路300之面積較習知第1圖中之標準基本單元小。在一給定的流程中，對應第3圖中之拓普之電路的漏電流較第1圖中之標準基本單元庫之電壓位準平移器的漏電流 小。在給定之流程中，第3圖之位準平移器亦較第1圖之位準平移器快。
在第3圖之實施例中，傳輸電晶體310以低臨界電壓電晶體之方式實作，而在邏輯輸入為0時將節點352由傳輸電晶體310之輸出獨立出來的PMOS電晶體316則以相較起來較高之高臨界電壓電晶體實作。如此使此設計更強健。電晶體312可以視為上拉(pull-up)電晶體，其經由傳輸電晶體310連接至輸入電壓；而NMOS電晶體314可視為下拉(pull-down)電晶體，其經由一訊號路徑311旁路(bypass)傳輸電晶體310連接至輸入Vin_L。
第3圖中之位準平移器之輸入為類比輸入。然後，需了解亦可使用數位輸入訊號。
第4圖示意性的繪示當電壓輸入Vin_L對應至邏輯值為0時(也就是Vin_L=0)第3圖之電路之各種電晶體之狀態。如第4圖所示，當輸入電壓對應於0伏特時，傳輸電晶體310為開啟。反相器PMOS電晶體312及NMOS電晶體318亦皆為開啟。然而，NMOS電晶體314及PMOS電晶體316皆為穩固的關閉。PMOS電晶體316穩固的關閉使連接至傳輸電晶體310之輸出的節點352處可得到一穩固的0電壓。PMOS電晶體316之出現意味著當邏輯輸入為0時在節點352處沒有路徑可通往VDDH。如此可解決第2圖中所發現之亞穩(metastable)的問題。
如第4圖中所示，在輸入電壓為邏輯0時，節點350處之電壓對應於VDDH(在此特定之實施例中為對應至 1.08V)在傳輸電晶體310之輸出之電壓對應於0伏特，和節點352之電壓相同。此造成反相器322之輸出處為0伏特。
第5圖例示性的繪示第3圖之實施例之一電路，其為在輸入電壓對應於邏輯1之狀況。在此狀況下，輸入電壓為邏輯0對應於Vin_L=0.5V。如第5圖所示，傳輸電晶體310將因Vin_L=0.5V而關閉，其與低電壓域VDDL相同。因為通往傳輸電晶體310之源極電壓之閘為0，電晶體關閉。當邏輯輸入對應於1時，反相器之PMOS電晶體312及NMOS電晶體318皆關閉。然而，NMOS電晶體314會開啟，而反相器之PMOS電晶體316也會被開啟。如此，節點352處之電壓會對應至VDDH(也就是1.08V)且節點350處之電壓則對應於0伏特。NMOS電晶體314開啟時，其將節點350下拉至接地電位並因此使PMOS電晶體316開啟，且節點352被上拉至高電壓域VDDH。如此造成輸出電壓對應於VDDH(1.08V)。
第3圖之電路對應至一全回授系統，其不同於第2圖之半回授系統。對於邏輯0輸入而言，節點352之位置在決定得到穩固0電壓的能力上很重要。在第3圖之排置中，此以將反相器電晶體316、318之輸出連接至PMOS電晶體312之輸入(也就是閘極)來達成。第3圖之電路造成在輸出Vout_H處和第2圖中已知之單井電壓位準平移器相較之下較佳的「迴轉」，及較銳利之變遷。第3圖之電路排置用於在輸入電壓Vin_L為邏輯位準0時將傳輸電晶體310 之輸出由VDDH獨立出來。
在第3圖之實施例中，電壓位準平移器之特性如下所示：
第3圖中之位準平移器亦為單一高度，且具有單一NWELL。
第6圖示意性的繪示依本發明之一單井電壓位準系統之第二實施例。第6圖之路電功能性等同於第3圖之電路，但以炭奈米管場效電晶體(CNTFET)取代CMOS電晶體。第6圖之電路結構上和第3圖之排置相似，除了第3圖中之各反相器320、322(在輸出路徑上)皆被以一對CNTFET電晶體取代，並皆連接至高電壓域VDDH及接地電壓VFS。
第6圖中之電路600包含一傳輸電晶體610，一組4個開關CNTFET電晶體612、614、616、618，其分別對應於電晶體312、314、316以及318。源極連接至VDDH之電晶體612、616，其直徑皆為d1，而電晶體614、618之直徑皆為d2。與第3圖類偶，電晶體616及618共同形成一反相器。如第3圖之實施例，有一電路路徑由反相器之輸出處的一節點652連接回至傳輸電晶體610之輸出。
一對CNTFET電晶體620、621形成一第一輸出路徑反相器。電晶體620之直徑為d1而電晶體621之直徑為d2。此第一反相器620、621串聯至一對電晶體622、623，其 形成一第二輸出路徑反相器，而訊號在提供為Vout_H之前必需經過該反相器。
與第3圖之實施例類似，第6圖之實施例以當邏輯輸入為0時，以電晶體616將節點652由VDDH獨立出來的方式運作，因此在節點652提供一穩固的0。藉由選擇適當直徑之電晶體以使用適當的P形CNTFET及N形CNTFET，第6圖之位準平移系統可實作為與第3圖之CMOS電晶體系統功能相同。
第7A及7B圖為示意性繪示第1圖之已知雙NWELL架構及第3圖之實施例之單一NWELL架構之比較表。其繪示上升延遲(rise delay)、下降延遲(fall delay)、動態功率比(dynamic power rario)及漏功率比(leakage power ratio)。第7A及7B圖之表中，「Arch 1」對應至第1圖之習知雙NWELL電壓平移器，而「Arch 3」則對應至第3圖之實施例之之單一NWELL電壓平移器。
第7A及7B圖之最左欄表示PVT(功率電壓溫度，power voltage temperature)邊界，其模擬用於32奈米技術製程節點，意即該設備(或電晶體)之閘的最小喪度為32奈米。例如，「ff_nominal_min_1p10v_1p10v_125c」對應至快速NMOS及快速PMOS(ff)、在最小雍塞(minimum congestion)的狀況下之標稱(nominal)電阻值及標稱電容值、1.10V輸入電壓、1.10V輸出電壓及125攝氏度(125c)及「ss_nominal_max_0p76v_0p90v_m40c」對應至慢速NMOS及慢速PMOS(ss)、標稱電阻值及標稱電容值(標 稱)、0.76V輸入電壓、0.90V輸出電壓及-40攝氏度(m40c)。
第8及第9圖為表，其給出第1圖之架構(已知為雙NWELL)及第3圖之架構(單一NWELL實施例)之效能特性及比較，但僅於功能性邊界(functional corners)，其對使單一NWELL設計有效率的運作最為重要。
第8圖為提供第1圖之已知標準基本單元電壓位準平移器及依第3圖之本發明一實施例之架構之電壓位準比較之漏電比較表。在第8圖之表中，「PVT邊界」指相關之功率、電壓及溫度參數組，其應用於第1圖及第3圖之架構上。特定而言，參數組「leak_fff_125_1p155_1p155」對應至125攝氏度時快速NMOS及快速PMOS之蒙地卡羅模擬(Monte Carlo simulation)之漏電邊界、1.155V之輸入電壓及一1.155V輸出電壓。
第8圖中「VSS_leak_0」一欄為當輸入(或輸出)邏輯位準為0時，在接地節點之漏電(以微安培表示)。「VSS_leak_1」一欄為當輸入(或輸出)邏輯位準為1時，在接地節點之漏電(以微安培表示)。最右欄以微安培給出總漏電流。在第3圖之單一NWELL實施例中的總漏電流為0.35微安培，而第1圖之已知雙NWELL實施例僅稍低於0.27微安培。
第9圖為第3圖之實施例及第1圖之雙標準基本單元之總漏電比較表。「PVT邊界」一欄表示功率、電壓及溫度特性，其應用至受測之架構。PVT邊界 「del_ss_m40_0p72_0p72」對應於輸出至輸入之延遲在慢速NMOS及慢速PMOS由電壓位準0.72V至電壓位準0.72V。而PVT邊界「del_ss_m40_0p72_1p155」對應於輸出至輸入之延遲在慢速NMOS及慢速PMOS由電壓位準0.72V至電壓位準1.155V。PVT邊界「del_tt_25_0p72_0p72」對應於輸出至輸入之延遲在典型NMOS及典型PMOS由電壓位準0.72V至電壓位準0.72V。
第9圖之表中的下一欄為上升延遲，以奈秒表示。下一欄則為下降延遲，以奈秒表示。最右欄表示給定之PVT邊界參數之對應電路的總動態功率消耗。
由第8圖及第9圖之表中可看出第3圖之實施例之位準平移器在低電壓域中之慢速PMOS，快速CMOS邊界具有可靠的功能性。以功能性來說，此為決定性之邊界。
總體來說，第7A、7B、8及9圖中呈現之結果顯示第3圖之實施例之單一NWELL架構，在效能特性方面(漏電流、延遲、動態功率)都比得上第1圖之雙NWELL位準平移器。除此之外，第3圖之單一NWELL架構在參數空間之「決定性邊界」對應於慢速PMOS、快速NMOS、輸入電壓0.72V、輸出電壓1.155V及溫度攝氏-40度時有功能性。表中之結果亦展示第3圖之單一NWELL平移器表現良好且在標準電壓域及製程邊界比得上第1圖之雙NWELL架構。此例如可第7B圖之表中由下算起第4列看出。其對應於「tt_nominal_max_1p00v_1p10v_25c」，也就是典型NMOS及典型PMOS(ff)、在最大可能雍塞 (maximum possible congestion)的狀況下之標稱(nominal)電阻值及標稱電容值、1.00V輸入電壓、1.10V輸出電壓及攝氏25度。由第7B圖之表中可看出這組參數之上升延遲之差別為架構1(對應於第1圖之雙NWELL排置)較架構3(對應於第3圖之單一NWELL實施例)慢了5.7皮秒(picosecond)；下降延遲之差別為架構1較架構3慢了15.5皮秒；在動態功率比之差別為架構1消耗之功率為架構3之1.1倍，且漏功率比(架構1「第1圖」/架構3「第3圖」)為97.7，也就是說架構1之漏電為架構3之97.7倍。
雖然本發明之例示性實施例在此參照附圖詳述，需了解本發明並不限於實施例，而熟知此項技藝者可做各種變化及修改而不悖離由以下申請專利範圍所定義之本發明之範圍及精神。
310、610‧‧‧傳輸電晶體
312、314、316、318、612、614、616、618、620、621‧‧‧電晶體
320、322‧‧‧反相器
351‧‧‧接地軌
350、352、652‧‧‧節點
309‧‧‧線
VDDL‧‧‧低電壓域
VDDH‧‧‧高電壓域
VFS‧‧‧接地電壓
Vin_L‧‧‧輸入電壓
Vout_H‧‧‧輸出
第1圖示意性的繪示一已知的使用於標準基本單元庫中的電壓位準平移器。
第2圖例示性的繪示已知的單一NWELL電壓位準平移器，其不適用於標準基本單元庫。
第3圖示意性的繪示依本發明第一實施例之電壓位準平移器。
第4圖示意性的繪示當輸入供應電壓對應至邏輯值為0時第3圖之電壓位準平移器之組態。
第5圖示意性的繪示當輸入供應電壓對應至邏輯值為1時第3圖之電壓位準平移器之組態。
第6圖示意性的繪示依本發明第二實施例之電壓位準平移器。
第7A及7B圖為示意性繪示第1圖之已知雙NWELL架構及第3圖之實施例之單一NWELL架構之上升延遲、下降延遲、動態功率比及漏功率比之比較表。
第8圖為提供第1圖之已知標準基本單元壓電平移器與第3圖之實施例之漏電特性比較表。
第9圖為示意性繪示第1圖之已知標準基本單元壓電平移器與第3圖之實施例之電壓位準平移器之延遲及動態功率特性比較表。
310‧‧‧傳輸電晶體
312、314、316、318‧‧‧電晶體
320、322‧‧‧反相器
351‧‧‧接地軌
350、352‧‧‧節點
309‧‧‧線
VDDL‧‧‧低電壓域
VDDH‧‧‧高電壓域
VFS‧‧‧接地電壓
Vin_L‧‧‧輸入電壓
Vout_H‧‧‧輸出

Claims (19)

  1. 一種用於從一輸入電壓域接收一輸入訊號並將該訊號轉換為一平移後電壓域中之一平移後訊號之電壓位準平移器，該電壓位準平移器包含：一輸入，用於從該輸入電壓域接收該輸入訊號；開關電路(switching circuitry)，其排置於位於一供應電壓處之一電壓軌(voltage rail)及位於一接地電壓處之一電壓軌之間；一傳輸電晶體(pass transistor)，其位於該輸入及該開關電路之間之一路徑上；以及一輸出，其連接至該開關電路之一節點，該輸出用於輸出該平移後數位訊號；其中該開關電路與該傳輸電晶體(i)經組態以當該輸入訊號對應於一邏輯0以將該傳輸電晶體之一輸出通過該傳輸電晶體驅動至該接地電壓時，將該傳輸電晶體之該輸出從該供應電壓軌獨立(isolate)出來，且(ii)經組態以當該輸入訊號對應於一邏輯1時，將該傳輸電晶體之該輸出驅動至該供應電壓，以因此提供全回授(full feedback)給該傳輸電晶體之該輸出，其中該傳輸電晶體之一閘極被連接至具有低於該供應電壓之一非0電壓之一TIEHI標準單元。
  2. 如專利申請範圍第1項所述之電壓位準平移器，其中 該開關電路(i)包含經由該傳輸電晶體來連接至該輸入之一上拉(pull-up)電晶體，並(ii)包含經由旁路(bypass)該傳輸電晶體的一訊號路徑來連接至該輸入之一下拉(pull-down)電晶體。
  3. 如專利申請範圍第2項所述之電壓位準平移器，其中該開關電路包含反相電路。
  4. 如專利申請範圍第3項所述之電壓位準平移器，其中該反相電路經組態以當該輸入訊號對應於一邏輯0時，執行將該傳輸電晶體之該輸出從該供應電壓軌獨立出來的程序。
  5. 如專利申請範圍第4項所述之電壓位準平移器，其中該反相電路包含一NMOS電晶體及一PMOS電晶體。
  6. 如專利申請範圍第5項所述之電壓位準平移器，其中該傳輸電晶體具有相對於該反相電路之該PMOS電晶體之一臨界電壓而言為低之一低臨界電壓。
  7. 如專利申請範圍第6項所述之電壓位準平移器，其中當該輸入訊號對應於一邏輯0時，該反相電路之該PMOS電晶體執行將該傳輸電晶體之該輸出從該供應電壓軌獨立出來的程序。
  8. 如專利申請範圍第7項所述之電壓位準平移器，其中該開關電路包含一第一節點，其位於該NMOS電晶體之一汲極與該PMOS電晶體之一汲極之間，且其中該傳輸電晶體之一汲極被連接至該第一節點。
  9. 如專利申請範圍第8項所述之電壓位準平移器，其中該開關電路包含一第二節點，其位於該上拉電晶體之一汲極與該下拉電晶體之一汲極之間，且其中該反相電路之一輸入被連接至該第二節點。
  10. 如專利申請範圍第4項所述之電壓位準平移器，其中該反相電路之一輸出被連接至該上拉電晶體之一輸入。
  11. 如專利申請範圍第1項所述之電壓位準平移器，該電壓位準平移器包含至少一個反相器，其串聯連接至導向該輸出之一訊號路徑中。
  12. 如專利申請範圍第1項所述之電壓位準平移器，其中該電壓位準平移器為一電路設計工具之一標準單元(standard-cell)資料庫中之一標準單元元件。
  13. 如專利申請範圍第1項所述之電壓位準平移器，其 中該開關電路包含至少一個互補金屬氧化物半導體(CMOS)電晶體。
  14. 如專利申請範圍第1項所述之電壓位準平移器，其中該開關電路包含至少一個碳奈米管場效電晶體。
  15. 如專利申請範圍第1項所述之電壓位準平移器，該電壓位準平移器包含一單一電壓域NWELL。
  16. 如專利申請範圍第1項所述之電壓位準平移器，該電壓位準平移器具有單一高度(single height)。
  17. 一種用於平移來自一輸入電壓域之一輸入訊號之一電壓位準之方法，該方法係藉由將該輸入訊號轉換為一平移後電壓域中之一平移後訊號，該方法包含以下步驟：在一輸入處從該輸入電壓域接收該輸入訊號；將開關電路排置於位於一供應電壓處之一電壓軌及位於一接地電壓處之一電壓軌之間；使一傳輸電晶體位於該輸入及該開關電路之間之一路徑中；以及將一輸出連接至該開關電路之一節點，用於輸出該平移後數位訊號；其中該開關電路與該傳輸電晶體(i)經組態以當該輸入訊號對應於一邏輯0以將該傳輸電晶體之一輸出通過 該傳輸電晶體驅動至該接地電壓時，將該傳輸電晶體之該輸出從該供應電壓軌獨立出來，且(ii)經組態以當該輸入訊號對應於一邏輯1時，將該傳輸電晶體之該輸出驅動至該供應電壓，以因此提供全回授給該傳輸電晶體之該輸出，其中該傳輸電晶體之一閘極被連接至具有低於該供應電壓之一非0電壓之一TIEHI標準單元。
  18. 一種用於從一輸入電壓域接收一輸入訊號並將該訊號轉換為一平移後電壓域中之一平移後訊號之電壓位準平移器，該電壓位準平移器包含：接收裝置(means)，其用於從該輸入電壓域接收該輸入訊號；開關裝置，其排置於位於一供應電壓處之一電壓軌及位於一接地電壓處之一電壓軌之間；一傳輸電晶體，其位於該輸入及該開關裝置之間之一路徑中；以及輸出裝置，其連接至該開關裝置之一節點，用於輸出該平移後數位訊號；其中該開關裝置與該傳輸電晶體(i)經組態以當該輸入訊號對應於一邏輯0以將該傳輸電晶體之一輸出通過該傳輸電晶體驅動至該接地電壓時，將該傳輸電晶體之該輸出從該供應電壓軌獨立出來，且(ii)經組態以當該輸入訊號對應於一邏輯1時，將該傳輸電晶體之該輸出驅動至該供應電壓，以因此提供全回授給該傳輸電晶體之 該輸出，其中該傳輸電晶體之一閘極被連接至具有低於該供應電壓之一非0電壓之一TIEHI標準單元。
  19. 一種用於從一輸入電壓域接收一輸入訊號並將該訊號轉換為一平移後電壓域中之一平移後訊號之電壓位準平移器，該電壓位準平移器包含：一輸入，用於從該輸入電壓域接收該輸入訊號；開關電路，其排置於位於一供應電壓處之一電壓軌及位於一接地電壓處之一電壓軌之間；一傳輸電晶體，其位於該輸入及該開關電路之間之一路徑上；以及一輸出，其連接至該開關電路之一節點，該輸出用於輸出該平移後數位訊號；其中該開關電路與該傳輸電晶體(i)經組態以當該輸入訊號對應於一邏輯0以將該傳輸電晶體之一輸出通過該傳輸電晶體驅動至該接地電壓且將該平移後數位訊號驅動至零伏特時，將該傳輸電晶體之該輸出從該供應電壓軌獨立出來，且(ii)經組態以當該輸入訊號對應於一邏輯1時，將該傳輸電晶體之該輸出驅動至該供應電壓，以因此提供全回授給該傳輸電晶體之該輸出。
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