JP2003016779A

JP2003016779A - 記憶回路ブロック及びアクセス方法

Info

Publication number: JP2003016779A
Application number: JP2001199723A
Authority: JP
Inventors: Toshio Sunanaga; 登志男砂永; Hisatada Miyatake; 久忠宮武; Tsuneji Kitamura; 恒二北村; Hiroshi Umezaki; 宏梅崎; Hiroyoshi Noda; 紘憙野田; Hideo Asano; 秀夫浅野
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2001-04-27
Filing date: 2001-06-29
Publication date: 2003-01-17

Abstract

(57)【要約】【課題】本発明の目的は、書き込み電流の削減が可能
な記憶回路ブロック及びその記憶回路ブロックへのアク
セス方法を提供することにある。【解決手段】本発明の記憶回路ブロック１０は、セン
ス・アンプ２４に記憶されたデータを保持する手段と、
入出力パッド２２に入力されたデータを保持する手段
と、センス・アンプ２４に記憶されたデータを保持する
手段と入出力パッド２２に入力されたデータを保持する
手段とに、それぞれ保持されたデータを比較する手段と
を含む構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＴＪ（Magnetic
Tunnel Junction）素子を用いた記憶回路ブロックにお
いて、書き込み電流を低減する記憶回路ブロック及びア
クセス方法に関する。

【０００２】

【従来の技術】ＭＴＪ素子は、少なくとも自由層、トン
ネルバリアー及び固定層の３層よりなる記憶素子であ
る。自由層の磁化の方向を変えることによって、ＭＴＪ
素子にデータを書き込むことができる。ＭＴＪ素子を使
用した記憶回路ブロックでは、書き込みワード・ライン
とビット・ラインに書き込み電流を流して、ＭＴＪ素子
の自由層の磁化方向を合成磁界で決定することによりデ
ータを書き込む。このため、これらの書き込み電流は、
ＳＲＡＭ（Static RAM）などの他のメモリと比較すると
かなり高い。また、これらの書き込み電流は記憶回路ブ
ロックのデータの読み出し時の電流と比較しても１０倍
以上大きい。例えば、記憶回路ブロックのこれらの書き
込み電流のピーク値は、１ビットのデータの書き込みを
行う際、２nsec以上のパルス幅で、１０mAである。メモ
リの速度が速くなるにつれて、より多数のデータをほぼ
同時に入出力する必要があるため、これらの書き込み電
流が高いことが、記憶回路ブロックの消費電力の増大や
誤動作の原因となっており、記憶回路ブロックを使用す
る上での主要な課題のひとつになっている。

【０００３】図３に示す従来のＭＲＡＭ（Magnetic Ran
dom Access Memory）等に使用される記憶回路ブロック
５４は、ＭＴＪ素子に記憶されているデータと同じデー
タをそのＭＴＪ素子に書き込む操作を行う場合がある。
即ち、たとえ書き込むデータがＭＴＪ素子に記憶されて
いるデータと同じであっても、自由層を再度同じ方向に
磁化するために、書き込みワード・ラインとビット・ラ
インに書き込み電流を流し、電力の浪費をしており、こ
れは本来不必要な動作である。

【０００４】以上より、従来の記憶回路ブロック５４
は、書き込み電流の電流値が高いだけでなく、データを
書き換える必要のない場合でも書き込み動作を行って、
無駄な書き込み電流をメモリセルに流している。

【０００５】

【発明が解決しようとする課題】本発明の目的は、書き
込み電流の削減が可能な記憶回路ブロック及びその記憶
回路ブロックへのアクセス方法を提供することにある。

【０００６】

【課題を解決するための手段】本発明の記憶回路ブロッ
クの要旨は、複数のワード・ラインと複数のビット・ラ
インとがマトリックス状に構成され、その交叉部ごとに
少なくともビット・ラインに流れる電流によって生成さ
れる磁界の向きに応じて磁化の方向が決定される強磁性
体の層を含む記憶素子を配置したメモリ・アレーと、ワ
ード・ラインに読み出し電圧を印加する読み出しワード
・ライン・ドライバーと、ワード・ラインに書き込み電
流を流す書き込みワード・ライン・ドライバーと、ビッ
ト・ラインに読み出し電流及び書き込み電流を流すビッ
ト・ライン・ドライバーと、記憶素子のデータを検知
し、増幅するセンス・アンプと、データの入力と出力を
行うための入出力パッドと、センス・アンプのデータを
保持する手段と、入出力パッドに入力されたデータを保
持する手段と、センス・アンプのデータを保持する手段
と入出力パッドに入力されたデータを保持する手段と
に、それぞれ保持されたデータを比較する手段とを含む
ことにある。

【０００７】本発明の記憶回路ブロックのアクセス方法
の要旨は、複数のワード・ラインと複数のビット・ライ
ンとがマトリックス状に構成され、その交叉部ごとに少
なくともビット・ラインに流れる電流によって生成され
る磁界の向きに応じて磁化の方向が決定される強磁性体
の層を含む記憶素子を配置したメモリ・アレーと、ワー
ド・ラインを選択するアドレスをデコードするロウ・デ
コーダーと、ビット・ラインを選択するアドレスをデコ
ードするカラム・デコーダーと、ワード・ラインに読み
出し電圧を印加する読み出しワード・ライン・ドライバ
ーと、ワード・ラインに書き込み電流を流す書き込みワ
ード・ライン・ドライバーと、ビット・ラインに読み出
し電流及び書き込み電流を流すビット・ライン・ドライ
バーと、記憶素子のデータを検知し、増幅するセンス・
アンプと、データの入力と出力を行うための入出力パッ
ドと、センス・アンプのデータを保持する手段と、入出
力パッドに入力されたデータを保持する手段と、センス
・アンプのデータを保持する手段と入出力パッドに入力
されたデータを保持する手段とに、それぞれ保持された
データを比較する手段とを含む記憶回路ブロックのアク
セス方法であって、記憶素子に記憶されたデータとこの
記憶素子に記憶させるデータを比較するステップを含む
ことにある。

【０００８】

【発明の実施の形態】本発明の記憶回路ブロック及び記
憶回路ブロックのアクセス方法を図面に基づいて説明す
る。

【０００９】図１に示すように記憶回路ブロック１０
は、複数のビット・ライン３２と複数のワード・ライン
（書き込みワード・ライン３０及び読み出しワード・ラ
イン２８）がマトリックス状に構成され、その交叉部に
メモリセルを配置したメモリ・アレー２６を含んでい
る。メモリセルには、記憶素子としてＭＴＪ素子が使用
されている。

【００１０】図２に示すようにＭＴＪ素子４４は、少な
くとも磁化の方向が変えられる強磁性体の層である自由
層（Free layer）４６、トンネル電流を流す絶縁体層で
あるトンネルバリアー（Tunneling barrier）４８、磁
化の方向が固定されている強磁性体の層である固定層
（Pined layer）５０によって構成されている。固定層
５０の磁化の方向に対する自由層４６の磁化の方向によ
って抵抗値が異なる。この異なる抵抗値からデータ
（「１」または「０」）の区別を行う。例えば、磁化の
方向が同一であれば、低抵抗で「０」であり、反対方向
であれば高抵抗で「１」である。

【００１１】記憶回路ブロック１０は、ＭＴＪ素子４４
のデータを検知し、増幅するセンス・アンプ２４に接続
され、センス・アンプ２４のデータを保持する読み出し
データ・ラッチ回路１４と、入出力パッド２２に接続さ
れ、入出力パッド２２に入力されたデータを保持する書
き込みデータ・ラッチ回路１６と、読み出しデータ・ラ
ッチ回路１４と書き込みデータ・ラッチ回路１６とにそ
れぞれ保持されたデータを比較するデータ比較回路１２
とを含む。読み出しデータ・ラッチ回路１４及び書き込
みデータ・ラッチ回路１６は、例えばＣＭＯＳ（Comple
mentary MetalOxide Semiconductor）素子を用いて構
成する。またデータ比較回路１２は、例えば論理回路を
用いて構成する。

【００１２】データ比較回路１２は、比較結果をビット
・ライン・ドライバー４２ａ，４２ｂと書き込みワード
・ライン・ドライバー３６とに送信する手段も備えてい
る。この比較結果を基にビット・ライン・ドライバー４
２ａ，４２ｂと書き込みワード・ライン・ドライバー３
６は、それぞれビット・ライン３２と書き込みワード・
ライン３０を選択し、それぞれに書き込み信号を送信し
て、記憶素子のＭＴＪ素子にデータの書き込みを行う。

【００１３】その他、メモリ・アレー２６には、ロウ・
アドレス方向（図１では横方向）に、書き込みワード・
ライン・ドライバー３６及び読み出しワード・ライン・
ドライバー３８を操作するロウ・デコーダー３４が接続
され、カラム・アドレス方向（図１では縦方向）に、ビ
ット・ライン・ドライバー４２ａ，４２ｂを操作するカ
ラム・デコーダー４０が設けられている。

【００１４】ビット・ライン・ドライバー４２ａ，４２
ｂはビット・ライン３２の両端に設けられている。これ
はＭＴＪ素子の磁化の方向が変えられる自由層の向きを
決めるために必要であり、例えば図中の上側のビット・
ライン・ドライバー４２ａが駆動されると、書き込み電
流はビット・ライン３２を図中の上から下に流れ、下側
のビット・ライン・ドライバー４２ｂが駆動されると書
き込み電流の向きは逆になる。

【００１５】更に、データの書き込みの実行信号を発生
する書き込み実行回路１８、データの読み出しの実行信
号を発生する読み出し実行回路２０が含まれる。

【００１６】まず、本発明の記憶回路ブロック１０のデ
ータの読み出し方法について説明する。読み出しの動作
モードでは、書き込み実行回路１８は駆動されず、読み
出しデータ・ラッチ回路１４、データ比較回路１２、書
き込みデータ・ラッチ回路１６はそれぞれオフになって
いる。読み出し実行回路２０が活性化され、外部の回路
より指定されたアドレスに基づいてロウ・デコーダー３
４、読み出しワード・ライン・ドライバー３８，カラム
・デコーダー４０が駆動され、読み出しワード・ライン
２８とビット・ライン３２が選ばれる。尚、ロウ・デコ
ーダー３４及びカラム・デコーダー４０は、アドレスを
デコードして、デコードされたロウ・アドレス及びデコ
ードされたカラム・アドレスを得る。この選ばれたビッ
ト・ライン３２はセンス・アンプ２４に接続される。こ
の読み出しワード・ライン２８とビット・ライン３２が
交叉する位置のメモリセルのＭＴＪ素子４４に記憶され
たデータの読み出しが行われる。読み出したデータはセ
ンス・アンプ２４で検知、増幅され、読み出し実行回路
２０を経て、入出力パッド２２に送られ、これはドライ
バーとなり、記憶回路ブロックチップの外部へ読み出し
データとして出ていく。この読み出し動作は、従来の記
憶回路ブロックのそれと同じである。

【００１７】データの書き込み時には、通常のメモリの
書き込み動作と同じく、書き込み実行回路１８が活性化
され、書き込みデータの入力が行われる入出力パッド２
２はレシーバーとして働く。本発明では、この通常の書
き込みのためのデータの入力に加えてデータを書き込む
べきメモリセルにおいて、データを書き込む前にストア
されているデータの読み出し動作も並行して行われる。
書き込み実行回路１８が活性化されると、書き込み実行
回路１８は、書き込みデータ・ラッチ回路１６、データ
比較回路１２、読み出しデータ・ラッチ回路１４をオン
にし、更に読み出し実行回路２０のロウ・デコーダー３
４及びカラム・デコーダー４０を活性化する回路のみを
オンにする。読み出し実行回路２０はセンス・アンプ２
４からのデータは受け付けず、また、入出力パッド２２
へのデータ転送もしない。

【００１８】前述の読み出し動作と同様に、ロウ・アド
レス及びカラム・アドレスによって選ばれた読み出しワ
ード・ライン２８とビット・ライン３２に読み出し電流
を流し、それらが活性化される。その２本のラインの交
点のメモリセルに書かれているデータが、センス・アン
プ２４で検知、増幅される。通常の読み出しと異なり、
このデータの書き込み前の読み出し動作では、センス・
アンプ２４に入ったデータは読み出しデータ・ラッチ回
路１４に保持される。

【００１９】一方、入出力パッド２２に入った書き込み
データは書き込みデータ・ラッチ回路１６に保持され、
書き込もうとしているメモリセルの読み出されたデータ
との比較を待つ。また、読み出しワード・ライン３０は
読み出しデータがセンス・アンプ２４に入力された後に
オフとなるが、ロウ・デコーダー３４とカラム・デコー
ダー４０はオンのままである。

【００２０】データ比較回路１２は、読み出しデータ・
ラッチ回路１４と書き込みデータ・ラッチ回路１６のそ
れぞれに保持されたデータの比較を行う。比較したデー
タの値が異なれば、その結果の信号を書き込みワード・
ライン・ドライバー３６と２つのビット・ライン・ドラ
イバー４２ａ，４２ｂのいづれかにに送信する。ビット
・ライン・ドライバー４２ａ，４２ｂのいづれに送信す
るかは、書き込むデータによって選択する。結果の信号
を受信すると、書き込みワード・ライン・ドライバー３
６は、読み出し操作でアクティブにしたロウ・アドレス
の書き込みワード・ライン３０に書き込み信号を供給
し、アクティブにする。このような工程を可能にするた
めに、読み出し操作時にロウ・デコーダー３４は、読み
出しワード・ライン・ドライバー３８だけでなく、書き
込みワード・ライン・ドライバー３６にもロウ・アドレ
スを送信しておくか、またはロウ・デコーダー３４がロ
ウ・アドレスのデータを保持し、データの書き込み時に
書き込みワード・ライン・ドライバー３６がそれを参照
し、書き込みワード・ライン３０を活性化する。

【００２１】更に、ビット・ライン・ドライバー４２ａ
又は４２ｂは、上記の書き込みワード・ライン・ドライ
バー３６と同様に、読み出し操作時にアクティブにした
ビット・ライン３２をアクティブにする。ビット・ライ
ン・ドライバーは２つあり、例えば、ＭＴＪ素子に
「１」のデータを書き込むために、図中の上方のビット
・ライン・ドライバー４２ａが動作すれば、下方のビッ
ト・ライン・ドライバー４２ｂは停止している。また、
反対に、「０」のデータを書き込む場合、起動するビッ
ト・ライン・ドライバーは下方のビット・ライン・ドラ
イバー４２ｂである。これは、ビット・ライン３２に流
れる電流の方向によって、ＭＴＪ素子４４に記憶される
データが異なるからである。

【００２２】次に、データ比較回路１２でデータの値が
同一であった場合、データの書き込み操作はデータを比
較した時点で終了する。従って、書き込みワード・ライ
ン３０に書き込み信号を供給することはなく、書き込み
時の電流消費を削減できる。

【００２３】上記の工程を多ビットで行うことも可能で
あり、データ比較回路１２で複数のデータを比較し、デ
ータ比較回路１２から書き込みワード・ライン・ドライ
バー３６とビット・ライン・ドライバー４２ａ，４２ｂ
に、その結果を送信し、書き込みを行わなくてはならな
い書き込みワード・ライン３０やビット・ライン３２を
アクティブにする。

【００２４】上記したように、読み出し操作時に指定さ
れたロウ・アドレスとカラム・アドレスのデータを書き
込み操作時に使用しており、本発明の記憶回路ブロック
１０は、別々に読み出し操作と書き込み操作を繰り返し
ているのではない。従って、従来の記憶回路ブロックと
同じようにロウ・アドレスとカラム・アドレスの指定は
１回であり、無駄に電力を消費することはない。読み出
し操作は、本質的に書き込み操作よりも速く、書き込み
前に読み出し動作を行っても、読み出し動作を行うこと
なく書き込みを行った場合と比較して数ナノ秒長くなる
だけであり、従来の記憶回路ブロックの書き込み操作の
サイクル時間に比べてもほとんど長くならず、マイナス
要素になることはない。

【００２５】ＭＴＪ素子を使用したメモリでは書き込み
電流が大きいので、本発明による書き込みデータがすで
にストアされているデータと同じ場合に書き込み動作を
行わない方式では統計的に書き込み動作の電流を低減で
きる。

【００２６】以上、本発明の記憶回路ブロック及びアク
セス方法について説明したが、本発明はこれらに限定さ
れるものではない。例えば、ＭＴＪ素子に代えてＧＭＲ
（giant magnetoresistive）素子を使用した記憶回路ブ
ロックに適用することができる。

【００２７】また、読み出しワード・ラインと書き込み
ワード・ラインを別々に設けるのではなくて、共通に使
用するワード・ラインを設ける。そして、読み出すとき
には読み出しワード・ライン・ドライバーから読み出し
電圧を印加する読み出しワード・ラインとして使用し、
書き込むときには書き込みワード・ライン・ドライバー
から書き込み電流を流す書き込みワード・ラインとして
使用する記憶回路ブロックに適用することもできる。本
発明の記憶回路ブロックは、ＭＲＡＭ及び記憶回路ブロ
ックを含んだロジックチップに使用することができる。

【００２８】その他、本発明はその趣旨を逸脱しない範
囲で当業者の知識に基づき種々なる改良，修正，変形を
加えた態様で実施できるものである。

【００２９】

【発明の効果】本発明の記憶回路ブロック及びアクセス
方法によると、従来の記憶回路ブロックとほぼ同じ動作
速度でデータの書き込み時に読み出し操作を行いなが
ら、記憶回路ブロックで消費される電流の低減を行うこ
とができる。

【図面の簡単な説明】

【図１】本発明の記憶回路ブロックの構成を示す図であ
る。

【図２】ＭＴＪ素子の構成を示す図である。

【図３】従来の記憶回路ブロックの構成を示す図であ
る。

【符号の説明】

１０：記憶回路ブロック１２：データ比較回路１４：読み出しデータ・ラッチ回路１６：書き込みデータ・ラッチ回路１８：書き込み実行回路２０：読み出し実行回路２２：入出力パッド２４：センス・アンプ２６：メモリ・アレー２８：読み出しワード・ライン３０：書き込みワード・ライン３２：ビット・ライン３４：ロウ・デコーダー３６：書き込みワード・ライン・ドライバー３８：読み出しワード・ライン・ドライバー４０：カラム・デコーダー４２ａ，４２ｂ：ビット・ライン・ドライバー４４：ＭＴＪ素子４６：自由層４８：トンネルバリアー５０：固定層５２：ＭＴＪ素子の抵抗

───────────────────────────────────────────────────── フロントページの続き (72)発明者砂永登志男滋賀県野洲郡野洲町大字市三宅800番地日本アイ・ビー・エム株式会社野洲事業所内 (72)発明者宮武久忠滋賀県野洲郡野洲町大字市三宅800番地日本アイ・ビー・エム株式会社野洲事業所内 (72)発明者北村恒二滋賀県野洲郡野洲町大字市三宅800番地日本アイ・ビー・エム株式会社野洲事業所内 (72)発明者梅崎宏神奈川県藤沢市桐原町１番地日本アイ・ビー・エム株式会社藤沢事業所内 (72)発明者野田紘憙神奈川県藤沢市桐原町１番地日本アイ・ビー・エム株式会社藤沢事業所内 (72)発明者浅野秀夫神奈川県藤沢市桐原町１番地日本アイ・ビー・エム株式会社藤沢事業所内Ｆターム(参考） 5F083 FZ10 LA04 LA05

Claims

【特許請求の範囲】

【請求項１】複数のワード・ラインと複数のビット・
ラインとがマトリックス状に構成され、その交叉部ごと
に少なくとも該ビット・ラインに流れる電流によって生
成される磁界の向きに応じて磁化の方向が決定される強
磁性体の層を含む記憶素子を配置したメモリ・アレー
と、該ワード・ラインに読み出し電圧を印加する読み出
しワード・ライン・ドライバーと、該ワード・ラインに
書き込み電流を流す書き込みワード・ライン・ドライバ
ーと、該ビット・ラインに読み出し電流及び書き込み電
流を流すビット・ライン・ドライバーと、該記憶素子の
データを検知し、増幅するセンス・アンプと、データの
入力と出力を行うための入出力パッドと、前記センス・
アンプのデータを保持する手段と、前記入出力パッドに
入力されたデータを保持する手段と、該センス・アンプ
のデータを保持する手段と該入出力パッドに入力された
データを保持する手段とに、それぞれ保持されたデータ
を比較する手段と、を含む記憶回路ブロック。
【請求項２】前記データを比較する手段が、更に、比
較した結果を前記ビット・ライン・ドライバーと前記ワ
ード・ラインを選択する書き込みワード・ライン・ドラ
イバーに送信する手段を含む請求項１に記載の記憶回路
ブロック。
【請求項３】前記記憶素子がＭＴＪ（Magnetic Tunne
l Junction）素子又はＧＭＲ（giant magnetoresistiv
e）素子を含む請求項１又は２のいずれかに記載の記憶
回路ブロック。
【請求項４】前記ワード・ラインが読み出しワード・
ラインと書き込みワード・ラインである請求項１から３
のいずれかに記載の記憶回路ブロック。
【請求項５】複数のワード・ラインと複数のビット・
ラインとがマトリックス状に構成され、その交叉部ごと
に少なくとも該ビット・ラインに流れる電流によって生
成される磁界の向きに応じて磁化の方向が決定される強
磁性体の層を含む記憶素子を配置したメモリ・アレー
と、該ワード・ラインを選択するアドレスをデコードす
るロウ・デコーダーと、該ビット・ラインを選択するア
ドレスをデコードするカラム・デコーダーと、該ワード
・ラインに読み出し電圧を印加する読み出しワード・ラ
イン・ドライバーと、該ワード・ラインに書き込み電流
を流す書き込みワード・ライン・ドライバーと、該ビッ
ト・ラインに読み出し電流及び書き込み電流を流すビッ
ト・ライン・ドライバーと、該記憶素子のデータを検知
し、増幅するセンス・アンプと、データの入力と出力を
行うための入出力パッドと、該センス・アンプのデータ
を保持する手段と、該入出力パッドに入力されたデータ
を保持する手段と、該センス・アンプのデータを保持す
る手段と該入出力パッドに入力されたデータを保持する
手段とに、それぞれ保持されたデータを比較する手段
と、を含む記憶回路ブロックのアクセス方法であって、
前記記憶素子に記憶されたデータと該記憶素子に記憶さ
せるデータを比較するステップを含むアクセス方法。
【請求項６】前記データを比較するステップの前に、
前記記憶素子に記憶するデータを保持するステップと、
該記憶素子に記憶されていたデータを保持するステップ
と、を含む請求項５に記載のアクセス方法。
【請求項７】前記データを比較するステップによっ
て、前記記憶素子に記憶されたデータと該記憶素子に記
憶させるデータが異なる場合、該記憶素子に該記憶させ
るデータを記憶させるステップを含む請求項６に記載の
アクセス方法。
【請求項８】前記ロウ・デコーダーが、前記記憶素子
のアドレスを保持するステップを含む請求項７に記載の
アクセス方法。
【請求項９】前記記憶素子にアクセスするときに、前記
保持するステップで保持されたアドレスにアクセスする
ステップを含む請求項８に記載のアクセス方法。
【請求項１０】前記データを比較するステップによっ
て、前記記憶素子に記憶されたデータと該記憶素子に記
憶させるデータが同じ場合、該記憶素子に記憶されたデ
ータを保持するステップを含む請求項６に記載のアクセ
ス方法。
【請求項１１】前記データを比較するステップを、複
数のデータについて同時に行う請求項５乃至１０に記載
のアクセス方法。