JP5819338B2 - 半導体記憶装置 - Google Patents

Description

本発明の実施形態は、半導体記憶装置に関する。

メモリセルアレイのビット線を制御する回路として、データ入出力端子からのデータが一時的に保存される複数のデータ保持回路と、複数のデータ保持回路のそれぞれに接続された複数本のバスと、１本のバスに対して共通に接続された複数のデータラッチ回路と、を有する回路がある。

データ保持回路に一時的に保存されたデータは、バスを介してデータラッチ回路に転送され、データラッチ回路のデータに応じてビット線の電位が制御される。

国際公開第２００９／０８１７４５号

本発明の実施形態は、データ書き込み速度の向上及び消費電力の低減が可能な半導体記憶装置を提供する。

実施形態によれば、半導体記憶装置は、ｎ（ｎは２以上の自然数）個のデータ保持回路と、ｎ本のバスと、ｍ×ｎ個のデータラッチ回路と、選択回路と、を備えている。前記データ保持回路は、データ入出力端子に接続されている。前記バスは、前記ｎ個のデータ保持回路のそれぞれに接続されている。前記データラッチ回路は、１本の前記バスあたりｍ（ｍは２以上の自然数）個接続されている。前記選択回路は、同じ前記バスに接続されたすべての前記データラッチ回路が同じグループに含まれないようにグループ分けされた複数の前記データラッチ回路を含むグループ単位で、前記複数のデータラッチ回路に対して同時に前記データ保持回路との間でのデータ転送を実行する。

実施形態の半導体記憶装置の構成を示す模式図。 実施形態の半導体記憶装置における制御回路の一部の模式図。 データラッチ回路の模式図。 第１実施形態の半導体記憶装置における制御回路の一部の模式図。 第２実施形態の半導体記憶装置における制御回路の一部の模式図。 第２実施形態の半導体記憶装置における制御回路の一部の模式図。 第３実施形態の半導体記憶装置における制御回路の一部の模式図。 第４実施形態の半導体記憶装置における制御回路の一部の模式図。 第５実施形態の半導体記憶装置における制御回路の一部の模式図。 第６実施形態の半導体記憶装置における制御回路の一部の模式図。 比較例の半導体記憶装置における制御回路の一部の模式図。

以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。

図１は、実施形態の半導体記憶装置１の構成を示す模式図である。

実施形態の半導体記憶装置１は、メモリセルアレイ１０と、メモリセルアレイ１０の動作を制御する制御回路（周辺回路）とを有する。メモリセルアレイ１０および制御回路は、同じ基板上（１つのチップ）に集積形成されている。

メモリセルアレイ１０は、複数のメモリセルと、複数のビット線ＢＬと、複数のワード線ＷＬとを含む。ビット線ＢＬとワード線ＷＬとは、交差（例えば直交）している。

ビット線ＢＬとワード線ＷＬが交差する位置に、複数のメモリセルアレイがマトリクス状に配置されている。メモリセルは、浮遊電極またはチャージトラップ膜などの電荷蓄積層上に、中間絶縁膜を介して制御電極が積層された構造を有する。

制御回路は、電圧発生回路１１、制御部１３、ロウデコーダ１５、データ入出力バッファ１４、センスアンプ１６、カラムデコーダ１７、ページバッファ１８などを含み、メモリセルに対するデータの書き込み、消去、読み出しを行う。

ワード線ＷＬはロウデコーダ１５に接続され、ロウデコーダ１５はワード線ＷＬを選択して駆動する。

ビット線ＢＬはセンスアンプ１６に接続されている。センスアンプ１６は、読み出しデータをセンスする。

データ入出力バッファ１４は、データ入出力端子１２とカラムデコーダ１７との間に接続され、コマンドデータやアドレスデータを受け取る。カラムデコーダ１７は、ビット線ＢＬを選択する。

カラムデコーダ１７とセンスアンプ１６との間には、ページバッファ１８が接続されている。ページバッファ１８は、書き込みデータを保持する。

制御部１３は、書き込みイネーブル信号、読み出しイネーブル信号、アドレスラッチイネーブル信号、コマンドラッチイネーブル信号等の外部制御信号を、ホストまたはメモリコントローラから受けて、データの読み出し、書き込み、消去のシーケンス制御、印加電圧の制御など、メモリセルアレイ１０の動作全般の制御を行う。

電圧発生回路１１は、複数の昇圧回路と、パルス発生回路とを有し、制御部１３からの制御信号に基づいて、駆動する昇圧回路の数を切り替え、さらにパルス発生回路を制御して、ロウデコーダ１５に供給するパルス電圧のパルス幅やパルス高さを調整する。

次に、ページバッファ１８について説明する。

ページバッファ１８は、図２に示すように、複数のデータ保持回路ＤＲ＜０＞〜＜７＞と、複数のバス（データバス）Ｂ＜０＞〜＜７＞と、複数のデータラッチ回路ＤＬ＜００＞〜＜７７＞とを有する。なお、各要素の数は、図示する数に限らない。

図２は、データ保持回路ＤＲ＜０＞〜＜７＞と、バス（データバス）Ｂ＜０＞〜＜７＞と、データラッチ回路ＤＬ＜００＞〜＜７７＞との物理的接続の一例を示す模式図である。

なお、個々のデータ保持回路を区別せずに、単にデータ保持回路ＤＲと表す場合もある。同様に、個々のバスを区別せずに、単にバスＢと表す場合もある。同様に、個々のデータラッチ回路を区別せずに、単にデータラッチ回路ＤＬと表す場合もある。

複数（例えば８個）のデータ保持回路ＤＲ＜０＞〜＜７＞のそれぞれは、データ入出力バッファ１４およびカラムデコーダ１７を介して、データ入出力端子１２に接続されている。

それぞれのデータ保持回路ＤＲ＜０＞〜＜７＞には、１つのバスＢが接続されている。１つのバスＢに対しては、複数（例えば８個）のデータラッチ回路ＤＬが接続されている。したがって、データ保持回路ＤＲ及びバスＢのそれぞれの数をｎ（ｎは２以上の自然数）、１本のバスＢに接続されたデータラッチＤＬの数をｍ（ｍは２以上の自然数）とすると、ｍ×ｎ個のデータ保持回路ＤＲが設けられている。

データ入出力端子１２から入力されたデータは、データ保持回路ＤＲに一時的に保存される。そのデータは、データ保持回路ＤＲからバスＢを介してデータラッチ回路ＤＬへ転送される。

個々のデータラッチ回路ＤＬは、個々のビット線ＢＬに対応して設けられている。データラッチ回路ＤＬに転送されたデータに応じて、対応するビット線ＢＬの電位が制御される。

図３は、データラッチ回路ＤＬの構成の一例を示す模式図である。

バスＢに対して、２つのインバータ回路３１、３２が互いに向きを逆にして並列接続されている。したがって、データラッチ回路ＤＬの内部に、データと、その反転データが保存される。バスＢと、インバータ回路３１、３２との間に接続されたスイッチング素子としてのトランジスタ３５、３６のゲート制御によって、バスＢとデータラッチ回路ＤＬとの間で任意のデータが入出力される。

ここで、比較例として、各データ保持回路ＤＲがバスＢを介して一つ一つのデータラッチ回路ＤＬに順番にアクセスし、データ入力を行う動作方法が挙げられる。しかし、これでは、全てのデータラッチ回路ＤＬにデータを入力するのに非常に時間がかかり、また消費電流も大きくなる。

また、他の比較例として、図１１に示すように、バスＢからデータラッチ回路ＤＬへのアクセスを選択する回路５１によって、１つの共通のバスＢにつながるすべてのデータラッチ回路ＤＬに同時にアクセスしてデータ保持回路ＤＲからデータを転送し、データ入力速度を向上させる手法が挙げられる。

しかし、一つのデータ保持回路ＤＲ及び一つのバスＢに対して、すべてのデータラッチ回路ＤＬがつながった状態で、すべてのデータラッチ回路ＤＬを駆動させることになるため、消費電力、電源ドロップ、および瞬間的な電圧ピークが大きくなるといった問題がある。

そこで、実施形態によれば、同じバスＢに接続されたｍ個すべてのデータラッチ回路ＤＬが同じグループに含まれないようにｍ×ｎ個のデータラッチ回路ＤＬをグループ分けし、そのグループ分けされた複数のデータラッチ回路ＤＬを含むグループ単位で、複数のデータラッチ回路ＤＬに対して同時にデータ保持回路ＤＲとの間でのデータ転送を実行する。

（第１実施形態）
図４は、第１実施形態による、データ保持回路ＤＲとデータラッチ回路ＤＬとの接続回路の構成を示す模式図である。

第１実施形態によれば、バスＢとデータラッチ回路ＤＬとの接続回路に、上記グループ単位で複数のデータラッチ回路ＤＬに対するアクセスを可能にする選択回路２１を接続している。

図４に示す回路は、メモリセルにつながるセンスアンプ１６と、ビット線ＢＬを選択するカラムデコーダ１７との間に組み込まれる。

例えば、ｍ×ｎ個のデータラッチ回路ＤＬは、８個のグループＳＥＬ＜０＞〜＜７＞に分けられている。なお、個々のグループＳＥＬ＜０＞〜＜７＞を区別せずに、単にグループＳＥＬと表す場合もある。

グループＳＥＬ＜０＞は、図２において各データ保持回路ＤＲ側から数えて１番目の８つのデータラッチ回路ＤＬを含む。すなわち、グループＳＥＬ＜０＞は、バスＢ＜０＞に接続されたデータラッチ回路ＤＬ＜００＞と、バスＢ＜１＞に接続されたデータラッチ回路ＤＬ＜０１＞と、バスＢ＜２＞に接続されたデータラッチ回路ＤＬ＜０２＞と、バスＢ＜３＞に接続されたデータラッチ回路ＤＬ＜０３＞と、バスＢ＜４＞に接続されたデータラッチ回路ＤＬ＜０４＞と、バスＢ＜５＞に接続されたデータラッチ回路ＤＬ＜０５＞と、バスＢ＜６＞に接続されたデータラッチ回路ＤＬ＜０６＞と、バスＢ＜７＞に接続されたデータラッチ回路ＤＬ＜０７＞を有する。

グループＳＥＬ＜１＞は、図２において各データ保持回路ＤＲ側から数えて２番目の８つのデータラッチ回路ＤＬを含む。すなわち、グループＳＥＬ＜１＞は、バスＢ＜０＞に接続されたデータラッチ回路ＤＬ＜１０＞と、バスＢ＜１＞に接続されたデータラッチ回路ＤＬ＜１１＞と、バスＢ＜２＞に接続されたデータラッチ回路ＤＬ＜１２＞と、バスＢ＜３＞に接続されたデータラッチ回路ＤＬ＜１３＞と、バスＢ＜４＞に接続されたデータラッチ回路ＤＬ＜１４＞と、バスＢ＜５＞に接続されたデータラッチ回路ＤＬ＜１５＞と、バスＢ＜６＞に接続されたデータラッチ回路ＤＬ＜１６＞と、バスＢ＜７＞に接続されたデータラッチ回路ＤＬ＜１７＞を有する。

グループＳＥＬ＜２＞は、図２において各データ保持回路ＤＲ側から数えて３番目の８つのデータラッチ回路ＤＬを含む。すなわち、グループＳＥＬ＜２＞は、バスＢ＜０＞に接続されたデータラッチ回路ＤＬ＜２０＞と、バスＢ＜１＞に接続されたデータラッチ回路ＤＬ＜２１＞と、バスＢ＜２＞に接続されたデータラッチ回路ＤＬ＜２２＞と、バスＢ＜３＞に接続されたデータラッチ回路ＤＬ＜２３＞と、バスＢ＜４＞に接続されたデータラッチ回路ＤＬ＜２４＞と、バスＢ＜５＞に接続されたデータラッチ回路ＤＬ＜２５＞と、バスＢ＜６＞に接続されたデータラッチ回路ＤＬ＜２６＞と、バスＢ＜７＞に接続されたデータラッチ回路ＤＬ＜２７＞を有する。

グループＳＥＬ＜３＞は、図２において各データ保持回路ＤＲ側から数えて４番目の８つのデータラッチ回路ＤＬを含む。すなわち、グループＳＥＬ＜３＞は、バスＢ＜０＞に接続されたデータラッチ回路ＤＬ＜３０＞と、バスＢ＜１＞に接続されたデータラッチ回路ＤＬ＜３１＞と、バスＢ＜２＞に接続されたデータラッチ回路ＤＬ＜３２＞と、バスＢ＜３＞に接続されたデータラッチ回路ＤＬ＜３３＞と、バスＢ＜４＞に接続されたデータラッチ回路ＤＬ＜３４＞と、バスＢ＜５＞に接続されたデータラッチ回路ＤＬ＜３５＞と、バスＢ＜６＞に接続されたデータラッチ回路ＤＬ＜３６＞と、バスＢ＜７＞に接続されたデータラッチ回路ＤＬ＜３７＞を有する。

グループＳＥＬ＜４＞は、図２において各データ保持回路ＤＲ側から数えて５番目の８つのデータラッチ回路ＤＬを含む。すなわち、グループＳＥＬ＜４＞は、バスＢ＜０＞に接続されたデータラッチ回路ＤＬ＜４０＞と、バスＢ＜１＞に接続されたデータラッチ回路ＤＬ＜４１＞と、バスＢ＜２＞に接続されたデータラッチ回路ＤＬ＜４２＞と、バスＢ＜３＞に接続されたデータラッチ回路ＤＬ＜４３＞と、バスＢ＜４＞に接続されたデータラッチ回路ＤＬ＜４４＞と、バスＢ＜５＞に接続されたデータラッチ回路ＤＬ＜４５＞と、バスＢ＜６＞に接続されたデータラッチ回路ＤＬ＜４６＞と、バスＢ＜７＞に接続されたデータラッチ回路ＤＬ＜４７＞を有する。

グループＳＥＬ＜５＞は、図２において各データ保持回路ＤＲ側から数えて６番目の８つのデータラッチ回路ＤＬを含む。すなわち、グループＳＥＬ＜５＞は、バスＢ＜０＞に接続されたデータラッチ回路ＤＬ＜５０＞と、バスＢ＜１＞に接続されたデータラッチ回路ＤＬ＜５１＞と、バスＢ＜２＞に接続されたデータラッチ回路ＤＬ＜５２＞と、バスＢ＜３＞に接続されたデータラッチ回路ＤＬ＜５３＞と、バスＢ＜４＞に接続されたデータラッチ回路ＤＬ＜５４＞と、バスＢ＜５＞に接続されたデータラッチ回路ＤＬ＜５５＞と、バスＢ＜６＞に接続されたデータラッチ回路ＤＬ＜５６＞と、バスＢ＜７＞に接続されたデータラッチ回路ＤＬ＜５７＞を有する。

グループＳＥＬ＜６＞は、図２において各データ保持回路ＤＲ側から数えて７番目の８つのデータラッチ回路ＤＬを含む。すなわち、グループＳＥＬ＜６＞は、バスＢ＜０＞に接続されたデータラッチ回路ＤＬ＜６０＞と、バスＢ＜１＞に接続されたデータラッチ回路ＤＬ＜６１＞と、バスＢ＜２＞に接続されたデータラッチ回路ＤＬ＜６２＞と、バスＢ＜３＞に接続されたデータラッチ回路ＤＬ＜６３＞と、バスＢ＜４＞に接続されたデータラッチ回路ＤＬ＜６４＞と、バスＢ＜５＞に接続されたデータラッチ回路ＤＬ＜６５＞と、バスＢ＜６＞に接続されたデータラッチ回路ＤＬ＜６６＞と、バスＢ＜７＞に接続されたデータラッチ回路ＤＬ＜６７＞を有する。

グループＳＥＬ＜７＞は、図２において各データ保持回路ＤＲ側から数えて８番目の８つのデータラッチ回路ＤＬを含む。すなわち、グループＳＥＬ＜７＞は、バスＢ＜０＞に接続されたデータラッチ回路ＤＬ＜７０＞と、バスＢ＜１＞に接続されたデータラッチ回路ＤＬ＜７１＞と、バスＢ＜２＞に接続されたデータラッチ回路ＤＬ＜７２＞と、バスＢ＜３＞に接続されたデータラッチ回路ＤＬ＜７３＞と、バスＢ＜４＞に接続されたデータラッチ回路ＤＬ＜７４＞と、バスＢ＜５＞に接続されたデータラッチ回路ＤＬ＜７５＞と、バスＢ＜６＞に接続されたデータラッチ回路ＤＬ＜７６＞と、バスＢ＜７＞に接続されたデータラッチ回路ＤＬ＜７７＞を有する。

すなわち、各グループＳＥＬにおいて、同じバスＢに接続されたデータラッチ回路ＤＬは１つだけである。

選択回路２１が、あるグループＳＥＬに対して選択信号Highを出力すると、選択されたそのグループＳＥＬに含まれるデータラッチ回路ＤＬが同時に選択され、それら各データラッチ回路ＤＬがつながる各データ保持回路ＤＲから各バスＢを介して、グループＳＥＬに含まれるデータラッチ回路ＤＬにデータが転送される。

そして、選択回路２１に入力されるクロック信号（クロックパルス）の立ち上がりまたは立ち下がりタイミングに合わせて、次のグループＳＥＬを選択する選択信号がHighになり、次のグループＳＥＬに対するアクセスに切り替わる。

例えば、最初、グループＳＥＬ＜０＞を選択する信号がHighになり、他のグループＳＥＬ＜１＞〜＜７＞を選択する信号はLowになり、グループＳＥＬ＜０＞に含まれるデータラッチ回路ＤＬが選択され、グループＳＥＬ＜０＞に含まれるデータラッチ回路ＤＬにデータが転送される。

次に、グループＳＥＬ＜０＞の選択から所定（例えば１）クロック分経過したタイミングで、次のグループＳＥＬ＜１＞を選択する信号がHighになり、他のグループＳＥＬ＜０＞、＜２＞〜＜７＞を選択する信号はLowになり、グループＳＥＬ＜１＞に含まれるデータラッチ回路ＤＬが選択され、グループＳＥＬ＜１＞に含まれるデータラッチ回路ＤＬにデータが転送される。

以降、１クロックごとに、グループＳＥＬ＜２＞〜＜７＞が選択され、ｍ×ｎ個のデータラッチ回路ＤＬにデータが転送される。

１回の書き込み動作で、１つのバスＢあたり選択されるのは１つのデータラッチ回路ＤＬだけである。このため、バスＢにおける電源ドロップを抑制できる。また、選択されたグループＳＥＬごとに、複数のデータラッチ回路ＤＬに対して一斉にデータ書き込みができる。例えば、第１実施形態によれば、８回のクロック動作で全てのデータラッチ回路ＤＬにデータ転送できる。これによって、書き込み動作時間を短縮することができる。

すなわち、第１実施形態によれば、メモリセルへのデータ書き込みの際、複数のデータラッチ回路ＤＬへのアクセス単位を複数のグループＳＥＬに分け、なおかつ同じグループＳＥＬ内のデータラッチ回路ＤＬに対してデータが書き込まれる。これにより、データの書き込み速度を向上と、消費電力の低減の両立を図れる。

（第２実施形態）
図５は、第２実施形態による、データ保持回路ＤＲとデータラッチ回路ＤＬとの接続回路の構成を示す模式図である。

第２実施形態によれば、グループＳＥＬを選択する選択回路２２内に、レジスタ回路２３を設けている。レジスタ回路２３は、複数のグループＳＥＬを同時に選択する。

図５に示す例では、レジスタ回路２３は、データ保持回路ＤＲ側から数えて偶数番目の複数のグループＳＥＬ＜０＞、＜２＞、＜４＞、＜６＞か、奇数番目の複数のグループＳＥＬ＜１＞、＜３＞、＜５＞、＜７＞か、を選択する。

例えば、最初、レジスタ回路２３は、偶数番目のグループＳＥＬ＜０＞、＜２＞、＜４＞、＜６＞を選択し、偶数番目のグループＳＥＬ＜０＞、＜２＞、＜４＞、＜６＞を選択する信号がHighになり、奇数番目のグループＳＥＬ＜１＞、＜３＞、＜５＞、＜７＞を選択する信号はLowになり、偶数番目のグループＳＥＬ＜０＞、＜２＞、＜４＞、＜６＞に含まれるデータラッチ回路ＤＬが選択され、偶数番目のグループＳＥＬ＜０＞、＜２＞、＜４＞、＜６＞に含まれるデータラッチ回路ＤＬにデータが転送される。

次に、レジスタ回路２３は、奇数番目のグループＳＥＬ＜１＞、＜３＞、＜５＞、＜７＞を選択し、奇数番目のグループＳＥＬ＜１＞、＜３＞、＜５＞、＜７＞を選択する信号がHighになり、偶数番目のグループＳＥＬ＜０＞、＜２＞、＜４＞、＜６＞を選択する信号はLowになり、奇数番目のグループＳＥＬ＜１＞、＜３＞、＜５＞、＜７＞に含まれるデータラッチ回路ＤＬが選択され、奇数番目のグループＳＥＬ＜１＞、＜３＞、＜５＞、＜７＞のデータラッチ回路ＤＬにデータが転送される。

レジスタ回路２３は、ビット線ＢＬの選択信号に対応するアドレスデータの入力を受けるカラムデコーダ１７に接続され、そのカラムデコーダ１７の制御により、グループＳＥＬを選択する。

同じ１つのバスＢに接続されたｍ個のデータラッチ回路ＤＬにおいて、隣り合うデータラッチ回路ＤＬが同時に選択されない。すなわち、データラッチ回路ＤＬの配列に対応して配列された隣り合うビット線ＢＬが同時に選択されず、選択されたビット線ＢＬの電位が隣のビット線ＢＬから影響を受けない。

また、図６は、第２実施形態の変形例による、データ保持回路ＤＲとデータラッチ回路ＤＬとの接続回路の構成を示す模式図である。

図６に示す例では、レジスタ回路２３は、データ保持回路ＤＲ側から数えて１番目から４番目の複数のグループＳＥＬ＜０＞〜＜３＞か、５番目から８番目の複数のグループＳＥＬ＜４＞〜＜７＞か、を選択する。

例えば、最初、レジスタ回路２３は、グループＳＥＬ＜０＞〜＜３＞を選択し、グループＳＥＬ＜０＞〜＜３＞を選択する信号がHighになり、他のグループＳＥＬ＜４＞〜＜７＞を選択する信号はLowになり、グループＳＥＬ＜０＞〜＜３＞に含まれるデータラッチ回路ＤＬが選択され、グループＳＥＬ＜０＞〜＜３＞に含まれるデータラッチ回路ＤＬにデータが転送される。

次に、レジスタ回路２３は、カラムデコーダ１７の制御により、グループＳＥＬ＜４＞〜＜７＞を選択し、グループＳＥＬ＜４＞〜＜７＞を選択する信号がHighになり、他のグループＳＥＬ＜０＞〜＜３＞を選択する信号はLowになり、グループＳＥＬ＜４＞〜＜７＞に含まれるデータラッチ回路ＤＬが選択され、グループＳＥＬ＜４＞〜＜７＞のデータラッチ回路ＤＬにデータが転送される。

１回の書き込み動作で、同じ１つのバスＢに接続されたｍ個すべてのデータラッチ回路ＤＬが選択されない。このため、バスＢにおける電源ドロップを抑制できる。また、選択されたグループＳＥＬごとに、複数のデータラッチ回路ＤＬに対してデータ書き込みができる。これによって、書き込み動作時間を短縮することができる。

第２実施形態においても、メモリセルへのデータ書き込みの際、複数のデータラッチ回路ＤＬへのアクセス単位を複数のグループＳＥＬに分け、なおかつ同じグループＳＥＬ内のデータラッチ回路ＤＬに対してデータが書き込まれる。これにより、データの書き込み速度を向上と、消費電力の低減の両立を図れる。

さらに、第２実施形態によれば、レジスタ回路２３によって、複数のグループを選択することで、第１実施形態のように一つ一つのグループＳＥＬを順番に選択するよりも、高速にすべてのデータラッチ回路ＤＬへデータを転送することができる。

図５、６では、データ保持回路ＤＲ及びバスＢは１つしか図示していないが、図２、４と同様、複数設けられている。そして、図５の例では、選択回路２２は、偶数番目のグループＳＥＬ＜０＞、＜２＞、＜４＞、＜６＞または奇数番目のグループ＜１＞、＜３＞、＜５＞、＜７＞に属するデータラッチ回路ＤＬを選択する。図６の例では、選択回路２２は、グループＳＥＬ＜０＞〜＜３＞またはグループＳＥＬ＜４＞〜＜７＞に属するデータラッチ回路ＤＬを選択する。

（第３実施形態）
図７は、第３実施形態による、データ保持回路ＤＲとデータラッチ回路ＤＬとの接続回路の構成を示す模式図である。

第３実施形態によれば、データ保持回路ＤＲとバスＢとの間に、経路選択回路２６が組み込まれている。

メモリチップの動作テストなどで、データラッチ回路ＤＬにランダムデータを書き込むことがある。その際に、データ保持回路ＤＲにデータＡが入力されたとすると、そのデータ保持回路ＤＲに接続されたバスＢにつながるｍ個すべてのデータラッチ回路ＤＬに同じデータＡしか転送できないという問題があった。

また、一般に、１つのバスＢを介してデータ保持回路ＤＲに接続された複数のデータラッチ回路ＤＬ内電圧の影響から、データ保持回路ＤＲに異なるデータを入力する際はリセット動作が必要となり、異なるデータの書き込みには、その都度動作時間がかかりおよび電力を消費してしまう。

データ保持回路ＤＲは、一般的なラッチ回路構造を有するので、データ保持回路ＤＲは、入力されたデータＡの反転データＡバーも同時に保存している。

第３実施形態によれば、データ保持回路ＤＲを一時的なデータの保存回路としてのみ使用するのではなく、保存されたデータを再利用することで、一つの元データ（入力データ）から複数の異なるデータをデータラッチ回路ＤＬに出力可能とした。

経路選択回路２６は、データラッチ回路ＤＬとの接続経路を、入力データＡ側か、反転データＡバー側かを選択する。データ保持回路ＤＲにデータＡが入力された後、通常の経路が選択されれば、入力データＡがバスＢを介してデータラッチ回路ＤＬに入力する。反転経路２７が選択されれば、入力データＡの反転データＡバーが、バスＢを介してデータラッチ回路ＤＬに入力する。

データ保持回路ＤＲのリセット動作によりデータ保持回路ＤＲに異なるデータを上書きすることなく、すでにデータ保持回路ＤＲに入力したデータを利用して、その入力データとは異なるデータを作成することができる。

１種類の元データ（入力データ）から２種類のデータを作成することができるので、データ保持回路上書きのための動作時間と消費電流を削減しつつ、データラッチ回路ＤＬに書き込まれるデータのランダム性を高めることができる。

（第４実施形態）
図８は、第４実施形態による、データ保持回路ＤＲとデータラッチ回路ＤＬとの接続回路の構成を示す模式図である。

データ保持回路ＤＲとデータラッチ回路ＤＬとの間に、バスＢを介して、演算回路２８が接続されている。

演算回路２８は、データ保持回路ＤＲに入力されたデータＡと、外部から与えられた演算用データＣとの、例えばＯＲ演算やＸＯＲ演算を実行し、データラッチ回路ＤＬに、データＡとは異なるデータＢを出力する。

これによって、一度データ保持回路ＤＲに入れた元データＡを書き換えることなく（データ保持回路ＤＲをリセット動作することなく）、別種のデータを生成して、データラッチ回路ＤＬへ送ることができる。

なお、データ保持回路ＤＲにデータＡが入力され、演算回路２８で演算せずにデータ転送を行えば、データラッチ回路ＤＬにはデータＡが入力される。

第４実施形態によれば、データ保持回路上書きのための動作時間と消費電流を削減しつつ、データラッチ回路ＤＬに書き込まれるデータのランダム性を高めることができる。

（第５実施形態）
図９は、第５実施形態による、データ保持回路ＤＲとデータラッチ回路ＤＬとの接続回路の構成を示す模式図である。

図９の回路は、図６に示す第２実施形態の選択回路２２と、図７に示す第３実施形態の経路選択回路２６とを組み合わせた構成を有する。

例えば、選択回路２２がグループＳＥＬ＜０＞〜＜３＞を選択している時、データ保持回路ＤＲは、データラッチ回路ＤＬ＜０＞〜＜３＞にアクセスし、データラッチ回路ＤＬ＜０＞〜＜３＞に入力データＡを転送する。

次に、選択回路２２がグループＳＥＬ＜４＞〜＜７＞を選択している時は、データ保持回路ＤＲは、データラッチ回路ＤＬ＜４＞〜＜７＞にアクセスし、データラッチ回路ＤＬ＜４＞〜＜７＞に、入力データＡの反転データＡバーを転送する。

これによって、データラッチ回路ＤＬ＜０＞〜＜７＞に対して２種類のデータを書き込むことができ、データ保持回路上書きのための動作時間と消費電流を削減しつつ、データラッチ回路ＤＬに書き込まれるデータのランダム性を高めることができる。

また、複数のデータラッチ回路ＤＬへのアクセス単位を複数のグループＳＥＬに分け、なおかつ同じグループＳＥＬ内のデータラッチ回路ＤＬに対してデータが書き込まれる。これにより、データの書き込み速度を向上と、消費電力の低減の両立を図れる。

（第６実施形態）
図１０は、第６実施形態による、データ保持回路ＤＲとデータラッチ回路ＤＬとの接続回路の構成を示す模式図である。

図１０の回路は、第２実施形態の選択回路２２と、図８に示す第３実施形態の演算回路２８とを組み合わせた構成を有する。

演算回路２８は、データ保持回路ＤＲ側から数えて１番目のグループＳＥＬ＜０＞に含まれるデータラッチ回路ＤＬ＜００＞、＜０１＞、＜０２＞、＜１３＞と、データ保持回路ＤＲ＜０＞、＜１＞、＜２＞、＜３＞との間に接続されている。

選択回路２２は、複数（例えば８つ）のグループＳＥＬ＜０＞〜＜７＞のうち任意の１つのグループＳＥＬを選択する。

データラッチ回路ＤＬにデータを書き込む際に、演算回路２８によってデータを変化させつつ、なおかつ選択回路２２のレジスタ回路２３の制御によって、複数のデータラッチ回路ＤＬにデータを書き込むことができる。

例えば、選択回路２２がグループＳＥＬ＜０＞から＜７＞まで一つずつ順にグループＳＥＬを選択しながらデータラッチ回路ＤＬへデータを転送するごとに、演算回路２８に与える演算用データを変化させることで、全てのグループＳＥＬごとに異なるデータをデータラッチ回路ＤＬへ書き込むことができる。

これによって、データ保持回路上書きのための動作時間と消費電流を削減しつつ、データラッチ回路ＤＬに書き込まれるデータのランダム性を高めることができる。さらに、複数のデータラッチ回路ＤＬへのアクセス単位を複数のグループＳＥＬに分け、なおかつ同じグループＳＥＬ内のデータラッチ回路ＤＬに対してデータが書き込まれるため、データの書き込み速度を向上と、消費電力の低減の両立を図れる。

図７に示す経路選択回路２６は、図４に示す回路、図５に示す回路、図６に示す回路のそれぞれと組み合わせることができる。

また、図８に示す演算回路２８も、図４に示す回路、図５に示す回路、図６に示す回路のそれぞれと組み合わせることができる。

また、複数のデータラッチ回路ＤＬのグループ分けは、図４〜６に示す形態に限らず、他の区分け方法も可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体記憶装置、１０…メモリセルアレイ、１２…データ入出力端子、１４…データ入力バッファ、１７…カラムデコーダ、２１，２２…選択回路、２３…レジスタ回路、２６…経路選択回路、２７…反転経路、２８…演算回路、ＤＲ…データ保持回路、Ｂ…バス、ＤＬ…データラッチ回路

Claims (4)

1. データ入出力端子に接続されたｎ（ｎは２以上の自然数）個のデータ保持回路と、
   前記ｎ個のデータ保持回路のそれぞれに接続されたｎ本のバスと、
   １本の前記バスあたりｍ（ｍは２以上の自然数）個接続された、ｍ×ｎ個のデータラッチ回路と、
   同じ前記バスに接続されたすべての前記データラッチ回路が同じグループに含まれないようにグループ分けされた複数の前記データラッチ回路を含むグループ単位で、前記複数のデータラッチ回路に対して前記データ保持回路との間でのデータ転送を実行する選択回路と、
   を備え、
   前記グループの選択は、クロックのタイミングに合わせて切り替わり、
   前記選択回路は、前記グループを複数同時に選択するレジスタ回路を有し、
   前記データ保持回路は、前記データ保持回路に入力した入力データおよび前記入力データの反転データを保持し、
   前記データ保持回路は、前記入力データを前記データラッチ回路に転送する経路と、前記反転データを前記データラッチ回路に転送する反転経路と、を有する半導体記憶装置。
2. データ入出力端子に接続されたｎ（ｎは２以上の自然数）個のデータ保持回路と、
   前記ｎ個のデータ保持回路のそれぞれに接続されたｎ本のバスと、
   １本の前記バスあたりｍ（ｍは２以上の自然数）個接続された、ｍ×ｎ個のデータラッチ回路と、
   同じ前記バスに接続されたすべての前記データラッチ回路が同じグループに含まれないようにグループ分けされた複数の前記データラッチ回路を含むグループ単位で、前記複数のデータラッチ回路に対して同時に前記データ保持回路との間でのデータ転送を実行する選択回路と、
   を備え、
   前記選択回路は、前記グループを複数同時に選択するレジスタ回路を有する半導体記憶装置。
3. 前記グループの選択が、クロックのタイミングに合わせて切り替わっていく請求項２記載の半導体記憶装置。
4. 前記バスを介して前記データ保持回路と前記データラッチ回路との間に接続され、前記データ保持回路に入力した入力データに対して演算を実行し、前記入力データとは異なるデータを前記データラッチ回路に転送する演算回路をさらに備えた請求項１〜３のいずれか１つに記載の半導体記憶装置。

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