JP2009146495A - Ｎａｎｄ型フラッシュメモリ - Google Patents

Abstract

【課題】テスト用のデータを入力する時間を大幅に削減して、テスト時間の短縮を図ることが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】テスト制御回路１０は、第１の切替回路１１と、テストラッチ回路１２と、第２の切替回路１３と、テスト制御信号生成回路１４とを有する。テストラッチ回路１２は、データ入出力バッファ９を介して入力されたテスト用のデータパターンを一時的に保持する。本発明によれば、異なるデータラッチ回路４にテスト用の同じデータパターンをラッチする際に、その都度、外部からデータパターンを入力せずに、テストラッチ回路１２からデータラッチ回路４に転送するだけで済むため、テスト用のデータパターンをデータラッチ回路４にラッチするまでの時間を大幅に短縮でき、テスト時間も短縮できる。
【選択図】図２

Description

本発明は、ＮＡＮＤセルを複数個配置したＮＡＮＤ型フラッシュメモリに関する。

ＮＡＮＤ型フラッシュメモリは微細化が進む一方であり、製造時の検査工程において、ビット線の配置方向におけるデータパターンのテストと、センスアンプの配置方向におけるデータパターンのテストとを行うことが信頼性を確保する上で欠かせなくなっている（特許文献１参照）。これらのテストでは、種々のデータパターンを入力する必要がある。

従来は、データの入力を意味するＤａｔａＩｎコマンドを用いて、テストパターンの全データを、センスアンプに隣接したデータラッチ回路に転送していた。

このようなテスト手法では、メモリセルアレイ内の他のページに対してテストを行う場合などは、仮に同じデータパターンを用いる場合であっても、毎回データを入力しなければならず、データ入力に時間がかかるという問題があった。

テスタを用いてテストを行う場合、テスタでは測定に使用できるピンの数が限られているため、テスタを特殊なモードに設定して、テスト対象のチップ１個当たりで使用するピン数を減らして、同時に測定できるチップ数を増やすのが一般的である。

しかしながら、このような特殊なモードでは、１チップ当たりの使用ピン数を削減できるものの、テストに使用するコマンドとテスト用のデータパターンを入力するのに数多くのクロックを必要とし、その分だけテスト時間がかかってしまう。

また、各ビット線ごとにセンスアンプを設ける場合には、全ビット線の電位が同時に変化するため、ビット線干渉が起きやすい。このため、テストの際には、ビット線電位の組合わせに応じたデータパターンをビット線に供給しなければならず、データパターンの種類が増えてしまう。従来の手法では、データパターンの種類が増えると、データの入力だけでもかなりの時間がかかってしまい、テスト時間が長くなるという問題があった。
特開平１０−１２０００号公報

本発明は、テスト用のデータを入力する時間を大幅に削減して、テスト時間の短縮を図ることが可能なＮＡＮＤ型フラッシュメモリを提供するものである。

本発明の一態様によれば、電気的に書き換え可能な複数のメモリセルをマトリクス状に配置したメモリセルアレイを備え、
前記メモリセルアレイは、第１方向に隣接する前記メモリセルのソースおよびドレインを接続したＮＡＮＤセルを第２方向に複数個配置して構成されるＮＡＮＤ型フラッシュメモリにおいて、
前記ＮＡＮＤセルごとに設けられる複数のビット線と、
前記ビット線ごとに設けられる複数のセンスアンプと、
前記センスアンプごとに設けられ、対応するセンスアンプとやり取りするデータを一時的に保持する複数のデータラッチ回路と、
外部から供給されたテストデータを一時的に保持する少なくとも一つのテストラッチ回路と、
前記テストラッチ回路に保持されたデータを、前記複数のデータラッチ回路のうち少なくとも二つに供給する制御を行うデータ切替回路と、を備えるＮＡＮＤ型フラッシュメモリが提供される。

本発明によれば、テスト用のデータを入力する時間を大幅に削減して、テスト時間の短縮を図ることができる。

以下、図面を参照しながら、本発明の一実施形態について説明する。

（第１の実施形態）
図１は本発明の第１の実施形態によるＮＡＮＤ型フラッシュメモリの概略構成を示すブロック図である。図１のＮＡＮＤ型フラッシュメモリは、電気的に書き換え可能な複数のメモリセルをマトリクス状に配置したメモリセルアレイ１と、ロウ方向に配置されるワード線を駆動するロウデコーダ２と、カラム方向に配置されるビット線の電位をセンスするセンスアンプ３と、センスアンプ３に接続されるデータラッチ回路４と、ビット線の選択を行うカラムセレクタ５と、データの書込み、消去および読出しを制御するメモリ制御回路６と、データの書込みや読出し等に用いる電圧を発生する昇圧回路７と、カラムセレクタ５を制御するカラムデコーダ８と、データ入出力バッファ９と、本実施形態の特徴部分であるテスト制御回路１０と、を備えている。

図２はメモリセルアレイ１の構造を示すブロック図である。図２に示すように、メモリセルアレイ１は、ロウ方向に隣接するメモリセルのソースおよびドレインを接続したＮＡＮＤセル（メモリセル列）をカラム方向に複数個配置して構成されている。

一つのＮＡＮＤセルは例えば３２ビット分のメモリセルを有し、これらを一括消去の単位としている。以下では、この単位をブロックと呼ぶ。メモリセルアレイ１内には、ロウ方向に複数のブロックが設けられている。

ＮＡＮＤセルの一端とビット線との間には選択トランジスタＳ０が接続されている。また、ＮＡＮＤセルの他端とソース線との間には選択トランジスタＳ１が接続されている。これらＮＡＮＤセルと選択トランジスタＳ０，Ｓ１を合わせたものでＮＡＮＤセルユニット２０が構成される。

各ビット線ごとにセンスアンプ３が設けられている。センスアンプ３は、データの読出し時にはビット線のデータをセンスし、データの書込み時には外部から供給されたデータを一時的に保持する。また、センスアンプ３は、書込み時や消去時にビット線に対して所定の電圧を選択的に供給する。

データラッチ回路４は、各センスアンプ３ごとに設けられており、対応するセンスアンプ３に供給する前のデータを一時的に保持（ラッチ）する。データラッチ回路４はカラムセレクタ５に接続されている。

カラムセレクタ５とデータ入出力バッファ９との間には、テスト制御回路１０が設けられている。このテスト制御回路１０は、第１の切替回路１１と、テストラッチ回路１２と、第２の切替回路１３と、テスト制御信号生成回路１４とを有する。第１の切替回路１１と第２の切替回路１３は、互いに非同期に動作する。第２の切替回路１３は、カラムセレクタ５と同期して動作する。

第１の切替回路１１と第２の切替回路１３は、テスト制御信号生成回路１４からの制御信号により切替制御を行う。テスト制御信号生成回路１４には、データパターンのラッチ（ロード）を指示するコマンド信号ＤＰＬＯＡＤと、テストすべきカラム数を示す信号ＣＯＬＥＮＤとが入力され、これらの信号に基づいて、第１の切替回路１１を切替制御する信号と、第２の切替回路１３を切替制御する信号とを生成する。

テストラッチ回路１２は、データ入出力バッファ９を介して入力されたテスト用のデータパターンを一時的に保持する。テスト制御信号生成回路１４は、第１の切替回路１１と第２の切替回路１３の切替タイミングを制御する。

図３はテスト制御回路１０周辺の詳細構成を示すブロック図である。図３において、テストラッチ回路１２は、２つのテストレジスタ１２ａ，１２ｂを有する。第１の切替回路１１は、２つのテストレジスタ１２ａ，１２ｂのいずれか一方を選択する。選択されたテストレジスタには、テスト用のデータパターンが一時的に保持される。第２の切替回路１３は、２つのテストレジスタ１２ａ，１２ｂがデータを保持している場合に、いずれか一方のレジスタを選択してカラムセレクタ５に供給する。

第２の切替回路１３とカラムセレクタ５とは連動しており、第２の切替回路１３が選択したテストレジスタ内のデータは、対応するデータラッチ回路４に保持される。

本実施形態では、同じテストレジスタ内の同一データを、複数のデータラッチ回路４に保持することを前提としている。これにより、その都度、データ入出力バッファ９からデータを供給しなくて済み、データ入力時間を短縮できる。

図４は図３のテスト制御回路１０の動作を示すタイミング図である。まず、テスト制御回路１０は、第１の切替回路１１を交互に切り替えて、２つのテストラッチ回路１２ａ，１２ｂに互いに異なるデータパターンをラッチする。

次に、メモリセルアレイ１内のブロック１を選択した状態で、第２の切替回路１３を交互に切り替えて、その切替タイミングに同期して、カラムセレクタ５（ＣＳＬ＜１：４＞）を順に選択する。これにより、ブロック１内のカラムセレクタ５（ＣＳＬ１，ＣＳＬ３）に対応する２つのデータラッチ回路４には、テストラッチ回路１２にラッチされたデータと同じデータがラッチされ、カラムセレクタ５（ＣＳＬ２，ＣＳＬ４）に対応する２つのデータラッチ回路４には、テストラッチ回路１２にラッチされたデータと同じデータがラッチされる。その後、ブロック２以降についても、同様にデータラッチ回路４にテストラッチ回路１２にラッチされたデータと同じデータがラッチされる。あるいは、複数のブロックについて並行して、各ブロック内の同じ位置のデータラッチ回路４に、テストラッチ回路１２からのデータをラッチしてもよい。

図４では、ブロック１、３、５については、同時にデータラッチ回路４へのデータ転送を行っており（時刻ｔ１〜ｔ２）、ブロック１、３、５内の同一位置のデータラッチ回路４には、同じテストラッチ回路１２からのデータがラッチされる。また、ブロック２、４、６についても、同時にデータラッチ回路４へのデータ転送を行っており（時刻ｔ２〜ｔ３）、ブロック２、４、６内の同一位置のデータラッチ回路４には、同じテストラッチ回路１２からのデータがラッチされる。

本実施形態では、異なるデータラッチ回路４に同じデータをラッチする際には、同一のテストラッチ回路１２にラッチされているデータを用いるため、異なるデータラッチ回路４にデータをラッチするたびに外部からデータパターンを入力する必要がなくなり、データ入力時間を短縮できる。

図４では、隣接するカラムセレクタ５に対応するデータラッチ回路４には互いに異なるデータをラッチする例を示したが、データラッチ回路４にラッチするデータは図４に示した例に限定されない。

このように、本実施形態では、テスト用の２種類のデータパターンをラッチする２つのテストラッチ回路１２と、これら２つのテストラッチ回路１２とカラムセレクタ５の間に接続される第２の切替回路１３とを設けるため、異なるデータラッチ回路４にテスト用の同じデータパターンをラッチする際に、その都度、外部からデータパターンを入力せずに、テストラッチ回路１２からデータラッチ回路４に転送するだけで済むため、テスト用のデータパターンをデータラッチ回路４にラッチするまでの時間を大幅に短縮でき、テスト時間も短縮できる。特に、本実施形態によれば、テストすべきデータパターンの数が多い場合に、効果が大きい。

（第２の実施形態）
第２の実施形態は、第１の実施形態よりもテストラッチ回路１２の数を増やしたものである。

図５は本発明の第２の実施形態によるテスト制御回路１０周辺の詳細構成を示すブロック図である。図５では、図３と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。

図５のテスト制御回路１０内のテストラッチ回路１２は、４つのテストレジスタ１２ａ，１２ｂ，１２ｃ，１２ｄを有する。第１の切替回路１１は、４つのテストレジスタ１２ａ，１２ｂ，１２ｃ，１２ｄのうちいずれか一つを選択する。選択されたテストレジスタには、データ入出力バッファ９からのテスト用のデータパターンが一時的に保持（ラッチ）される。４つのテストレジスタ１２ａ，１２ｂ，１２ｃ，１２ｄには、それぞれ異なるデータパターンがラッチされる。

図６は図５のテスト制御回路１０の動作を示すタイミング図である。図６に示すように、第２の切替回路１３の切替タイミングに同期して、カラムセレクタ５（ＣＳＬ＜１：４＞）を順に選択する。これにより、ブロック１内のカラムセレクタ５（ＣＳＬ１）に対応するデータラッチ回路４にはテストラッチ回路１２ａにラッチされたデータと同じデータがラッチされる。同様に、カラムセレクタ５（ＣＳＬ＜２：４＞）に対応するデータラッチ回路４にはそれぞれ、テストラッチ回路１２ｂ〜１２ｄにラッチされたデータと同じデータがラッチされる。

ブロック１内のデータラッチ回路４へのデータ転送が終了すると（時刻ｔ２）、今度はブロック２内のデータラッチ回路へのデータ転送が行われる（時刻ｔ２〜ｔ３）。以後、ブロックごとにデータ転送が行われる。

このように、第２の実施形態によれば、４種類のデータパターンを迅速に各データラッチ回路４にラッチさせることができ、その都度外部からデータパターンを入力する場合と比べて、データ入力時間を大幅に削減できる。

（第３の実施形態）
第３の実施形態は、テストラッチ回路１２をリング状のシフトレジスタで構成したものである。

図７は本発明の第３の実施形態によるテスト制御回路１０周辺の詳細構成を示すブロック図である。図７はテストラッチ回路１２の内部構成が図３および図５と異なっている。図７のテストラッチ回路１２は、４つのテストレジスタ１２ａ，１２ｂ，１２ｃ，１２ｄをリング状に接続したシフトレジスタである。第１の切替回路１１は、４つのテストレジスタ１２ａ，１２ｂ，１２ｃ，１２ｄの出力ＬＩＯ＜０：７＞と反転出力ｂＬＩＯ＜０：７＞のうちいずれか一つを選択する。この他、図７のテストラッチ回路１２は、出力ＬＩＯ＜０：７＞とｂＬＩＯ＜０：７＞のいずれか一方を選択するマルチプレクサ１５を有する。

データ入出力バッファ９からのデータパターンは、第３の切替回路１６を介して一つのテストレジスタのみに入力される。入力されたデータパターンはシフトされて、他のテストレジスタに転送される。シフトさせる量を可変制御し、かつ反転ビットパターンも利用することにより、種々のデータパターンを生成でき、外部からデータパターンを入力する手間を省けて、データ入力時間を削減できる。

本実施形態は、例えばページごとにデータパターンを変えてテストを行いたい場合などに、特に有効である。その都度外部からデータを入力しなくて済み、必要な分だけシフトレジスタをシフトさせて、所望のデータパターンを得ることができるためである。

このように、第３の実施形態では、テストラッチ回路１２をリング状のシフトレジスタで構成したため、外部から必要最小限のデータパターンを入力するだけで、シフト量の可変制御により種々のデータパターンを生成でき、データ入力時間を大幅に削減でき、テスト時間の削減が図れる。

本発明の第１の実施形態によるＮＡＮＤ型フラッシュメモリの概略構成を示すブロック図。 メモリセルアレイ１の構造を示すブロック図。 テスト制御回路１０周辺の詳細構成を示すブロック図。 図３のテスト制御回路１０の動作を示すタイミング図。 本発明の第２の実施形態によるテスト制御回路１０周辺の詳細構成を示すブロック図。 図５のテスト制御回路１０の動作を示すタイミング図。 本発明の第３の実施形態によるテスト制御回路１０周辺の詳細構成を示すブロック図。

符号の説明

１ メモリセルアレイ
２ ロウデコーダ
３ センスアンプ
４ データラッチ回路
５ カラムセレクタ
６ メモリ制御回路
７ 昇圧回路
８ カラムデコーダ
９ データ入出力バッファ
１０ テスト制御回路
１１ 第１の切替回路
１２ テストラッチ回路
１３ 第２の切替回路
１４ テスト制御信号生成回路
１５ マルチプレクサ

Claims (5)

1. 電気的に書き換え可能な複数のメモリセルをマトリクス状に配置したメモリセルアレイを備え、
   前記メモリセルアレイは、第１方向に隣接する前記メモリセルのソースおよびドレインを接続したＮＡＮＤセルを第２方向に複数個配置して構成されるＮＡＮＤ型フラッシュメモリにおいて、
   前記ＮＡＮＤセルごとに設けられる複数のビット線と、
   前記ビット線ごとに設けられる複数のセンスアンプと、
   前記センスアンプごとに設けられ、対応するセンスアンプとやり取りするデータを一時的に保持する複数のデータラッチ回路と、
   外部から供給されたテストデータを一時的に保持する少なくとも一つのテストラッチ回路と、
   前記テストラッチ回路に保持されたデータを、前記複数のデータラッチ回路のうち少なくとも二つに供給する制御を行うデータ切替回路と、を備えるＮＡＮＤ型フラッシュメモリ。
2. 前記テストラッチ回路は、それぞれがデータを一時的に保持可能な複数のレジスタを有し、
   前記データ切替回路は、
   前記複数のレジスタのいずれか１つを選択して前記テストデータを供給する第１の切替回路と、
   前記第１の切替回路で選択されたレジスタに保持された前記テストデータを、前記複数のデータラッチ回路のうち少なくとも二つに供給する第２の切替回路と、を有することを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。
3. 前記テストラッチ回路は、それぞれがデータを一時的に保持可能な複数のレジスタをリング状に接続したシフトレジスタを有し、
   前記データ切替回路は、
   前記シフトレジスタのシフト回数に応じて、前記複数のレジスタのいずれか１つを選択する第１の切替回路と、
   前記第１の切替回路で選択されたレジスタに保持されたデータを、前記複数のデータラッチ回路の少なくとも二つに供給する第２の切替回路と、を有することを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。
4. 前記第１の切替回路は、前記メモリセルアレイの書き込みの単位であるページごとに、選択するレジスタの種類を切り替えることを特徴とする請求項３に記載のＮＡＮＤ型フラッシュメモリ。
5. 前記ＮＡＮＤセルは、一括消去の単位であるブロックごとに設けられ、
   前記データ切替回路は、前記テストラッチ回路に保持されたデータを、各ブロック内の同じ位置のデータラッチ回路に供給することを特徴とする請求項１乃至４のいずれかに記載のＮＡＮＤ型フラッシュメモリ。

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