JP5595240B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、特に、ポイントシフト型ＦＩＦＯ回路を用いたアドレスカウンタを備える半導体装置に関する。
シンクロナスＤＲＡＭ（Synchronous Dynamic Random Access Memory）に代表される同期式メモリ装置は、パーソナルコンピュータのメインメモリなどに広く利用されている。同期式メモリ装置は、コントローラより供給されるクロック信号に同期してデータを入出力することから、より高速なクロックを使用することによって、データ転送レートを高めることが可能である。
しかしながら、シンクロナスＤＲＡＭにおいても、ＤＲＡＭコアはあくまでアナログ動作であり、極めて微弱な電荷をセンス動作により増幅する必要がある。そのため、リードコマンドが発行されてから、最初のデータを出力するまでの時間を短縮することはできず、リードコマンドが発行されてから所定の遅延時間が経過した後、外部クロックに同期して最初のデータが出力される。
リード動作時におけるこの遅延時間は一般に「ＣＡＳレイテンシ」と呼ばれ、クロック周期の整数倍に設定される。例えば、ＣＡＳレイテンシが５（ＣＬ＝５）であれば、外部クロックに同期してリードコマンドを取り込んだ後、５周期後の外部クロックに同期して最初のデータが出力される。つまり、５クロックサイクル後に最初のデータが出力されることになる。
このような遅延は、ライト動作時においても必要である。ライト動作時においては、ライトコマンドが発行された後、所定の遅延時間が経過してから、外部クロックに同期してデータを連続的に入力する必要がある。ライト動作時におけるこの遅延時間は一般に「ＣＡＳライトレイテンシ」と呼ばれ、クロック周期の整数倍に設定される。例えば、ＣＡＳライトレイテンシが５（ＣＷＬ＝５）であれば、外部クロックに同期してライトコマンドを取り込んだ後、５クロックサイクル後の外部クロックに同期して最初のデータを入力する必要がある。
さらに、ＤＤＲ２（Double Data Rate 2）型以降のＳＤＲＡＭでは、コントローラがリードコマンドやライトコマンドを本来の発行タイミングよりも先行して同期式メモリ装置へ発行することが可能なポステッドＣＡＳ方式が採用されている。先行する時間、つまり、リードコマンドやライトコマンドを発行すべき本来のタイミングと、先行して実際にリードコマンドやライトコマンドを発行するタイミングとの差は、アディティブレイテンシ（ＡＬ）と呼ばれる。したがって、例えばリード動作においては、リードコマンドが発行されてからリードデータの出力が開始されるまでの期間は、ＡＬ＋ＣＬで定義される。
ポステッドＣＡＳ方式を用いる場合、カラムアドレスの入力タイミングもリードコマンドやライトコマンドの発行タイミングに合わせて先行される。このため、入力されたカラムアドレスは、アディティブレイテンシが経過するまで半導体装置（同期式メモリ装置）の内部で保持しておく必要がある。このような目的から、ＤＤＲ２以降のＳＤＲＡＭにおいては、アドレス信号を所定の時間だけ遅延させるＦＩＦＯ回路が用いられる。このようなＦＩＦＯ回路は、一般に「アドレスカウンタ」と呼ばれる。
アドレス信号を遅延させる最も簡単な方法は、アドレス信号そのものをシフトレジスタに投入し、アドレス信号そのものを順次シフトするシフトレジスタ型のＦＩＦＯ回路を用いることである。しかしながら、この方法ではシフトレジスタの必要段数がレイテンシに比例することから、レイテンシが大きくなればなるほど、回路規模がそのまま増大するという問題があった。レイテンシは、クロックの周波数が高くなるほど大きくなる傾向があることから、同期式メモリ装置の高速化に伴うレイテンシの増大は避けられない。
シフトレジスタ型よりも回路規模の小さいＦＩＦＯ回路としては、特許文献１に記載されたポイントシフト型ＦＩＦＯ回路が知られている。ポイントシフト型ＦＩＦＯ回路とは、それぞれが入力ゲート及び出力ゲートを備える複数のラッチ回路が並列接続された構造を有し、複数の入力ゲートのいずれか及び複数の出力ゲートのいずれかを電気的に導通させることによって、リードコマンドやライトコマンドの発行タイミングに合わせてラッチしたアドレス信号を後段の内部回路へ出力するタイミングを任意に設定することが可能なＦＩＦＯ回路である。
ポイントシフト型ＦＩＦＯ回路に必要なラッチ回路の数は、レイテンシの値と同数ではなく、遅延させるアドレス信号の最大蓄積数によって定義されるため、シフトレジスタを用いる場合よりも回路規模を小さくすることが可能である。
特開２００９−１５９５２号公報
特許文献１に記載されたアドレスカウンタにおいては、複数の入力ゲートを制御する入力ポインタ信号を生成する入力ポインタ回路と、複数の出力ゲートを制御する出力ポインタ信号を生成する出力ポインタ回路がいずれもシフトレジスタ形式の回路によって構成されている。シフトレジスタ形式の回路は、クロック信号に同期したポインタの変化を高速に行うことができることから、ラッチ回路に入力されるアドレス信号やラッチ回路から出力されるアドレス信号に不確定データ（不確定なアドレス情報）を示すノイズ（ハザード）が生じないという優れた特徴を有している。その反面、シフトレジスタ回路から出力される信号のビット数（信号線の数）は、入力ゲート及び出力ゲートの数と同数となることから、必要な配線本数が多くなる。
本発明の一側面による半導体装置は、アドレス信号が供給される外部端子と、それぞれの入力ノードが入力選択回路を介して前記外部端子に接続され、それぞれの出力ノードが出力選択回路を介して内部回路に接続された複数のアドレスラッチ回路と、前記入力選択回路及び前記出力選択回路を制御する制御回路と、を備え、前記制御回路は、前記入力選択回路を制御する複数の第１の制御信号を生成するシフトレジスタ形式の第１の回路及び前記出力選択回路を制御する複数の第２の制御信号を生成するバイナリ形式の第２の回路を含み、前記入力選択回路は、前記複数の第１の制御信号の値に基づいて前記複数のアドレスラッチ回路が有する複数の前記入力ノードのいずれかを選択し、前記出力選択回路は、前記複数の第２の制御信号の値に基づいて前記複数のアドレスラッチ回路が有する複数の前記出力ノードのいずれかを選択し、前記第１の回路は、外部から時系列に供給される外部コマンドに応答して前記複数の第１の制御信号が示す値を更新し、前記第２の回路は、前記外部コマンドが供給されてから同期信号の１サイクルを１レイテンシとして所定のレイテンシが経過したことに応答して前記複数の第２の制御信号が示す値を更新する、ことを特徴とする。
本発明の他の側面による半導体装置は、一つの信号入力ラインと、一つの信号出力ラインと、それぞれが入力ノード及び出力ノードを有する２ｎ個（ｎは２以上の整数）のラッチ回路と、前記信号入力ラインと前記２ｎ個のラッチ回路のそれぞれの前記入力ノードとの間に接続された入力選択回路と、前記２ｎ個のラッチ回路のそれぞれの前記出力ノードと前記信号出力ラインとの間に接続された出力選択回路と、を備え、前記入力選択回路は、前記信号入力ラインと前記２ｎ個のラッチ回路が有する複数の前記入力ノードとの間にそれぞれ接続された２ｎ個の入力ゲートを含み、前記出力選択回路は、前記２ｎ個のラッチ回路が有する複数の前記出力ノードと前記信号出力ラインとの間に縦続に接続されたｎ段の出力ゲート段を含み、前記ｎ段の出力ゲート段のうちｉ段目（ｉは１〜ｎの整数）の出力ゲート段は、２ｎ＋１−ｉ個の出力ゲートを含み、１段目の前記出力ゲート段に含まれる２ｎ個の出力ゲートが有する複数の入力ノードは、それぞれ対応する前記２ｎ個のラッチ回路のそれぞれの前記出力ノードに接続され、前記ｎ段の出力ゲート段のうちｉ段目の出力ゲート段に含まれる２ｎ＋１−ｉ個の出力ゲートは、それぞれが２個の出力ゲートからなる２ｎ−ｉ個の出力ゲートペアを構成し、前記ｎ段の出力ゲート段のうちｊ段目（ｊは１〜ｎ−１の整数）の出力ゲート段に含まれる２ｎ−ｊ個の出力ゲートペアの出力ノードは、ｊ＋１段目の出力ゲート段に含まれる２ｎ−ｊ個の出力ゲートの入力ノードにそれぞれ接続され、ｎ段目の出力ゲート段に含まれる１個の出力ゲートペアの出力ノードは、前記信号出力ラインに接続され、前記出力ゲートペアを構成する２個の出力ゲートは、互いの出力ノードが接続され、一方が電気的に導通状態となり他方が非導通状態となる、ことを特徴とする。
本発明によれば、入力選択回路においては、シフトレジスタ形式の第１の回路が生成する不確定データを有しない複数の第１の制御信号によって、複数のアドレスラッチ回路に供給するアドレス信号に不確定データ（不確定なアドレス情報）を示すノイズ（ハザード）の発生を防止しつつ、出力選択回路の制御に必要な複数の第２の制御信号に関連する複数の信号配線の数をバイナリ形式の第２の回路により削減することが可能となる。
本発明の原理を説明するためのブロック図である。 本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。 アドレスカウンタ９０の構成を示すブロック図である。 ビットカウント回路１００の回路図である。 ポインタ信号生成回路４００の回路図である。 ビットカウント回路１００の動作を説明するためのタイミング図であり、カウント数が６である場合（ＡＬ＝６）の動作を示している。 変形例によるポインタ信号生成回路４００の回路図である。 図７に示したポインタ信号生成回路４００を用いた場合におけるビットカウント回路１００の動作を説明するためのタイミング図である。
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、ポイントシフト型ＦＩＦＯ回路の入力選択回路に供給する入力ポインタ信号についてはシフトレジスタを用いて生成し、出力選択回路に供給する出力ポインタ信号についてはバイナリカウンタを用いて生成することを技術思想とするものである。これにより、入力選択回路の出力にハザードが生じないことから、入力選択回路と出力選択回路の間に並列に配置される複数のラッチ回路は、任意のタイミングで供給されるアドレス信号を正しくラッチすることができるとともに、ポイントシフト型ＦＩＦＯ回路の制御回路は、出力選択回路の制御に必要な信号配線の本数を削減することが可能となる。尚、この明細書において、対象となる信号が不確定な論理状態を示すことを「ハザード」と呼ぶ。対象となる信号がアドレス信号であれば、ハザードはアドレス情報の不確定を示し、対象となる信号がポインタ信号であれば、ハザードはポインタ情報の不確定を示す。
図１は、本発明の原理を説明するためのブロック図である。
図１に示す本発明の原理による半導体装置は、複数のラッチ回路Ｌ０〜Ｌｍと、ラッチ回路Ｌ０〜Ｌｍの入力ノードＮＩ０〜ＮＩｍに接続された入力選択回路１と、ラッチ回路Ｌ０〜Ｌｍの出力ノードＮＯ０〜ＮＯｍに接続された出力選択回路２とを備える。入力選択回路１は、アドレス信号ＡＤＤが供給されるアドレス端子３に接続されており、アドレス端子３を介して入力されたアドレス信号ＡＤＤをラッチ回路Ｌ０〜Ｌｍのいずれかに供給する。出力選択回路２は、ラッチ回路Ｌ０〜Ｌｍにラッチされているアドレス信号ＡＤＤのいずれかを選択し、選択したアドレス信号ＡＤＤを内部回路４に供給する。入力選択回路１、複数のラッチ回路Ｌ０〜Ｌｍ及び出力選択回路２は、後述するアドレスカウンタ９０（図２）に相当する。制御回路６は、後述するポインタ信号生成回路４００（図５）に相当する。制御回路６及びコマンドカウンタ８は、後述するレイテンシカウンタ３２ａ（図２）に含まれる。モードレジスタ９は、後述するモードレジスタ５６（図２）である。
内部回路４は、アドレス信号ＡＤＤに基づいて所定の動作を行う回路であり、例えば、メモリセルアレイのほか、デコーダやデータ入出力回路などメモリセルアレイの周辺回路を含む回路ブロックである。内部回路４にアドレス信号ＡＤＤが供給されると、アドレス信号ＡＤＤにより指定されるメモリセルがアクセスされる。これにより、リード動作時においてはメモリセルから読み出されたリードデータＤＱがデータ端子５から出力され、ライト動作時においてはデータ端子５から入力されたライトデータＤＱがメモリセルに書き込まれる。尚、内部回路４は、不図示のラッチ回路を有し、そのラッチ回路は出力選択回路２が切り替わってから所定のセットアップ期間が経過した後に、出力選択回路２から供給されたアドレス信号ＡＤＤをラッチする。
入力選択回路１及び出力選択回路２の動作は、制御回路６（ポインタ信号生成回路４００）によって制御される。制御回路６には、第１の回路であるシフトレジスタ６ａと第２の回路であるバイナリカウンタ６ｂが含まれている。シフトレジスタ６ａから出力される第１の制御信号（入力ポインタ信号）ＩＰは入力選択回路１に供給され、バイナリカウンタ６ｂから出力される第２の制御信号（出力ポインタ信号）ＯＰは出力選択回路２に供給される。尚、後述するように、第１の制御信号（入力ポインタ信号）ＩＰ及び第２の制御信号（出力ポインタ信号）ＯＰは、それぞれ複数の信号で構成される。複数の第２の制御信号（出力ポインタ信号）ＯＰの数は、複数の第１の制御信号（入力ポインタ信号）ＩＰの数よりも少ない数である。シフトレジスタ６ａは、コマンド端子７を介して外部から発行されるコマンド信号ＣＭＤａに応答してカウントアップ（又はカウントダウン）されるカウンタである。一方、バイナリカウンタ６ｂは、コマンドカウンタ８によって所定のレイテンシ分だけ遅延されたコマンド信号ＣＭＤｂに応答してカウントアップ（又はカウントダウン）されるカウンタである。コマンドカウンタ８による遅延量は、モードレジスタ９の設定値ＡＬによって変化させることができる。
入力選択回路１の動作タイミングはコマンド信号ＣＭＤａに同期して行われる。したがって、コマンド信号ＣＭＤａが活性化すると、入力選択回路１は入力ポインタ信号ＩＰが示す入力ノードＮＩ０〜ＮＩｍのいずれかＮＩｉ（ｉ＝０〜ｍ）にアドレス端子３上のアドレス信号ＡＤＤを供給する。これにより、当該ラッチ回路Ｌｉにアドレス信号ＡＤＤが取り込まれる。また、コマンド信号ＣＭＤａの活性化に応答して、シフトレジスタ６ａのカウント値が更新される。
一方、出力選択回路２の動作タイミングはコマンド信号ＣＭＤｂに同期して行われる。したがって、出力選択回路２は、コマンド信号ＣＭＤｂが活性化した時点における出力ポインタ信号ＯＰが示す出力ノードＮＯ０〜ＮＯｍのいずれかＮＯｉ（ｉ＝０〜ｍ）を介して、当該ラッチ回路Ｌｉにストアされているアドレス信号ＡＤＤを出力する。これにより、内部回路４にはラッチ回路Ｌｉに保持されているアドレス信号ＡＤＤが供給される。また、コマンド信号ＣＭＤｂの活性化に対応して、バイナリカウンタ６ｂのカウント値が更新される。
ここで、制御信号ＩＰはシフトレジスタ６ａからの出力信号であり、ｍ＋１ビット構成を有している。制御信号ＩＰを構成するｍ＋１ビットの複数の信号は、１ビットのみが活性レベルとなり、残りのｍビットは全て非活性レベルである。このため、入力ノードＮＩ０〜ＮＩｍは、常にいずれか一つのみが選択されることから、正しいラッチ動作が保証される。
一方、制御信号ＯＰはバイナリカウンタ６ｂからの出力信号であり、バイナリ形式である。したがって、制御信号ＯＰはｍ＋１未満ビット構成を有する。制御信号ＯＰを構成するｍ＋１未満ビットの複数の信号は、そのバイナリ形式が示す出力ノードＮＯ０〜ＮＯｍのいずれかＮＯｉ（ｉ＝０〜ｍ）が常に選択されている。ｍ＋１未満ビット構成の制御信号ＯＰは、シフトレジスタを採用した場合と比べて信号配線の本数が削減される。但し、制御信号ＯＰの値が変化する際にはハザードが生じる。これによる問題は、コマンド信号ＣＭＤｂの活性化に伴う出力選択回路２の出力動作とバイナリカウンタ６ｂの更新動作との間に所定の時間差を設けるとともに、出力選択回路２を構成する出力ゲートを単方向の回路、例えばクロックトインバータを用いることで解決することができる。つまり、出力選択回路２の出力動作とバイナリカウンタ６ｂの更新動作との間に所定の時間差を設ければハザードが内部回路４に出力されることがなく、また、単方向の回路を用いて出力選択回路２を構成すれば、出力選択回路２内における信号の逆流（複数のラッチ回路の複数の信号同士のバスファイト）によるラッチデータの破壊も生じない。
以上により、正しいＦＩＦＯ動作を確保しつつ、制御信号の配線本数を削減することが可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図２は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
本実施形態による半導体装置１０はシンクロナスＤＲＡＭであり、外部端子として、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ及び電源端子１６ａ，１６ｂを備えている。その他、キャリブレーション端子やクロックイネーブル端子なども含まれているが、これらについては図示を省略している。
クロック端子１１ａ，１１ｂは、それぞれクロック信号ＣＫ，／ＣＫが供給される端子であり、供給されたクロック信号ＣＫ，／ＣＫは、クロック入力回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路２１の出力は、タイミング発生回路２２及びＤＬＬ回路２３に供給される。タイミング発生回路２２は内部クロックＩＣＬＫを生成し、これをデータ出力系の回路を除く各種内部回路に供給する役割を果たす。また、ＤＬＬ回路２３は出力用クロックＬＣＬＫを生成し、これをデータ出力系の回路に供給する役割を果たす。
ＤＬＬ回路２３が生成する出力用クロックＬＣＬＫは、クロック信号ＣＫ，／ＣＫに対して位相制御された信号であり、リードデータＤＱ（及びデータストローブ信号ＤＱＳ，／ＱＤＳ）の位相がクロック信号ＣＫ，／ＣＫの位相と一致するよう、クロック信号ＣＫ，／ＣＫに対してやや位相が進められる。
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、コマンド入力回路３１を介してコマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持及びデコードなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。コマンドデコーダ３２にはレイテンシカウンタ３２ａが含まれており、生成された内部コマンドＩＣＭＤのうちカラム系のコマンドは、レイテンシカウンタ３２ａによってアディティブレイテンシＡＬがカウントされた後に出力される。レイテンシカウンタ３２ａは、図１におけるコマンドカウンタ８及び制御回路６（シフトレジスタ６ａとバイナリカウンタ６ｂを含むポインタ信号生成回路４００）を含む。レイテンシカウンタ３２ａによってカウントされた後に出力される内部コマンドＩＣＭＤに関連する複数の制御信号としては、タイミング信号ＭＤＣＡＹＳＴ及びタイミング信号ＭＤＣＡＤＱＴが含まれる。これらのタイミング信号は、アドレスカウンタ９０に供給される。レイテンシカウンタ３２ａがこれらタイミング信号を出力するタイミングは、モードレジスタ５６に設定された設定値ＡＬによって変化させることができる。レイテンシカウンタ３２ａは、更にタイミング信号ＭＤＣＡＴ０，タイミング信号ＭＤＣＡＴ１も生成し、アドレスカウンタ９０に供給する。タイミング信号ＭＤＣＡＴ０は、アディティブレイテンシＡＬがゼロ（ＡＬ＝０）に設定されている場合に活性化される信号である。タイミング信号ＭＤＣＡＴ１は、外部から供給されるコマンドに対応して活性化される信号である。その他、生成された内部コマンドは、ロウ系制御回路５１、カラム系制御回路５２、リード制御回路５３、ライト制御回路５４、ＦＩＦＯカウンタ５５、モードレジスタ５６及びアドレスカウンタ９０などに供給される。
ＦＩＦＯカウンタ５５は、リードコマンド又はライトコマンドが発行された後、カラム系の各回路ブロックが所定のタイミングで動作するよう、各種タイミング信号を生成する回路である。
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤのうちロウアドレスについては、アドレス入力回路４１を介してロウ系救済回路６１に供給される。アドレス入力回路４１は、例えばカレントミラー型の回路構成であり、主にアドレス端子１３に供給された信号の「１」と「０」の判定を行う。一方、アドレス入力回路４１から供給されたアドレス信号ＡＤＤのうちカラムアドレスについては、アドレス入力回路４１を介してアドレスカウンタ９０に供給される。また、ロウ系救済回路６１には、リフレッシュカウンタ６３によって生成されるロウアドレスも供給される。さらに、モードレジスタセットにエントリーしている場合には、アドレス信号ＡＤＤはモードレジスタ５６に供給される。アドレスカウンタ９０は、カラムアドレスが入力されてから所定レイテンシが経過した後に、カラムスイッチ用のアドレス信号ＣＡＹＳＴ及びデータ入出力用のアドレス信号ＣＡＤＱＴとして出力する回路である。カラムスイッチ用のアドレス信号ＣＡＹＳＴについてはカラム系救済回路６２に供給され、データ入出力用のアドレス信号ＣＡＤＱＴについてはリード制御回路５３及びライト制御回路５４に供給される。アドレスカウンタ９０の詳細については後述する。尚、アドレス入力回路４１については本願と直接関連しないので、本明細書においては、アドレス端子１３に供給された信号を、アドレスカウンタ９０への入力信号として扱う。
ロウ系救済回路６１は、欠陥のあるワード線を示すロウアドレスが供給された場合、本来のワード線ではなく冗長ワード線に対して代替アクセスを行うことによって、当該ロウアドレスを救済する回路である。ロウ系救済回路６１の動作は、ロウ系制御回路５１によって制御され、その出力はロウデコーダ７１に供給される。ロウデコーダ７１は、メモリセルアレイ７０に含まれるいずれかのワード線ＷＬを選択する回路である。図２に示すように、メモリセルアレイ７０においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図２においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、それぞれ対応するセンスアンプ７３に接続されている。
カラム系救済回路６２は、欠陥のあるビット線を示すカラムアドレスが供給された場合、本来のビット線ではなく冗長ビット線に対して代替アクセスを行うことによって、当該カラムアドレスを救済する回路である。カラム系救済回路６２の動作は、カラム系制御回路５２によって制御される。
アドレスカウンタ９０は、リードコマンド又はライトコマンドに同期してカラムアドレスが入力されてから、あらかじめ設定されたアディティブレイテンシＡＬが経過した後に各回路へ出力されるよう、カラムアドレスを遅延させる機能を含む。アドレスカウンタ９０によって遅延されたカラムアドレスのうち、カラムスイッチ用のアドレス信号ＣＡＹＳＴについてはカラムデコーダ７２に供給され、データ入出力用のアドレス信号ＣＡＤＱＴについてはリード制御回路５３及びライト制御回路５４に供給される。後述するように、アドレスカウンタ９０はポイントシフト型のＦＩＦＯ回路構成を有している。
カラムデコーダ７２は、アドレス信号ＣＡＹＳＴに基づき、メモリセルアレイ７０に含まれるいずれかのセンスアンプ７３を選択する回路であり、本発明のデータ選択回路に相当する。カラムデコーダ７２によって選択されたセンスアンプ７３は、リード動作時にはリードアンプ７４に接続され、ライト動作時にはライトアンプ７５に接続される。リードアンプ７４の動作はリード制御回路５３によって制御され、ライトアンプ７５の動作はライト制御回路５４によって制御される。
データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ出力回路８１及びデータ入力回路８２に接続されている。データ出力回路８１は、ＦＩＦＯ回路８３を介してリードアンプ７４に接続されており、これにより、プリフェッチされた複数のリードデータＤＱがデータ入出力端子１４からバースト出力される。また、データ入力回路８２は、ＦＩＦＯ回路８４を介してライトアンプ７５に接続されており、これにより、データ入出力端子１４からバースト入力された複数のライトデータＤＱがメモリセルアレイ７０に同時に書き込まれる。
データストローブ端子１５ａ，１５ｂは、それぞれデータストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子であり、データストローブ信号出力回路８５及びデータストローブ信号入力回路８６に接続されている。
図２に示すように、データ出力回路８１及びデータストローブ信号出力回路８５には、ＤＬＬ回路２３によって生成される出力用クロックＬＣＬＫと、ＦＩＦＯカウンタ５５によって生成されるタイミング信号が供給される。
電源端子１６ａ，１６ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、内部電圧発生回路８７に接続されている。内部電圧発生回路８７は、各種内部電圧を生成する回路である。
以上が本実施形態による半導体装置１０の全体構成である。次に、半導体装置１０に含まれるアドレスカウンタ９０について説明する。
図３は、アドレスカウンタ９０の構成を示すブロック図である。
図３に示すように、アドレスカウンタ９０は、アドレス信号ＡＤＤの各ビットＰＡＢ０〜ＰＡＢ１５に対応して設けられたビットカウント回路１００〜１１５からなる。これらアドレス信号ＡＤＤの各ビットＰＡＢ０〜ＰＡＢ１５は、例えば、カラムアドレスＹ０〜Ｙ１２，ＢＡ０〜ＢＡ２に相当する。ポインタ信号生成回路４００は、レイテンシカウンタ３２ａに含まれるので、参考として記載し、点線の表記としている。タイミング信号ＭＤＣＡＹＳＴ、タイミング信号ＭＤＣＡＤＱＴ、タイミング信号ＭＤＣＡＴ０及びタイミング信号ＭＤＣＡＴ１、並びに入力ポインタ信号ＣＣＭＤ０〜ＣＣＭＤ７、出力ポインタ信号ＣＹＳ０〜ＣＹＳ２及びＣＤＱ０〜ＣＤＱ２は、レイテンシカウンタ３２ａ（図２）で生成され、それら信号はアドレスカウンタ９０の各ビットカウント回路１００〜１１５へそれぞれ供給される。
ビットカウント回路１００〜１１５には、信号入力ライン１００Ｉ〜１１５Ｉを介してそれぞれアドレス信号ＡＤＤの各ビットＰＡＢ０〜ＰＡＢ１５が入力され、入力された各ビットＰＡＢ０〜ＰＡＢ１５はビットカウント回路１００〜１１５内にラッチされる。そして、所定のレイテンシが経過した後、ビットカウント回路１００〜１１５の信号出力ライン１００ＯＹＳ〜１１５ＯＹＳ及び１００ＯＤＱ〜１１５ＯＤＱからは、アドレス信号ＣＡＹＳＴの各ビットＣＡＹＳＴ０〜ＣＡＹＳＴ１５及びアドレス信号ＣＡＤＱＴの各ビットＣＡＤＱＴ０〜ＣＡＤＱＴ１５が出力される。これらビットカウント回路１００〜１１５は互いに同じ回路構成を有している。少なくとも一つの課題を解決する本願の視点においては、アドレス信号ＣＡＹＳＴ及びアドレス信号ＣＡＤＱＴの少なくともいずれか一方を生成する回路構成で良いことに注意が必要である。以下、代表してビットカウント回路１００の具体的な回路構成について説明する。
図４は、ビットカウント回路１００の回路図である。
図４に示すように、ビットカウント回路１００は、８個のラッチ回路Ｌ０〜Ｌ７と、信号入力ライン１００Ｉとラッチ回路Ｌ０〜Ｌ７の入力ノードＮＩ０〜ＮＩ７との間に接続された入力選択回路２００と、ラッチ回路Ｌ０〜Ｌ７の出力ノードＮＯ０〜ＮＯ７と信号出力ライン１００ＯＹＳ，１００ＯＤＱとの間に接続された出力選択回路３００とを備える。タイミング信号ＭＤＣＡＹＳＴ及びタイミング信号ＭＤＣＡＤＱＴはコマンド信号ＣＭＤｂ（図１）に関連し、タイミング信号ＭＤＣＡＴ０及びタイミング信号ＭＤＣＡＴ１はコマンド信号ＣＭＤａに関連し、入力ポインタ信号ＣＣＭＤ０〜ＣＣＭＤ７は入力ポインタ信号ＩＰ（図１）に関連し、出力ポインタ信号ＣＹＳ０〜ＣＹＳ２及びＣＤＱ０〜ＣＤＱ２は出力ポインタ信号ＯＰ（図１）に関連する。
入力選択回路２００は、信号入力ライン１００Ｉとバッファ２０１との間に接続された入力ゲート２１０と、バッファ２０１の出力ノードに共通接続された８個の入力ゲート２２０〜２２７とを含む。入力ゲート２１０は、信号入力ライン１００Ｉから供給されるアドレス信号ＡＤＤのビットＰＡＢ０を、外部から供給されるコマンドに対応して活性化されるタイミング信号ＭＤＣＡＴ１の立ち上がりエッジに同期して通過させるゲート回路である。入力ゲート２１０を通過したビットＰＡＢ０は、バッファ２０１を介して入力ゲート２２０〜２２７に共通に供給される。入力ゲート２０１，２２０〜２２７は、いずれもパスゲート型の回路である。図４において丸の中に×印で示すシンボルは、該回路がパスゲートであることを意味する。
入力ゲート２２０〜２２７は、それぞれ対応する入力ポインタ信号ＣＣＭＤ０〜ＣＣＭＤ７に応答してビットＰＡＢ０を通過させるゲート回路である。入力ポインタ信号ＣＣＭＤ０〜ＣＣＭＤ７は、いずれか一つのみが活性レベルとなり、残りは全て非活性レベルとなる信号である。このため、入力ゲート２１０を通過したビットＰＡＢ０は、入力ポインタ信号ＣＣＭＤ０〜ＣＣＭＤ７の値に基づき、ラッチ回路Ｌ０〜Ｌ７のいずれか一つの入力ノードに供給されることになる。
入力ポインタ信号ＣＣＭＤ０〜ＣＣＭＤ７は、後述するシフトレジスタによって生成される。
出力選択回路３００は、ラッチ回路Ｌ０〜Ｌ７の出力ノードＮＯ０〜ＮＯ７と信号ライン３０１，３０２との間に縦続接続された３段の出力ゲート段３１０，３２０，３３０を含む。信号ライン３０１は、カラムスイッチ用のビットＣＡＹＳ０を伝送するための信号ラインであり、信号ライン３０２は、データ入出力用のビットＣＡＤＱ０を伝送するための信号ラインである。信号ライン３０１は、出力ゲート３０３及びバッファ３０５を介して信号出力ライン１００ＯＹＳに接続される。信号ライン３０２は、出力ゲート３０６及びバッファ３０８を介して信号出力ライン１００ＯＤＱに接続される。
出力ゲート３０３は、タイミング信号ＭＤＣＡＹＳＴの立ち上がりエッジに同期してビットＣＡＹＳ０を通過させ、バッファ３０５を介してビットＣＡＹＳＴ０として出力する。同様に、出力ゲート３０６は、タイミング信号ＭＤＣＡＤＱＴの立ち上がりエッジに同期してビットＣＡＤＱ０を通過させ、バッファ３０８を介してビットＣＡＤＱＴ０として出力する。バッファ３０５，３０８の入力ノードは、それぞれ出力ゲート３０４，３０７を介して信号入力ライン１００Ｉにも接続されている。出力ゲート３０４，３０７は、タイミング信号ＭＤＣＡＴ０に応答して導通するゲート回路である。タイミング信号ＭＤＣＡＴ０は、アディティブレイテンシＡＬがゼロ（ＡＬ＝０）に設定されている場合に活性化される信号である。したがって、ＡＬ＝０の場合は、入力選択回路２００、ラッチ回路Ｌ０〜Ｌ７及び出力選択回路３００は全てバイパスされ、信号入力ライン１００Ｉに供給されるビットＰＡＢ０はそのまま直接的にビットＣＡＹＳＴ０，ＣＡＤＱＴ０として信号出力ライン１００ＯＹＳ，１００ＯＤＱに出力される。
出力ゲート段３１０は、アドレス信号ＣＡＹＳＴに関連する８個の出力ゲート３４０〜３４７と、アドレス信号ＣＡＤＱＴに関連する８個の出力ゲート３５０〜３５７からなる。出力ゲート３４０〜３４７の入力ノードは、ラッチ回路Ｌ０〜Ｌ７のそれぞれ対応する出力ノードＮＯ０〜ＮＯ７に接続されている。同様に、出力ゲート３５０〜３５７の入力ノードは、ラッチ回路Ｌ０〜Ｌ７のそれぞれ対応する出力ノードＮＯ０〜ＮＯ７に接続されている。これら８個の出力ゲート３４０〜３４７及び８個の出力ゲート３５０〜３５７は、２個ずつ組となって出力ゲートペアを構成する。例えば、出力ゲート３４０と出力ゲート３４１が出力ゲートペアである。出力ゲートペアを構成する２つの出力ゲートの出力ノードは短絡される。出力ゲート３４０〜３４７，３５０〜３５７は、いずれもクロックトインバータからなる。図４において二重丸で示すシンボルは、該回路がクロックトインバータであることを意味する。クロックドインバータとは、例えば、所謂クロックドゲートと呼ばれ、伝送すべき入力信号を第１のトランジスタのゲート電極に供給し、制御信号を第２のトランジスタのゲート電極に供給する。第１と第２のトランジスタは直列に接続され、制御信号により出力ノード（ドレイン電極）から入力信号に対応する出力信号を出力する。
出力ゲート段３２０は、４個の出力ゲート３６０〜３６３と、４個の出力ゲート３７０〜３７３からなる。出力ゲート段３２０は、パスゲート型の回路である。パスゲートとは、例えば、所謂トランスファーゲートと呼ばれ、伝送すべき信号をトランジスタのソース電極とドレイン電極間で通過させるか否かを制御する。出力ゲート３６０〜３６３の入力ノードは、出力ゲート段３１０内の出力ゲート３４０〜３４７によって構成される出力ゲートペアの出力ノードにそれぞれ接続されている。同様に、出力ゲート３７０〜３７３の入力ノードは、出力ゲート段３１０内の出力ゲート３５０〜３５７によって構成される出力ゲートペアの出力ノードにそれぞれ接続されている。これら４個の出力ゲート３６０〜３６３及び４個の出力ゲート３７０〜３７３についても、２個ずつ組となって出力ゲートペアを構成する。例えば、出力ゲート３６０と出力ゲート３６１が出力ゲートペアである。出力ゲートペアを構成する２つの出力ゲートの出力ノードは短絡される。
出力ゲート段３３０は、２個の出力ゲート３８０，３８１と、２個の出力ゲート３９０，３９１からなる。出力ゲート段３３０は、パスゲート型の回路である。出力ゲート３８０，３８１の入力ノードは、出力ゲート段３２０内の出力ゲート３６０〜３６３を構成する出力ゲートペアの出力ノードにそれぞれ接続されている。同様に、出力ゲート３９０，３９１の入力ノードは、出力ゲート段３２０内の出力ゲート３７０〜３７３を構成する出力ゲートペアの出力ノードにそれぞれ接続されている。これら２個の出力ゲート３８０，３８１の出力ノードは短絡されて信号ライン３０１に共通接続される。同様に、これら２個の出力ゲート３９０，３９１の出力ノードは短絡されて信号ライン３０２に共通接続される。
出力ゲート段３１０に含まれる８個の出力ゲート３４０〜３４７には、出力ポインタ信号のビットＣＹＳ０が供給され、８個の出力ゲート３５０〜３５７には、出力ポインタ信号のビットＣＤＱ０が供給される。出力ポインタ信号のビットＣＹＳ０は、出力ゲート３４０〜３４７を構成する各出力ゲートペアのいずれか一方を導通させるための１ビットの信号である。同様に、出力ポインタ信号のビットＣＤＱ０は、出力ゲート３５０〜３５７を構成する各出力ゲートペアのいずれか一方を導通させるための１ビットの信号である。したがって、８個のラッチ回路Ｌ０〜Ｌ７の出力は、出力ポインタ信号のビットＣＹＳ０及びＣＤＱ０によってそれぞれ４つが選択され、これらがそれぞれ次の出力ゲート段３２０に供給されることになる。
出力ゲート段３２０に含まれる４個の出力ゲート３６０〜３６３には、出力ポインタ信号のビットＣＹＳ１が供給され、４個の出力ゲート３７０〜３７３には、出力ポインタ信号のビットＣＤＱ１が供給される。出力ポインタ信号のビットＣＹＳ１は、出力ゲート３６０〜３６３を構成する各出力ゲートペアのいずれか一方を導通させるための１ビットの信号である。同様に、出力ポインタ信号のビットＣＤＱ１は、出力ゲート３７０〜３７３を構成する各出力ゲートペアのいずれか一方を導通させるための１ビットの信号である。したがって、出力ゲート段３１０によって選択された８個のラッチ回路Ｌ０〜Ｌ７のうちの４つの出力は、出力ポインタ信号のビットＣＹＳ１及びＣＤＱ１によってそれぞれ２つが選択され、これらがそれぞれ次の出力ゲート段３３０に供給されることになる。
出力ゲート段３３０に含まれる２個の出力ゲート３８０，３８１には、出力ポインタ信号のビットＣＹＳ２が供給され、２個の出力ゲート３９０，３９１には、出力ポインタ信号のビットＣＤＱ２が供給される。出力ポインタ信号のビットＣＹＳ２は、出力ゲート３８０，３８１のいずれか一方を導通させるための１ビットの信号である。同様に、出力ポインタ信号のビットＣＤＱ２は、出力ゲート３９０，３９１のいずれか一方を導通させるための１ビットの信号である。したがって、出力ゲート段３１０，３２０によって選択された８個のラッチ回路Ｌ０〜Ｌ７のうちの２つの出力は、出力ポインタ信号のビットＣＹＳ２及びＣＤＱ２によってそれぞれ１つが選択され、これらがそれぞれ信号ライン３０１，３０２に供給されることになる。
このように、出力選択回路３００は入力選択回路２００とは異なり、３ビットのバイナリ信号である複数の出力ポインタ信号ＣＹＳ０〜ＣＹＳ２及び複数の出力ポインタ信号ＣＤＱ０〜ＣＤＱ２によって選択を行うデコード回路構成を有している。これにより、８個のラッチ回路Ｌ０〜Ｌ７の出力を選択するために必要な信号配線の本数は３本（ＹＳ用とＤＱ用の合計で６本）となり、配線の本数及びアドレスカウンタ９０のパターンレイアウトに関連する配線密度を緩和することができる。他方で、入力選択回路２００を制御する複数の入力ポインタ信号ＣＣＭＤ０〜ＣＣＭＤ７を、出力選択回路３００を制御する複数の出力ポインタ信号ＣＹＳ０〜ＣＹＳ２と同様に３ビットのバイナリ信号の形式に変更することは、カウンタ回路９０の（入力選択回路２００）の冗長を招く。具体的には、入力ゲート２２０〜２２７と入力ゲート２２０〜２２７にそれぞれ対応するラッチ回路Ｌ０〜Ｌ７とのそれぞれの間に、ハザード防止用の出力ゲート３０３に相当する追加ゲートを直列に付加しなければならない。更に、その追加ゲートを制御するタイミング信号ＭＤＣＡＹＳＴに相当する追加制御信号を新たに生成しなければならない。よって、入力側のゲートを制御する複数の入力ポインタ信号ＣＣＭＤ０〜ＣＣＭＤ７を、バイナリ信号の形式に変更することは得策ではない。更に、特性の視点においても得策ではない。信号入力ライン１００Ｉとラッチ回路Ｌ０〜Ｌ７とのそれぞれの間のゲート段数が、入力ゲート２１０、入力ゲート２２０〜２２７及び追加ゲートの３段と増加し、クリティカルパスが冗長になるからである。この点に対して、出力側の施策は一つの信号出力ライン（アドレス信号ＣＡＹＳＴ）において出力ゲート３０３（３０６）を追加するのみであり、面積的なデメリットよりも複数の出力ポインタ信号ＣＹＳ０〜ＣＹＳ２の本数の削減メリットの方が上回る。特性の視点においても、出力ポインタ信号の値が正しく更新されてから次にタイミング信号ＭＤＣＡＹＳＴ，ＭＤＣＡＤＱＴが活性化されるまでの時間を示すセットアップ時間に大きな影響を及ぼさないから、問題ない。これらの視点において、出力ゲート側のみをバイナリ化された制御信号で制御することは、効果を有する。
図５は、ポインタ信号生成回路４００の回路図である。
ポインタ信号生成回路４００は図１に示した制御回路６に相当する回路であり、レイテンシカウンタ３２ａに含まれる。ポインタ信号生成回路４００は図５に示すように、入力ポインタ信号ＣＣＭＤ０〜ＣＣＭＤ７を生成するシフトレジスタ４１０と、出力ポインタ信号ＣＹＳ０〜ＣＹＳ２を生成するバイナリカウンタ４２０と、出力ポインタ信号ＣＤＱ０〜ＣＤＱ２を生成するバイナリカウンタ４３０とを備えている。
シフトレジスタ４１０は、８個のラッチ回路４１１〜４１８が循環接続された回路構成を有しており、各ラッチ回路４１１〜４１８の出力がそれぞれ入力ポインタ信号ＣＣＭＤ０〜ＣＣＭＤ７として用いられる。これらラッチ回路４１１〜４１８のクロックノードには、タイミング信号ＭＤＣＡＴ１をインバータ４１９によって反転させた信号が供給されており、これによりタイミング信号ＭＤＣＡＴ１の非活性化（ハイレベルからローレベルへの変化）に同期してシフト動作が行われる。これら８個のラッチ回路４１１〜４１８は、いずれ一つのみがアクティブレベルをラッチし、他の７個のラッチ回路は非アクティブレベルをラッチする。このため、タイミング信号ＭＤＣＡＴ１が非活性化するとアクティブレベルをラッチするラッチ回路が１個ずれるため、入力ポインタ信号ＣＣＭＤ０〜ＣＣＭＤ７の値が更新される。
バイナリカウンタ４２０は、前段のラッチ回路の出力が後段のラッチ回路のクロックノードに入力される３個のラッチ回路４２１〜４２３を備え、各ラッチ回路４２１〜４２３の出力がそれぞれ出力ポインタ信号ＣＹＳ０〜ＣＹＳ２として用いられる。初段のラッチ回路４２１のクロックノードには、タイミング信号ＭＤＣＡＹＳＴをインバータ４２４によって反転させた信号が供給されており、これによりタイミング信号ＭＤＣＡＹＳＴの非活性化（ハイレベルからローレベルへの変化）に同期してカウントアップ動作が行われる。このため、タイミング信号ＭＤＣＡＹＳＴが非活性化するとバイナリ形式の出力ポインタ信号ＣＹＳ０〜ＣＹＳ２の値が更新される。
バイナリカウンタ４３０は、初段のラッチ回路４３１のクロックノードにインバータ４３４によって反転させたタイミング信号ＭＤＣＡＤＱＴが入力される他は、バイナリカウンタ４２０と同じ回路構成を有している。各ラッチ回路４３１〜４３３の出力はそれぞれ出力ポインタ信号ＣＤＱ０〜ＣＤＱ２として用いられる。したがって、タイミング信号ＭＤＣＡＤＱＴが非活性化するとバイナリ形式の出力ポインタ信号ＣＤＱ０〜ＣＤＱ２の値が更新される。
このように、出力ポインタ信号を生成する回路はバイナリカウンタからなることから、タイミング信号ＭＤＣＡＹＳＴ又はタイミング信号ＭＤＣＡＤＱＴの非活性化によって、バイナリ形式の出力ポインタ信号ＣＹＳ０〜ＣＹＳ２，ＣＤＱ０〜ＣＤＱ２の値が更新される際には、出力ポインタ信号ＣＹＳ０〜ＣＹＳ２，ＣＤＱ０〜ＣＤＱ２にハザードが生じる。つまり、バイナリカウンタ４２０，４３０は、タイミング信号ＭＤＣＡＹＳＴ，ＭＤＣＡＤＱＴが非活性化すると、出力ポインタ信号の値が下位ビットから順次更新されるため、更新過程においてハザードが生じる。このようなハザードは、シフトレジスタ４１０においては生じないものである。
出力ポインタ信号ＣＹＳ０〜ＣＹＳ２，ＣＤＱ０〜ＣＤＱ２にハザードが生じると、出力選択回路３００の動作が一時的に不定状態となる。具体的には、図４において、意図しないラッチ回路Ｌ０〜Ｌ７からの出力が信号ライン３０１，３０２に現れたり、或いは、あるラッチ回路から出力されたデータが他のラッチ回路に逆流したりする現象が生じる。
意図しないラッチ回路Ｌ０〜Ｌ７からの出力が信号ライン３０１，３０２に現れる現象は、出力ゲート３０３，３０６（図４）によって解決される。つまり、出力ゲート３０３，３０６は、タイミング信号ＭＤＣＡＹＳＴ，ＭＤＣＡＤＱＴの活性化（ローレベルからハイレベルへの変化）に同期して信号ライン３０１，３０２上のデータをそれぞれ対応するバッファ３０５及びバッファ３０８の入力側へ通過させるため、タイミング信号ＭＤＣＡＹＳＴ，ＭＤＣＡＤＱＴの非活性化（ハイレベルからローレベルへの変化）によって、出力ポインタ信号ＣＹＳ０〜ＣＹＳ２，ＣＤＱ０〜ＣＤＱ２がそれぞれ示す不確定データであるハザードが所定期間にそれぞれ発生し、それらのハザードに対応してアドレス信号ＣＡＹＳ０及びアドレス信号ＣＡＤＱ０に意図しないハザードが信号ライン３０１，３０２に現れても、これが出力ゲート３０３，３０６を通過することはないからである。
また、あるラッチ回路から出力されたデータが他のラッチ回路に逆流する現象については、出力選択回路３００を構成する出力ゲートのうち、出力ゲート段３１０を構成する出力ゲート３４０〜３４７，３５０〜３５７にクロックトインバータを使用することにより防止できる。クロックトインバータは単方向の回路であり、出力ノード側からラッチデータを反転させることはできない。このため、出力ゲート段３１０を構成する出力ゲートにクロックトインバータを使用すれば、データの逆流を防止することが可能となる。
図６は、ビットカウント回路１００の動作を説明するためのタイミング図であり、カウント数が６である場合（ＡＬ＝６）の動作を示している。
図６に示す例では、外部クロック信号ＣＫのアクティブエッジ０，４に同期してリードコマンドが発行されている。本例では、カラム系コマンドの最短発行間隔ｔＣＣＤが４クロックサイクルであり、したがって図６には最短間隔でリードコマンドが連続発行されたケース（ＡＬ＝６によるｔ０のリードコマンド及びｔ４のリードコマンド）が示されている。
まず、外部クロック信号ＣＫのアクティブエッジ０に同期してリードコマンドが発行されると、コマンドデコーダ３２によってタイミング信号ＭＤＣＡＴ１が活性化される。これにより、外部クロック信号ＣＫのアクティブエッジ０に同期して入力されたアドレス端子１３上のアドレス信号ＡＤＤのビットＰＡＢ０がアドレスカウンタ９０（図２）のビットカウント回路１００（図３）にラッチされる。ラッチされる位置は入力ポインタ信号ＣＣＭＤ０〜ＣＣＭＤ７の値によって決まる。図６に示す例では、入力ポインタ信号ＣＣＭＤ０が活性化しており、したがって、アドレス信号ＡＤＤのビットＰＡＢ０は、ビットカウント回路１００内のラッチ回路Ｌ０（図６）にラッチされる。アドレス信号ＡＤＤの他のビットＰＡＢ１〜ＰＡＢ１５についても、それぞれ対応するビットカウント回路１０１〜１１５内のラッチ回路Ｌ０にラッチされる。その後、タイミング信号ＭＤＣＡＴ１が非活性化され、入力ポインタ信号ＣＣＭＤ０〜ＣＣＭＤ７の値が更新される。つまり、入力ポインタ信号ＣＣＭＤ１が活性化する。
次に、外部クロック信号ＣＫのアクティブエッジ４に同期して２回目のリードコマンドが発行されると、コマンドデコーダ３２によって再びタイミング信号ＭＤＣＡＴ１が活性化される。これにより、外部クロック信号ＣＫのアクティブエッジ４に同期して入力されたアドレス端子１３上のアドレス信号ＡＤＤがアドレスカウンタ９０のビットカウント回路１００にラッチされる。ラッチされる位置は、ビットカウント回路１００〜１１５内のラッチ回路Ｌ１である。その後、タイミング信号ＭＤＣＡＴ１が非活性化され、入力ポインタ信号ＣＣＭＤ２が活性化する。
一方、１回目のリードコマンドの発行からアディティブレイテンシ（ＡＬ＝６）が経過すると、レイテンシカウンタ３２ａによってタイミング信号ＭＤＣＡＹＳＴ，ＭＤＣＡＤＱＴが活性化される。これにより、信号ライン３０１，３０２上のビットＰＡＢ０が出力ゲート３０３，３０６及びバッファ３０５，３０８を介し、アドレス信号ＣＡＹＳＴ０，ＣＡＤＱＴ０として信号出力ライン１００ＯＹＳ，１００ＯＤＱに出力される。信号ライン３０１，３０２上のビットＰＡＢ０は、出力ポインタ信号ＣＹＳ０〜ＣＹＳ２及び出力ポインタ信号ＣＤＱ０〜ＣＤＱ２によって選択されたラッチ回路Ｌ０〜Ｌ７からの出力である。当該タイミングにおいては出力ポインタ信号ＣＹＳ０〜ＣＹＳ２及び出力ポインタ信号ＣＤＱ０〜ＣＤＱ２の値はいずれも「０」であり、したがって、ラッチ回路Ｌ０にラッチされているビットＰＡＢ０が信号出力ライン１００ＯＹＳ，１００ＯＤＱに出力される。これにより、６クロックサイクル前にラッチしたビットＰＡＢ０が出力されることになる。他のビットカウント回路１０１〜１１５についても同様であり、それぞれ対応するビットＰＡＢ１〜ＰＡＢ１５を出力する。
その後、タイミング信号ＭＤＣＡＹＳＴ，ＭＤＣＡＤＱＴが非活性化されると、非活性化から所定時間後に出力ポインタ信号ＣＹＳ０〜ＣＹＳ２及び出力ポインタ信号ＣＤＱ０〜ＣＤＱ２の値が更新され、その値はいずれも「１」となる。上述の通り、出力ポインタ信号はバイナリカウンタ４２０，４３０によって生成されるため、値の更新にはある程度の時間がかかる。当該時間はホールド時間である。出力ポインタ信号の値がハザード状態（情報の不確定状態）を経て「１」に更新されると、次のラッチ回路Ｌ１にラッチされているアドレス信号ＡＤＤが信号ライン３０１，３０２に出力され、信号出力ライン１００ＯＹＳ，１００ＯＤＱに出力される準備が整う。したがって、出力ポインタ信号の値が正しく更新されてから、次にタイミング信号ＭＤＣＡＹＳＴ，ＭＤＣＡＤＱＴが活性化されるまでの時間は、セットアップ時間である。尚、タイミング信号ＭＤＣＡＹＳＴ，ＭＤＣＡＤＱＴの活性から非活性までの時間であるＨｉｇｈ期間の時間は、バッファ３０５，３０８をそれぞれ介して後段の内部回路がアドレス信号をラッチするまでの期間必要である。この点において、前記Ｈｉｇｈ期間の短縮化には限界がある。よって、ハザード状態（情報の不確定状態）を含む出力ポインタ信号の値の更新は、タイミング信号ＭＤＣＡＹＳＴ，ＭＤＣＡＤＱＴの非活性から始まるので、ホールド時間は長くなる傾向となる。後段の内部回路が、アドレスカウンタ９０が所定のアディティブレイテンシ（ＡＬ）後に出力したアドレス信号をラッチするまで、ハザード状態（情報の不確定状態）を含む出力ポインタ信号の値の更新は、抑制されなければならないからである。
以上がビットカウント回路１００の動作である。
このように、本実施形態によれば、出力選択回路３００を制御するための出力ポインタ信号ＣＹＳ０〜ＣＹＳ２，ＣＤＱ０〜ＣＤＱ２をバイナリカウンタ４２０，４３０によって生成していることから、出力ポインタ信号ＣＹＳ０〜ＣＹＳ２，ＣＤＱ０〜ＣＤＱ２のビット数が削減される。これにより、出力ポインタ信号ＣＹＳ０〜ＣＹＳ２，ＣＤＱ０〜ＣＤＱ２を伝送するための信号配線の本数が削減されるため、配線密度を緩和することが可能となる。
また、タイミング信号ＭＤＣＡＹＳＴ，ＭＤＣＡＤＱＴの活性化に応答して出力ゲート３０３，３０６を活性化させ、タイミング信号ＭＤＣＡＹＳＴ，ＭＤＣＡＤＱＴの非活性化に応答して出力ポインタ信号ＣＹＳ０〜ＣＹＳ２，ＣＤＱ０〜ＣＤＱ２の値を更新していることから、出力ポインタ信号ＣＹＳ０〜ＣＹＳ２，ＣＤＱ０〜ＣＤＱ２のハザードによって意図しないアドレス信号ＡＤＤが信号出力ライン１００ＯＹＳ，１００ＯＤＱに出力されることがない。しかも、出力ゲート段３１０を構成する出力ゲート３４０〜３４７，３５０〜３５７にクロックトインバータを使用していることから、データの逆流によってラッチデータが破壊されることもない。
さらに、入力選択回路２００については、シフトレジスタ４１０によって生成された入力ポインタ信号ＣＣＭＤ０〜ＣＣＭＤ７を用いていることから、ハザードは発生しない。これにより、アドレス信号ＡＤＤを所望のラッチ回路Ｌ０〜Ｌ７に正しく保持させることができるとともに、保持されたアドレス信号ＡＤＤが破壊されることもない。
図７は、変形例によるポインタ信号生成回路４００の回路図である。
図７に示すポインタ信号生成回路４００は、図５に示したバイナリカウンタ４２０，４３０に備えられていたインバータ４２４，４３４が、それぞれディレイ回路４２５，４３５に置き換えられている。ディレイ回路４２５，４３５のそれぞれの入力端と出力端は、同相である。その他の点については、図５に示したポインタ信号生成回路４００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
かかる構成により、バイナリカウンタ４２０，４３０の動作タイミング（更新タイミング）は、タイミング信号ＭＤＣＡＹＳＴ，ＭＤＣＡＤＱＴ非活性化（ハイレベルからローレベルへの変化）ではなく、活性化（ローレベルからハイレベルへの変化）に同期することになる。
図８は、図７に示したポインタ信号生成回路４００を用いた場合におけるビットカウント回路１００の動作を説明するためのタイミング図である。コマンドの入力タイミングやレイテンシの設定などは図６と同じである。
図８に示すように、本例では、タイミング信号ＭＤＣＡＹＳＴ，ＭＤＣＡＤＱＴの活性化によって、アドレス信号ＣＡＹＳＴ，ＣＡＤＱＴが信号出力ライン１００ＯＹＳ，１００ＯＤＱに出力された後、ディレイ回路４２５，４３５によるディレイ時間が経過したタイミングで出力ポインタ信号ＣＹＳ０〜ＣＹＳ２及び出力ポインタ信号ＣＤＱ０〜ＣＤＱ２の値が更新される。このため、ディレイ回路４２５，４３５によるディレイ時間を十分に短く設定すれば、セットアップ時間を拡大することが可能となる。
その分、ホールド時間については減少するが、ディレイ回路４２５，４３５によるディレイ時間は固定された所定の値でありクロック信号の周波数に依存しないため、最適値に設計することができる。これに対し、セットアップ時間は、クロック信号の周波数が高くなるほど短くなるため、実際に使用するクロック信号の周波数によっては不足するおそれが生じる。カラム系コマンドの最短発行間隔ｔＣＣＤはクロック信号の周波数に対応し、クロック信号の周波数が高くなれば、セットアップ時間の絶対値は小さくなるからである。また、クロック信号の周波数が一定であっても、カラム系コマンドの最短発行間隔ｔＣＣＤが４クロックサイクルから３クロックサイクルと小さくなっても同様に、セットアップ時間の絶対値は小さくなる。これに対し、本例では、後段の内部回路が、アドレスカウンタ９０が所定のアディティブレイテンシ（ＡＬ）後に出力したアドレス信号をラッチするまで、ハザード状態（情報の不確定状態）を含む出力ポインタ信号の値の更新を、ディレイ回路４２５，４３５によって抑制しつつも、ディレイ回路４２５，４３５のディレイ時間を短く設定することによって、セットアップ時間を十分に確保することが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態では、ビットカウント回路１００〜１１５にそれぞれ８個のラッチ回路Ｌ０〜Ｌ７を設けた場合を例に説明したが、各ビットカウント回路に設けるラッチ回路の数はこれに限定されない。各ビットカウント回路には２ｎ個（ｎは２以上の整数）のラッチ回路を設けることができ、この場合、入力選択回路２００には、一つの信号入力ラインと２ｎ個のラッチ回路の入力ノードのそれぞれとの間に２ｎ個の入力ゲートをそれぞれ設ければ良く、出力選択回路３００には、２ｎ個のラッチ回路の出力ノードのそれぞれと一つの信号出力ラインとの間に縦続に接続されたｎ段の出力ゲート段を設ければよい。すなわち、上記実施形態はｎ＝３の例を示している。
各ビットカウント回路のそれぞれに２ｎ個（ｎは２以上の整数）のラッチ回路を設けた場合、ｎ段の出力ゲート段のうちｉ段目（ｉは１〜ｎの整数）の出力ゲート段は、２ｎ＋１−ｉ個の出力ゲートを含むことになる。また、ｎ段の出力ゲート段のうちｉ段目の出力ゲート段に含まれる２ｎ＋１−ｉ個の出力ゲートは、それぞれが２個の出力ゲートからなる２ｎ−ｉ個の出力ゲートペアを構成している。ｎ段の出力ゲート段のうちｊ段目（ｊは１〜ｎ−１の整数）の出力ゲート段に含まれる２ｎ−ｊ個の出力ゲートペアの出力ノードは、ｊ＋１段目の出力ゲート段に含まれる２ｎ−ｊ個の出力ゲートの入力ノードにそれぞれ接続されることになる。出力ゲートペアを構成する２個の出力ゲートがそれぞれ有する２個の出力ノードは、互いに接続している。出力ゲートペアを構成する２個の出力ゲートがそれぞれ有する２個の入力ノードは、互いに異なるノードに接続している。
但し、本発明においてビットカウント回路に設けるラッチ回路の数が２のべき乗であることは必須でなく、２ｎ＋αであってもよい。この場合、２ｎ＋α回のカウントでカウント値が一周するよう、バイナリカウンタの構成を変更すればよい。
本願の技術思想は、様々な回路形式（CMOS型、カレントミラー型等）の入力回路（アドレス入力回路４１）に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合には、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
１ 入力選択回路
２ 出力選択回路
３ アドレス端子
４ 内部回路
５ データ端子
６ 制御回路
６ａ シフトレジスタ
６ｂ バイナリカウンタ
７ コマンド端子
８ コマンドカウンタ
９ モードレジスタ
１０ 半導体装置
１１ａ，１１ｂ クロック端子
１２ａ〜１２ｅ コマンド端子
１３ アドレス端子
１４ データ入出力端子
１５ａ，１５ｂ データストローブ端子
１６ａ，１６ｂ 電源端子
２１ クロック入力回路
２２ タイミング発生回路
２３ ＤＬＬ回路
３１ コマンド入力回路
３２ コマンドデコーダ
３２ａ レイテンシカウンタ
４１ アドレス入力回路
４２ アドレスラッチ回路
５１ ロウ系制御回路
５２ カラム系制御回路
５３ リード制御回路
５４ ライト制御回路
５５ ＦＩＦＯカウンタ
５６ モードレジスタ
６１ ロウ系救済回路
６２ カラム系救済回路
６３ リフレッシュカウンタ
７０ メモリセルアレイ
７１ ロウデコーダ
７２ カラムデコーダ
７３ センスアンプ
７４ リードアンプ
７５ ライトアンプ
８１ データ出力回路
８２ データ入力回路
８３，８４ ＦＩＦＯ回路
８５ データストローブ信号出力回路
８６ データストローブ信号入力回路
８７ 内部電圧発生回路
９０ アドレスカウンタ
１００〜１１５ ビットカウント回路
１００Ｉ〜１１５Ｉ 信号入力ライン
１００ＯＹＳ，１００ＯＤＱ 信号出力ライン
２００ 入力選択回路
２０１ バッファ
２１０ 入力ゲート
２２０〜２２７ 入力ゲート
３００ 出力選択回路
３０１，３０２ 信号ライン
３０３，３０４，３０６，３０７ 出力ゲート
３０５，３０８ バッファ
３１０，３２０，３３０ 出力ゲート段
３４０〜３４７，３５０〜３５７，３６０〜３６３，３７０〜３７３，３８０，３８１，３９０，３９１ 出力ゲート
４００ ポインタ信号生成回路
４１０ シフトレジスタ
４１１〜４１８，４２１〜４２３，４３１〜４３３ ラッチ回路
４１９，４２４，４３４ インバータ
４２０，４３０ バイナリカウンタ
４２５，４３５ ディレイ回路

Claims (21)

  1. アドレス信号が供給される外部端子と、
    それぞれの入力ノードが入力選択回路を介して前記外部端子に接続され、それぞれの出力ノードが出力選択回路を介して内部回路に接続された複数のアドレスラッチ回路と、
    前記入力選択回路及び前記出力選択回路を制御する制御回路と、を備え、
    前記制御回路は、前記入力選択回路を制御する複数の第１の制御信号を生成するシフトレジスタ形式の第１の回路及び前記出力選択回路を制御する複数の第２の制御信号を生成するバイナリ形式の第２の回路を含み、
    前記入力選択回路は、前記複数の第１の制御信号の値に基づいて前記複数のアドレスラッチ回路が有する複数の前記入力ノードのいずれかを選択し、
    前記出力選択回路は、前記複数の第２の制御信号の値に基づいて前記複数のアドレスラッチ回路が有する複数の前記出力ノードのいずれかを選択し、
    前記第１の回路は、外部から時系列に供給される外部コマンドに応答して前記複数の第１の制御信号が示す値を更新し、
    前記第２の回路は、前記外部コマンドが供給されてから同期信号の１サイクルを１レイテンシとして所定のレイテンシが経過したことに応答して前記複数の第２の制御信号が示す値を更新する、ことを特徴とする半導体装置。
  2. 前記出力選択回路は、前記複数の第２の制御信号を構成する複数のビットによってそれぞれ制御され、前記複数の出力ノードと前記内部回路との間に縦続に接続された複数の出力ゲート段を含み、
    前記複数の出力ゲート段は、それぞれ複数の出力ゲートを含み、
    前記複数の出力ゲートは、前記複数のビットのうち対応する一つのビットの論理レベルに基づき、その半分の出力ゲートが活性化される、ことを特徴とする請求項１に記載の半導体装置。
  3. 同じ出力ゲート段に含まれ、排他的に活性化される２つの出力ゲートのそれぞれの出力ノードは、一つの出力ノードとして互いに接続し、
    前段の出力ゲート段に含まれる前記一つの出力ノードは、後段の出力ゲート段に含まれる前記複数の出力ゲートのいずれかの出力ゲートの入力ノードに接続される、ことを特徴とする請求項２に記載の半導体装置。
  4. 前記入力選択回路は、前記複数のアドレスラッチ回路にそれぞれ対応し、前記複数の入力ノードと前記外部端子との間にそれぞれ接続し、排他的に活性化される複数の入力ゲートを含む、ことを特徴とする請求項２または３に記載の半導体装置。
  5. 前記第１の回路は、前記外部コマンドに応答して生成される第１の内部コマンドが発行された後、所定のタイミングで前記第１の制御信号が示す値を更新する、ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記第２の回路は、前記外部コマンドが供給されてから前記所定のレイテンシが経過した後に発行される第２の内部コマンドに応答して、前記第２の制御信号が示す値を更新する、ことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 前記第２の内部コマンドは、所定時間のパルス幅を有するパルスであり、
    前記第２の回路は、前記パルスの最初のエッジから所定の遅延時間が経過したことに応答して前記第２の制御信号が示す値を更新する、ことを特徴とする請求項６に記載の半導体装置。
  8. 前記出力選択回路は、更に、前記複数の出力ゲート段のうち最後の出力ゲート段と前記内部回路との間に縦続に接続された同期式出力ゲートを含み、
    前記同期式出力ゲートは、前記外部コマンドが供給されてから前記所定のレイテンシが経過した後に発行される第２の内部コマンドに応答して、前記最後の出力ゲート段の出力ノードの信号を前記内部回路に出力する、ことを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
  9. 複数のメモリセルを含むメモリセルアレイをさらに備え、
    前記内部回路は、前記メモリセルアレイから読み出され或いは前記メモリセルアレイに書き込むべき複数のデータを選択するためのデータ選択回路を含む、ことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
  10. 前記データ選択回路は、ロウアクセスによって前記メモリセルアレイから読み出された複数のデータを、前記外部コマンドに同期して外部から供給される前記アドレス信号に基づいて選択するカラムデコーダを含む、ことを特徴とする請求項９に記載の半導体装置。
  11. 一つの信号入力ラインと、
    一つの信号出力ラインと、
    それぞれが、入力ノード及び出力ノードを有する２ｎ個（ｎは２以上の整数）のラッチ回路と、
    前記信号入力ラインと前記２ｎ個のラッチ回路のそれぞれの前記入力ノードとの間に接続された入力選択回路と、
    前記２ｎ個のラッチ回路のそれぞれの前記出力ノードと前記信号出力ラインとの間に接続された出力選択回路と、を備え、
    前記入力選択回路は、前記信号入力ラインと前記２ｎ個のラッチ回路が有する複数の前記入力ノードとの間にそれぞれ接続された２ｎ個の入力ゲートを含み、
    前記出力選択回路は、前記２ｎ個のラッチ回路が有する複数の前記出力ノードと前記信号出力ラインとの間に縦続に接続されたｎ段の出力ゲート段を含み、
    前記ｎ段の出力ゲート段のうちｉ段目（ｉは１〜ｎの整数）の出力ゲート段は、２ｎ＋１−ｉ個の出力ゲートを含み、
    １段目の前記出力ゲート段に含まれる２ｎ個の出力ゲートが有する複数の入力ノードは、それぞれ対応する前記２ｎ個のラッチ回路のそれぞれの前記出力ノードに接続され、
    前記ｎ段の出力ゲート段のうちｉ段目の出力ゲート段に含まれる２ｎ＋１−ｉ個の出力ゲートは、それぞれ２個の出力ゲートからなる２ｎ−ｉ個の出力ゲートペアを構成し、
    前記ｎ段の出力ゲート段のうちｊ段目（ｊは１〜ｎ−１の整数）の出力ゲート段に含まれる２ｎ−ｊ個の出力ゲートペアの出力ノードは、ｊ＋１段目の出力ゲート段に含まれる２ｎ−ｊ個の出力ゲートの入力ノードにそれぞれ接続され、
    ｎ段目の出力ゲート段に含まれる１個の出力ゲートペアの出力ノードは、前記信号出力ラインに接続され、
    前記出力ゲートペアを構成する２個の出力ゲートは、互いの出力ノードが接続され、一方が電気的に導通状態となり他方が非導通状態となる、ことを特徴とする半導体装置。
  12. 前記出力選択回路を構成するｎ段の出力ゲート段は、ｎビットからなる複数の出力選択信号がそれぞれ示すビットの論理レベルによって制御される、ことを特徴とする請求項１１に記載の半導体装置。
  13. 前記２個の出力ゲートは、前記複数の出力選択信号のそれぞれのビットの論理レベルに基づいて、一方が電気的に導通状態となり他方が非導通状態となる、ことを特徴とする請求項１２に記載の半導体装置。
  14. 前記複数の出力選択信号を生成するバイナリカウンタをさらに備え、前記複数の出力選択信号は、前記バイナリカウンタから出力されるバイナリ形式のカウント値からなる、ことを特徴とする請求項１２又は１３に記載の半導体装置。
  15. 前記バイナリカウンタのカウント値は、外部コマンドが供給されてから同期信号の１サイクルを１レイテンシとして所定のレイテンシが経過したことに応答して生成される第２の内部コマンドに応答して更新される、ことを特徴とする請求項１４に記載の半導体装置。
  16. 前記出力選択回路は、前記第２の内部コマンドが活性化したことに応答して前記２ｎ個のラッチ回路のうち前記複数の出力選択信号が示すラッチ回路に保持されたデータを出力し、
    前記バイナリカウンタのカウント値は、前記出力選択回路が前記ラッチ回路に保持されたデータを出力した後であり、前記第２の内部コマンドが非活性化したことに応答して更新される、ことを特徴とする請求項１５に記載の半導体装置。
  17. 前記出力選択回路は、前記第２の内部コマンドが活性化したことに応答して前記２ｎ個のラッチ回路のうち前記出力選択信号が示すラッチ回路に保持されたデータを出力し、
    前記バイナリカウンタのカウント値は、前記出力選択回路が前記ラッチ回路に保持されたデータを出力した後であり、前記第２の内部コマンドが活性化してから所定の遅延時間が経過したことに応答して更新される、ことを特徴とする請求項１５に記載の半導体装置。
  18. 前記入力選択回路を構成する前記２ｎ個の入力ゲートは、２ｎビットからなる複数の入力選択信号がそれぞれ示すビットの論理レベルによって制御される、ことを特徴とする請求項１５乃至１７のいずれか一項に記載の半導体装置。
  19. 前記複数の入力選択信号を生成するシフトレジスタをさらに備え、
    前記シフトレジスタのカウント値である前記２ｎビットの前記複数の入力選択信号のうち１ビットのみに対応する入力選択信号が活性レベルとなる、ことを特徴とする請求項１８に記載の半導体装置。
  20. 前記シフトレジスタのカウント値は、前記活性レベルの入力選択信号に対応する前記ラッチ回路に前記信号入力ライン上の信号が供給された後であり、前記外部コマンドに応答して生成される第１の内部コマンドに応答して更新され、
    前記バイナリカウンタのカウント値は、前記出力選択回路が前記ラッチ回路に保持されたデータを出力した後に更新される、ことを特徴とする請求項１９に記載の半導体装置。
  21. 前記出力選択回路は、更に、前記ｎ段の出力ゲート段のうち最後の出力ゲート段と前記信号出力ラインとの間に縦続に接続された同期式出力ゲートを含み、
    前記同期式出力ゲートは、外部コマンドが供給されてから同期信号の１サイクルを１レイテンシとして所定のレイテンシが経過した後に発行される第２の内部コマンドに応答して、前記最後の出力ゲート段の出力ノードの信号を前記信号出力ラインに出力する、ことを特徴とする請求項１１乃至１９のいずれか一項に記載の半導体装置。
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