JPWO2018088137A1 - 半導体記憶装置 - Google Patents
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Abstract
Description
図6(a),(b)は本実施形態におけるワード線駆動回路の回路構成の他の例である。図6(a)のワード線駆動回路20Aでは、第1アシスト部23は、第1ワード線WLAとVSSとの間に設けられており、ゲートに第2ドライバ22の入力を受けるN型トランジスタN23を含む。第2アシスト部24は、第2ワード線WLBとVSSとの間に設けられており、ゲートに第1ドライバ21の入力を受けるN型トランジスタN24を含む。図6(b)のワード線駆動回路20Bでは、第1アシスト部23は、第1ワード線WLAとN型トランジスタN23との間に、ダイオード接続されたN型トランジスタN25が設けられている。第2アシスト部24は、第2ワード線WLBとN型トランジスタN24との間に、ダイオード接続されたN型トランジスタN26が設けられている。
20,20A,20B ワード線駆動回路
21 第1ドライバ
22 第2ドライバ
23 第1アシスト部
24 第2アシスト部
BLA 第1ビット線
BLBX 第2ビット線
N1〜N4 第1〜第4N型トランジスタ
N23,N24 N型トランジスタ
P1,P2 第1,第2P型トランジスタ
P23,P24 P型トランジスタ
Q 第1ノード
QX 第2ノード
WLA 第1ワード線
WLB 第2ワード線
図6(a),(b)は本実施形態におけるワード線駆動回路の回路構成の他の例である。図6(a)のワード線駆動回路20Aでは、第1アシスト部23は、第1ワード線WLAとVSSとの間に設けられており、ゲートに第2ドライバ22の入力を受けるN型トランジスタN23を含む。第2アシスト部24は、第2ワード線WLBとVSSとの間に設けられており、ゲートに第1ドライバ21の入力を受けるN型トランジスタN24を含む。図6(b)のワード線駆動回路20Bでは、第1アシスト部23は、第1ワード線WLAとN型トランジスタN23との間に、ダイオード接続されたN型トランジスタN25が設けられている。第2アシスト部24は、第2ワード線WLBとN型トランジスタN24との間に、ダイオード接続されたN型トランジスタN26が設けられている。
20,20A,20B ワード線駆動回路
21 第1ドライバ
22 第2ドライバ
23 第1アシスト部
24 第2アシスト部
BLA 第1ビット線
BLBX 第2ビット線
N1〜N4 第1〜第4N型トランジスタ
N23,N24 N型トランジスタ
P1,P2 第1,第2P型トランジスタ
P23,P24 P型トランジスタ
Q 第1ノード
QX 第2ノード
WLA 第1ワード線
WLB 第2ワード線
Claims (4)
- 半導体記憶装置であって、
第1および第2ワード線、並びに、第1および第2ビット線と接続されたメモリセル回路と、
前記第1および第2ワード線を駆動するワード線駆動回路とを備え、
前記メモリセル回路は、
高電位側電源線と第1ノードとの間に設けられた第1P型トランジスタと、
前記第1ノードと低電位側電源線との間に設けられ、ゲートが前記第1P型トランジスタのゲートに接続された第1N型トランジスタと、
前記高電位側電源線と第2ノードとの間に設けられた第2P型トランジスタと、
前記第2ノードと前記低電位側電源線との間に設けられ、ゲートが前記第2P型トランジスタのゲートに接続された第2N型トランジスタと、
前記第1ノードと前記第1ビット線との間に設けられ、ゲートが前記第1ワード線に接続された第3N型トランジスタと、
前記第2ノードと前記第2ビット線との間に設けられ、ゲートが前記第2ワード線に接続された第4N型トランジスタとを備え、
前記第1ノードと、前記第2P型トランジスタおよび前記第2N型トランジスタのゲートとが接続されており、前記第2ノードと、前記第1P型トランジスタおよび前記第1N型トランジスタのゲートとが接続されており、
前記ワード線駆動回路は、
前記第1および第2ワード線のいずれか一方を駆動するときに当該ワード線に出力するハイレベル電圧を、前記第1および第2ワード線の両方を駆動するときに両方のワード線に出力するハイレベル電圧よりも、低くする
ことを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記ワード線駆動回路は、
入力がアクティブになったとき、前記第1ワード線にハイレベル電圧を出力する第1ドライバと、
入力がアクティブになったとき、前記第2ワード線にハイレベル電圧を出力する第2ドライバと、
前記第1ワード線と前記低電位側電源線との間に設けられ、前記第2ドライバの入力または出力を受け、前記第2ドライバがハイレベル電圧を出力しないとき、前記第2ドライバがハイレベル電圧を出力するときよりも抵抗値が小さくなる第1アシスト部と、
前記第2ワード線と前記低電位側電源線との間に設けられ、前記第1ドライバの入力または出力を受け、前記第1ドライバがハイレベル電圧を出力しないとき、前記第1ドライバがハイレベル電圧を出力するときよりも抵抗値が小さくなる第2アシスト部とを備えた
ことを特徴とする半導体記憶装置。 - 請求項2記載の半導体記憶装置において、
前記第1アシスト部は、前記第1ワード線と前記低電位側電源線との間に設けられ、ゲートに前記第2ドライバの出力を受けるP型トランジスタを含み、
前記第2アシスト部は、前記第2ワード線と前記低電位側電源線との間に設けられ、ゲートに前記第1ドライバの出力を受けるP型トランジスタを含む
ことを特徴とする半導体記憶装置。 - 請求項2記載の半導体記憶装置において、
前記第1アシスト部は、前記第1ワード線と前記低電位側電源線との間に設けられ、ゲートに前記第2ドライバの入力を受けるN型トランジスタを含み、
前記第2アシスト部は、前記第2ワード線と前記低電位側電源線との間に設けられ、ゲートに前記第1ドライバの入力を受けるN型トランジスタを含む
ことを特徴とする半導体記憶装置。
Applications Claiming Priority (3)
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---|---|---|---|
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JP2016218676 | 2016-11-09 | ||
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JP5100035B2 (ja) * | 2005-08-02 | 2012-12-19 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
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- 2017-10-16 WO PCT/JP2017/037378 patent/WO2018088137A1/ja active Application Filing
- 2017-10-16 JP JP2018550091A patent/JP6936438B2/ja active Active
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- 2019-05-08 US US16/407,084 patent/US10685701B2/en active Active
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