KR0144484B1 - 고전압 발생회로 - Google Patents

고전압 발생회로

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KR0144484B1 KR1019950010967A KR19950010967A KR0144484B1 KR 0144484 B1 KR0144484 B1 KR 0144484B1 KR 1019950010967 A KR1019950010967 A KR 1019950010967A KR 19950010967 A KR19950010967 A KR 19950010967A KR 0144484 B1 KR0144484 B1 KR 0144484B1
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Abstract

본 발명은 반도체 기억장치의 고전압 발생회로에 관한 것으로, 고전압 발생기의 출력 노드의 초기 전압레벨을 전원전압으로 차이지한 후 일정 시간후 고전압 레벨을 인가하도록 함으로써, 고전압를 N-웰 바이어스 전위로 사용하는 반도체 기억장치내의 CMOS 구조에서 파워-업 시에 일어 날 수 있는 래치-업을 막을 수 있고, 원하는 전위로 빠르게 펌핑시킬 수 있을 뿐만 아니라 파워를 켜는 순간에 전원전압에서 벌크으로의 전류 경로를 없앰으로써 기판전압 레벨을 빠른 시간내에 안정화시킬 수 있는 효과가 있다.

Description

고전압 발생회로
제1도는 종래의 고전압 발생회로의 회로도.
제2도는 제1도에 의한 고전압의 출력 파형도.
제3도는 제2도의 전압 특성을 갖는 CMOS의 구조도 및 회로도.
제4도는 본 발명의 제1 실시예에 따른 고전압 발생회로의 회로도.
제5도는 제4도에 의한 고전압의 출력 파형도.
제6도는 본 발명의 제2 실시예에 따른 고전압 발생회로의 회로도.
*도면의 주요부분에 대한 부호의 설명
10:링 오실레이터부 11:Vpp 펌핑 회로부
20,21:Vcc 추적 회로부
본 발명은 반도체 기억장치의 고전압 발생회로에 관한 것으로, 특히 고전압 발생기의 출력 노드의 초기 전압레벨을 전원전압(Vcc)으로 차이지한 후 일정시간후 고전압 레벨을 인가하도록 한 고전압 발생회로에 관한 것이다.
본 발명은 전원전압(Vcc) 보다 높은 고전압(Vpp)을 사용하는 모든 반도체 기억 장치에 적용될 수 있다.
통상적으로 디램(DRAM) 칩(chip)을 동작시키기 위해서는 외부에서 공급되는 전원전위(Vdd, Vcc)외에 Vbb, Vpp, Vxg등의 내부전원을 필요로 하게 된다.
이들 내부전원을 간략하게 소개하면, 우선 Vbb는 NMOS 트랜지스터의 백 게이트 바이어스(back gate bias) 전원으로 사용되는 기판전위로서 그 값은 음의 값을 갖는다. 그리고 Vpp는 워드라인을 액티브시키기 위한 고전압로서, 구동전위(Vdd, Vcc) 보다 최소한 문턱전위 이상의 높은 전위를 갖는다. 마지막으로 Vxg는 워드라인 드라이버(로오 디코더)가 NMOS 타입일 경우 NMOS 게이트를 부스트랩시켜 풀 고전압(full Vpp)로 워드라인을 액티브시켜야 하는데, 이때 부스트랩 동작에 사용하는 또다른 NMOS 트랜지스터의 게이트에 인가되는 전원이다. 이 전위의 레벨은 전원전위(Vcc)+문턱전위(Vt)이하이어야 한다. 즉, 고전압(Vpp)와 전원전위(Vcc)의 중간값을 채택하여 부스트랩 레벨을 상승시키는 효과를 기대하는 것으로, 그 구현하는 방법은 단순한 저항을 이용하여 고전압(Vpp)를 분압하는 분압기 형태가 흔히 쓰인다.
본 발명은 고전압(Vpp)에 관한 것으로, 더 자세하게는 워드라인에 고전압를 공급하기 위한 고전압 발생회로에 대한 것이다. 이 고전압 발생회로는 디램 셀을 구성하는 하나의 셀 트랜지스터가 NMOS를 사용하므로 문턱전압(Threshold Voltage:Vt)에 의한 전류 손실을 고려하여 전원전압(Vcc)+문턱전압(Vt)+△V의 전위(Vpp)를 발생하여야 한다.
상기 고전압 발생회로는 일반적으로 두 종류의 고전압 펌핑회로를 가지고 있는데, 그 하나는 대기용 고전압 펌핑회로로서 대기 모드시에 항상 대기 상태에 있으면서 레벨이 떨어졌을때 소규모의 펌핑동작을 수행하여 고전압(Vpp)의 레벨을 일정하게 유지시킨다. 그리고 다른 하나는 액티브용 고전압 펌핑회로로서 특별히 액티브 사이클에서 많은 고전압(Vpp) 전류를 필요로 하는데 이때 소모량을 벌충하게 위하여 대용량의 펌핑을 개시한다.
참고로 부언해서 설명하면, 상기 액티브 사이클에서의 고전압는 첫째 워드라인을 액티브시켜야 하과, 둘째, 두 블럭이 센스 앰프를 공유할 경우 이를 비트라인을 양자택일하는 신호가 필요로 하게 되는데 이때의 신호는 스위치 역할을 하는 NMOS 트랜지스터를 구동시켜야 하기때문에 문턱 전압에 의한 손실을 없애기 위해 고전압를 사용한다. 그리고 세째로, NMOS 트랜지스터 구동형 데이타 출력버퍼에서 고전압가 사용할 수도 있다.
제1도는 종래의 고전압 펌핑회로의 회로도로서, 파워-업 신호(power-upb)가 액티브될때 전위레벨을 감지한 전위레벨 검출기의 출력신호(ppe)에 의해 일정 주기의 펄스 신호를 발생하는 링 오실레이터부(10)와, 상기 링 오실레이터부(10)로 부터의 펄스 신호에 의해 전하를 펌핑시켜 주기위한 고전압(Vpp) 펌핑회로(11)와, 상기 고전압 펌핑회로(11)로 부터 펌핑된 전위를 출력하기 위한 출력노드(N4)와, 전원전압(Vcc) 및 상기 출력노드(N4) 사이에 다이오드 구조로 접속된 NMOS 트랜지스터(MN1)와, 상기 노드(N4) 및 접지전압(Vss) 사이에 접속된 캐패시터(C1)로 구성되어 있다.
디램 칩에 파워를 인가하면 맨 처음 기판전압(Vbb) 펌프가 동작을 개시하고 상기 기판전위(Vbb) 레벨이 일정한 값에 도달하였을 때 그 사실을 알리는 신호인 파워-업 신호(powerupb)가 상기 링 오실레이터부(10)로 액티브된다. 그리고 이 신호(powerupb)를 받아들인 상기 링 오실레이터부(10)는 상기 Vpp레벨 검출기의 출력신호(ppe)가 하이가 될때 동작하여 일정주기의 펄스신호를 출력하게 된다. 이때 상기 고전압 레벨 검출기의 출력신호(ppe)는 고전압(Vpp) 레벨이 원하는 전위레벨(≒Vcc+2Vt)에 도달했는지를 판단하는 신호로써, 상기 ppe가 로우인 경우는 상기 고전압(Vpp)이 원하는 레벨에 도달했다는 것을 의미하며 상기 링 오실레이터의 발진을 멈추게하여 전하 펌핑을 멈추게 한다. 상기 ppe가 하이인 경우에는 상기 고전압(Vpp)이 원하는 전위레벨에 미치지 못하므로, 상기 링 오실레이터의 발진 신호를 발생시켜서 고전압 펌핑 회로의 전하 펌핑 동작을 일으켜서 고전압(Vpp) 레벨을 원하는 레벨까지 증가시키는 역할을 한다.
상기 링 오실레이터부(10)는 파워-업 신호(power-upb) 및 Vpp 레벨 검출기의 출력신호를 각각 입력하는 제1, 제2 입력단자와, 상기 제1 입력단자 및 노드(G1) 사이에 접속된 인버터(G1)와, 출력노드(N2) 및 노드(N3) 사이에 직렬접속된 인버터(G3 내지 G6)와, 상기 노드(N1, N3) 및 상기 제2 입력단자로 부터의 Vpp 레벨 검출기의 출력신호를 입력으로 하여 NAND 연산한 값을 상기 출력노드(N2)로 출력하는 NAND 게이트(G2)로 구성되어 있다.
그런데 상기 링 오실레이터부(10)로 부터 입력되는 상기 파워-업 신호(powerupb) 및 Vpp 레벨 검출기의 출력신호(ppe)가 각각 '로우' 와 '하이' 상태를 갖을때만 발진 동작을 하여 상기 출력노드(N2)로 일정주기의 펄스 신호를 출력하게 된다.
상술한 바와 같이, 파워를 켠 직후에는 상기 파워-업 신호(powerupb)가 하이로 되어 상기 링 오실레이터에서 발진 신호가 발생되지 않으므로, 초기 고전압(Vpp) 레벨은 상기 NMOS 트랜지스터(MN1)의 값에 의해 결정되며 이때 상기 고전압(Vpp) 레벨은 Vcc-VTN(MN1의 문턱전압)값을 갖게 된다.
제2도는 제1도의 고전압 발생회로에 의한 고전압의 출력파형도로서, 고전압(Vpp)의 변화를 파워를 켠후에 시간에 대해서 나타낸 것이다.
파워를 켠후 상기 파워-업 신호(powerupb)가 '로우'로 인에이블될 때까지는 Vcc-VTN(MN1의 문턱전압)를 유지하다가 상기 파워-업 신호가 '로우'로 인에이블된 후에는 전하 펌핑에 의해서 Vcc-2VTN이라는 전압레벨을 갖게 된다.
상술한 전압 특성을 갖는 고전압(Vpp)을 CMOS 기술을 사용하는 반도체 칩내에서 사용할때는 제 3a도와 같은 바이어스 상태를 갖는 CMOS 구조가 만들어지게 된다.(특히 CMOS 타입의 데이타 출력버퍼회로)
상기 제3a도에서 오버슈트(overshoot)에 의한 래치-업(latch-up)을 방지하기 위하여 N-웰(well) 바이어스로 고전압을 사용하는 경우 제 3b도와 같은 PNPN 구조가 형성된다.
파워를 켠 직후의 전압레벨을 보면 고전압(Vpp) 레벨은 제2도와 같이 전원전압(Vcc)보다 VTN(MN1의 문턱전압)만큼 낮은 전압 레벨을 갖게 되며, 이때 고전압(Vpp) 레벨은 다이오드 역할을 하는 상기 NMOS 트랜지스터(MN1)의 저항×Cvpp의 시상수(τ)를 갖고 전원전압(Vcc)를 트래킹하게 되므로 제3b도의 구조에서 PNP 트랜지스터(MN2)의 이미터-베이스를 턴-온시켜서 전원전압(Vcc)에서 기판전압(Vbb) 또는 접지전압(Vss)로의 전류 경로를 형성하면 βpieb×Rbulk의 전압 강하에 의해서 NPN 트랜지스터(MP1)의 베이스-임터를 턴-온시켜서 래치-업 동작을 일으키게 된다.
특히, 벌크(Bulk)의 바이어스가 기판전압(Vbb)인 경우에는 기판전압 레벨의 네가티브(negative)로의 이동을 방해하여 래치-업 발생 가능성이 더욱 높아진다.
따라서, 본 발명에서는 고전압 발생기의 출력 노드의 초기 전압레벨을 전원전압(Vcc)으로 차이지한 후 일정시간후 고전압 레벨이 인가되도록 함으로써, 고전압를 N-웰 바이어스 전위로 사용하는 반도체 기억장치내의 CMOS 구조에서 파워-업 시에 일어날 수 있는 래치-업을 막을 수 있도록 한 고전압 발생회로를 제공하는데에 그 목적이 있다.
본 발명의 또 다른 목적은 원하는 전위로 빠르게 펌핑 동작이 이루어질 수 있도록 한 고전압 발생회로를 제공하는데에 그 목적이 있다.
본 발명의 또 다른 목적은 파워를 켜는 순간에 전원전압(Vcc)에서 벌크(Bulk:p-sub)으로의 전류 경로를 없앰으로써 기판전압(Vbb) 레벨을 빠른 시간내에 안정화시킬 수 있는 고전압 발생회로를 제공하는데에 그 목적이 있다.
상기 목적들을 달성하기 위하여, 본 발명의 고전압 발생회로에서는 파워-업 신호가 액티브될때 전위레벨을 감지한 전위레벨 검출기의 출력 신호에 의해 일정 주기의 펄스신호를 발생하기 위한 링 오실레이터 수단과, 상기 링 오실레이터 수단으로 부터의 펄스신호에 의해 상기 출력단자로 전하를 펌핑시켜 주기위한 고전압 펌핑 수단과, 상기 파워가 켜진 직후 상기 고전압 펌핑 회로를 동작시키기 위한 상기 파워-업 신호가 인에이블될 때까지 출력노드의 전위를 전원전압으로 유지시켜주기 위한 전원전압 추적 수단을 구현하였다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.
제4도는 본 발명의 제1 실시예에 따른 고전압 발생회로의 회로도로서, 파워-업 신호(power-upb)가 액티브될때 전위레벨을 감지한 전위레벨 검출기의 출력 신호(ppe)에 의해 일정 주기의 펄스신호를 발생하기 위한 링오실레이터부(10)와, 상기 링 오실레이터부(10)로 부터의 펄스신호에 의해 전하를 펌핑시켜 주기위한 고전압(Vpp) 펌핑회로부(11)와, 상기 고전압 펌핑회로부(11)로 부터 펌핑된 전위를 출력하기 위한 출력노드(N11)와, 상기 파워가 켜진 직후 상기 고전압 펌핑 회로를 동작시키기 위한 상기 파워-업 신호가 인에이블될 때까지 상기 출력노드로 전원전압(Vcc)을 인가시켜 주는 전원전압 추적 회로부(20)를 구비하였다.
상기 전원전압(Vcc) 추적 회로부(20)는 파워-업 신호(powerupb)를 입력하는 입력단자와, 상기 입력단자 및 노드(N9)를 입력하여 NAND 연산한 값을 노드(N8)로 출력하는 NAND 게이트(G8)와, 상기 노드(B8) 및 노드(N9) 사이에 직렬접속된 인버터(G9 내지 G12)와, 상기 노드(N8) 및 노드(N10) 사이에 접속된 부스트용 캐패시터(C2)와, 전원전압(Vcc) 및 상기 노드(N10) 사이에 접속되며 게이트에 상기 입력신호가 인가되는 NMOS 트랜지스터(MN4)와, 상기 입력단자 및 노드(N7) 사이에 접속된 인버터(G7)와, 상기노드(N10) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 노드(N7)에 연결된 NMOS 트랜지스터(MN5)와, 전원전압(Vcc) 및 노드(N11) 사이에 접속되며 게이트에 상기 노드(N10)가 연결된 NMOS 트랜지스터(MN3)로 구성된다.
그 동작을 살펴보면, 상기 파워-업 신호(powerupb)는 파워를 켠 직후에는 하이가 되므로, 상기 링 오실레이터부(10)는 동작을 하지 못하고 따라서 상기 고전압 펌핑 회로부(11)도 펌핑 동작을 하지 않는다.
그런데, 상기 파워-업 신호를 똑 같이 입력으로 하는 상기 전원전압 트래킹 회로부(20)는 상기 파워-업 신호(powerupb)가 하이이므로, 상기 트래킹 회로부(20)의 링 오실레이터(G8∼G12)가 동작하게 되어 상기 NAND 게이트(G8)의 출력노드(N8)로 일정 주기의 펄스신호를 발생하게 된다. 이 출력된 펄스신호는 상기 부스트(Boost) 캐패시터(C2)를 동작시키고, 상기 트랜스퍼 트랜지스터(MN1)의 게이트의 전압을 Vcc-VTN에서 Vcc-VTN+Vcc로 부스트랩 시켜서 상기 트랜스퍼 트랜지스터(MN1)를 통해서 전원전압(Vcc)이 고전압(Vpp) 노드(N11)쪽으로 전달되게 된다.
위와 같은 방법으로 파워-업 신호(powerupb)가 하이에서 로우로 바뀔때까지 고전압(Vpp) 레벨을 전원전압(Vcc)와 같게 해준후 파워업 신호(powerupb)가 로우로 되면, 상기 Vcc 트래킹 회로부(20)의 링 오실레이부의동작이 멈추게 되고 상기 리셋 트랜지스터(MN5)에 의해서 상기 트랜스퍼 트랜지스터(MN3)의 게이트에 0V가 인가되어 상기 트랜스퍼 트랜지스터(MN3)를 통한 상기 노드(N11)로의 전원전압(Vcc) 전달이 멈추게 된다.
이때, 상기 파워-업 신호(powerupb)가 인에이블됨으로써, 상기 Vcc 추적 회로부(20)는 상기 고전압 펌핑 회로부(11)의 출력노드(N11)의 초기 전위를 전원전위(Vcc)로 만든후 그 동작을 멈추게 하지만, 상기 링 오실레이터부(10) 및 상기 Vpp 펌핑 회로부(11)가 동작되어 제5도의 출력파형도처럼 상기 전원전압(Vcc)에서 원하는 고전압(Vpp)으로 펌핑 동작을 하게 한다.
제6도는 본 발명의 제2 실시예에 따른 고전압 발생회로의 회로도로써, 제4도의 Vcc 추적 회로부(20)의 트랜스퍼 트랜지스터(MN3)를 NMOS 트랜지스터를 사용하여 크로스 커플 구조로 구현하였다.
상기 Vcc 추적 회로부(21)는 파워-업 신호(powerupb)를 입력하는 입력단자와, 상기 입력단자 및 노드(N15)를 입력하여 NAND 연산한 값을 노드(N13)로 출력하는 NAND 게이트(G14)와, 상기 노드(N13) 및 노드(N14) 사이에 접속된 인버터(G15)와, 상기 노드(N14) 및 노드(N15)사이에 직렬접속된 인버터(G16 내지 G17)와, 상기 노드(N13) 및 노드(N16) 사이에 접속된 캐패시터(C3)와, 상기 노드(N14) 및 노드(N17) 사이에 접속된 캐패시터(C4)와, 전원전압(Vcc) 및 노드(N18) 사이에 접속되며 게이트에 상기 노드(N17)이 연결된 NMOS 트랜지스터(MN6)와, 상기 전원전압(Vcc) 및 노드(N19)사이에 접속되며 게이트에 상기 노드(N16)가 연결된 NMOS 트랜지스터(MN7)와, 상기 입력단자 및 노드(N12)사이에 접속된 인버터(G13)와, 상기 노드(N18) 및 접지전압(Vss) 사이에 접속되며 게이트에 상기 노드(N12)가 연결된 NMOS 트랜지스터(MN10)와, 상기 노드(N19) 및 접지전압(Vss) 사이에 접속되며 게이트에 상기 노드(N12)가 연결된 NMOS 트랜지스터(MN11)와, 상기 전원전압(Vcc) 및 노드(N20) 사이에 접속되며 게이트에 상기 노드(N18)가 연결된 MNOS 트랜지스터(MN8)와, 상기 전원전압(Vcc) 및 노드(N20) 사이에 접속되며 게이트에 상기 노드(N19)가 연결된 NMOS 트랜지스터(MN9)로 구성된다.
상기 입력신호(powerupb)가 하이일 경우 상기 NAND 게이트(G14)는 상기 인버터(G16∼G18)에 의해 일정 주기의 펄스 신호를 상기 노드(N13)로 출력하게 되고, 이 펄스 신호는 상기 인버터(G15)에 의해 반전되어 상기 NMOS 트랜지스터(MN6)의 게이트로 입력되게 된다. 그리고 상기 노드(N13)의 전위는 상기 NMOS 트랜지스터(MN7)의 게이트로 입력되는데, 여기서 상기 NMOS 트랜지스터(MN6) 및 상기 NMOS 트랜지스터(MN7)의 게이트로 입력되는 신호는 서로 반전된 신호이다. 따라서, 상기 Vcc 추적 회로부(21)의 링 오실레이터(G14∼G18)로 부터 출력된 펄스 신호에 의해 상기 NMOS 트랜지스터(MN6, MN7)중 어느 하나가 항상 턴-온되어 상기 노드(N8, N9)의 전위가 게이트로 인가되는 상기 NMOS 트랜지스터(MN8, MN9)중 하나를 턴-온시킴으로써 상기 노드(N20)로 전원전압(Vcc)을 공급해 주게 된다.
그리고, 상기 NMOS 트랜지스터(MN10, MN11)는 상기 입력단자로 부터의 입력신호(powerupb)가 로우로 전이되면 동작되어 상기 노드(N18, N19)의 전위를 접지전압(Vss)으로 만듬으로써, 상기 NMOS 트랜지스터(MN8, MN9)를 턴-오프시켜 상기 노드(M20)로 전원전압(Vcc)을 공급하는 동작을 못하도록 한다.
상기 입력신호(powerupb)가 로우로 인에이블되므로써 상기 링 오실레이터부(10) 및 Vpp 펌핑 회로부(11)가 동작되는 과정은 종래 및 본 발명의 제1 실시예에서와 같다.
이상에서 설명한 본 발명의 고전압 발생회로를 반도체 기억장치의 내부에 구현하게 되면 다음과 같은 효과가 있다.
첫째로, 고전압 발생기의 출력 노드의 초기 전압레벨을 전원전압(Vcc)으로 차이지한 후 일정시간후 고전압 레벨이 인가되도록 함으로써, 고전압를 N-웰 바이어스 전위로 사용하는 반도체 기억장치내의 CMOS 구조에서 파워-업 시에 일어날 수 있는 래치-업을 막을 수 있는 효과가 있다.
둘째로, 고전압 발생기의 출력 노드의 초기 전압레벨을 전원전압(Vcc)으로 차이지한 후 일정시간후 고전압 레벨이 인가되도록 함으로써, 원하는 전위로 빠르게 펌핑시킬 수 있는 효과가 있다.
세째로, 파워를 켜는 순간에 전원전압(Vcc)에서 벌크(Bulk:P-sub)으로의 전류 경로를 없앰으로써 기판전압(Vbb) 레벨을 빠른 시간내에 안정화 시킬 수 있는 효과가 있다.

Claims (3)

  1. 반도체 기억장치의 파워-업 동작시 원하는 전위레벨로 빠르게 충전시켜 주기위한 고전압 발생회로에 있어서, 파워-업 신호가 액티브될때 전위레벨을 감지한 전위레벨 검출기의 출력 신호에 의해 일정 주기의 펄스신호를 발생하기 위한 링 오실레이터 수단과, 상기 링 오실레이터 수단으로 부터의 펄스신호에 의해 상기 출력단자로 전하를 펌핑시켜 주기위한 고전압 펌핑 수단과, 상기 파워가 켜진 직후 상기 고전압 펌핑 회로를 동작시키기 위한 상기 파워-업 신호가 인에이블 될 때까지 출력노드의 전위를 전원전압으로 유지시켜주기 위한 전원전압 추적 수단을 구비하는 것을 특징으로 하는 고전압 발생회로.
  2. 제1항에 있어서, 상기 전원전압 추적 수단은, 상기 파워-업 신호를 입력하는 입력단자와, 상기 입력단자 및 노드(N9)를 입력하여 NAND 연산한 값을 노드(N8)로 출력하는 NAND 게이트(G8)와, 상기 노드(N8) 및 노드(N9) 사이에 직렬접속된 인버터(G9 내지 G12)와, 상기 노드(N8) 및 노드(N10) 사이에 접속된 부스트용 캐패시터(C2)와, 전원전압(Vcc) 및 상기 노드(N10) 사이에 접속되며 게이트에 상기 입력신호가 인가되는 NMOS 트랜지스터(MN4)와, 상기 입력단자 및 노드(N7) 사이에 접속된 인버터(G7)와, 상기 노드(N10) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 노드(N7)에 연결된 NMOS 트랜지스터(MN5)와, 전원전압(Vcc) 및 노드(N11) 사이에 접속되며 게이트에 상기 노드(N10)가 연결된 NMOS 트랜지스터(MN3)로 구성된 것을 특징으로 하는 고전압 발생회로.
  3. 제1항에 있어서, 상기 전원전압 추적 수단은, 파워-업 신호를 입력하는 입력단자와, 상기 입력단자 및 노드(N15)를 입력하여 NAND 연산한 값을 노드(N13)로 출력하는 MAND 게이트(G14)와, 상기 노드(N13) 및 노드(N14) 사이에 접속된 인버터(G15)와, 상기 노드(N14) 및 노드(N15) 사이에 직렬접속된 인버터(G16 내지 G17)와, 상기 노드(N13) 및 노드(N16) 사이에 접속된 캐패시터(C3)와, 상기 노드(N14) 및 노드(N17) 사이에 접속된 캐패시터(C4)와, 전원전압(Vcc) 및 노드(N18) 사이에 접속되며 게이트에 상기 노드(N17)이 연결된 NMOS 트랜지스터(MN6)와, 상기 전원전압(Vcc) 및 노드(N19) 사이에 접속되며 게이트에 상기 노드(N16)가 연결된 NMOS 트랜지스터(MN7)와, 상기 입력단자 및 노드(N12) 사이에 접속된 인버터(G13)와, 상기 노드(N18) 및 접지전압(Vss) 사이에 접속되며 게이트에 상기노드(N12)가 연결된 NMOS 트랜지스터(MN10)와, 상기 노드(N19) 및 접지전압(Vss) 사이에 접속되며 게이트에 상기 노드(N12)가 연결된 NMOS 트랜지스터(MN11)와, 상기 전원전압(Vcc) 및 노드(N20) 사이에 접속되며 게이트에 상기 노드(N18)가 연결된 NMOS 트랜지스터(MN8)와, 상기 전원전압(Vcc) 및 노드(N20) 사이에 접속되며 게이트에 상기 노드(N19)가 연결된 NMOS 트랜지스터(MN9)로 구성된 것을 특징으로 하는 고전압 발생회로.
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