KR20010053853A - 고전위 발생 장치 - Google Patents

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KR20010053853A
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Abstract

본 발명은 고전위 발생 장치에 관한 것으로, 제어 펄스 발생기에서 문턱 홀드 전압 손실을 제거하여 최소 공급 전압이 문턱전압까지 동작할 수 있고, 최대 게이트 포텐셜을 공급전압의 2배로 줄여 게이트 산화막과 접합 다이오드의 브레이크다운에 관련된 신뢰성 문제를 해결하고, 또한 파워-온 이후 고전위 노드를 '전원전압 - 문턱전압'으로 프리차지하던 것을 전원전압으로 프리차지시킴으로서 파워-온 이후 고전위가 세팅되는 시간을 줄일 수 있는 효과가 있다.
이를 구현하기 위한 본 발명의 고전위 발생 장치는, 제1 클럭 신호 및 제 2 클럭 신호에 의해 제1 및 제2 부트스트랩핑 노드를 각각 전원전압으로 프리차지 해주는 프리차지 컨트롤 수단과, 상기 제1 및 제2 부트스트랩핑 노드의 전위레벨에 의해 제3 및 제4 부트스트랩핑 노드를 각각 전원전압으로 프리차지 해주는 제1 및 제2 프리차징 수단과, 상기 제1 및 제2 클럭 신호를 각각 입력으로하여 상기 제1 및 제2 부트스트랩핑 노드를 각각 승압 전압으로 부트스트랩핑 시켜주는 제1 및 제2 전하펌핑수단과, 상기 제3 및 제4 부트스트랩핑 노드를 제3 및 제4 클럭 신호에 의해 각각 승압 전압으로 부트스트랩핑 시켜주는 제3 및 제4 전하펌핑수단과, 상기 제4 부트스트랩핑 노드의 전위레벨에 의해 상기 제3 부트스트랩핑 노드의 전위를 고전위 전달라인으로 스위칭하는 제1 전달 수단과, 상기 제3 부트스트랩핑 노드의 전위레벨에 의해 상기 제4 부트스트랩핑 노드의 전위를 고전위 전달라인으로 스위칭하는 제2 전달 수단으로 이루어진 고전위 펌핑 회로를 포함하여 구성된 것을특징으로 한다.

Description

고전위 발생 장치{BOOSTED VOLTAGE GENERATOR}
본 발명은 반도체 메모리 소자의 고전위(이하, 'Vpp' 라고도 칭함) 발생 장치에 관한 것으로, 특히 제어 펄스 발생기에서 문턱 전압(threshold voltage) 손실을 제거하여 최소 공급 전압이 문턱전압(Vth)까지 동작할 수 있고, 최대 게이트 포텐셜을 공급전압의 2배로 줄여 게이트 산화막과 접합 다이오드의 브레이크다운(breakdown)에 관련된 신뢰성 문제를 해결하고, 또한 파워-온(power-on) 이후 고전위(Vpp) 노드를 '전원전압(Vdd) - 문턱전압(Vtn)'으로 프리차지하던 것을 전원전압(Vdd)으로 프리차지시킴으로서 파워-온 이후 고전위가 세팅되는 시간을 줄인 고전위 발생 장치에 관한 것이다.
일반적으로, 디램(DRAM)은 하나의 트랜지스터와 하나의 캐패시터로 구성된 메모리 셀에 데이타를 라이트하거나 리드할 수 있는 랜덤 억세스 메모리(random access memory)로써, 로오 어드레스 스트로버(Row Address Strobe) 신호인 라스(/RAS)가 액티브(Active)되면, 이때 입력된 로오 어드레스를 디코딩하여 선택된 워드라인을 구동시키게 된다.
그런데, 상기 디램은 메모리 셀을 구성하는 하나의 셀 트랜지스터가 NMOS를 사용하므로, 문턱전압(Vtn)에 의한 전압 손실을 고려하여 전원전압(Vcc) + 문턱전압(Vtn) + ΔV의 전위를 발생하는 워드라인 구동용 Vpp 발생기를 포함하고 있다.
즉, 트랜지스터의 특성에서 PMOS형 트랜지스터의 경우는 고전위를 잘 전달하지만 저전위를 전달하는 경우는 문턱전압 이하의 전위를 전달하기는 어렵고, NMOS형 트랜지스터의 경우는 저전위는 잘 전달하지만 고전위를 전달하는 경우에는 게이트 전위보다 문턱전압 만큼 낮은 전위 이상의 전위를 전달하기가 어렵기 때문에 상기 메모리 셀과 같이 소자의 크기를 줄이거나 래치-업(latch-up)을 방지할 목적으로 NMOS형 트랜지스터를 사용하는 경우에는 고전위를 잘 전달하도록 하기 위하여 NMOS 트랜지스터의 게이트에 전달하려고 하는 고전위 보다 최소한 문턱전압(Vt) 이상으로 높은 전위를 인가해야한다. 따라서 디램소자의 워드라인을 구동하기 위해서는 전원전압(Vcc) 보다 더 높은 전위인 고전압(Vpp)을 필요로 하게 된다.
도 1은 일반적인 고전위 발생 장치를 도시한 것으로, Vpp 전위 노드의 Vpp 전압을 검출하여 목표값과 비교 분석한 신호를 출력하는 Vpp 레벨 검출부(10)와, 파워-업 신호가 액티브될 때 상기 Vpp 레벨 검출부(10)에서 출력된 신호에 의해 펄스 신호를 주기적으로 발생하는 링 오실레이터부(20)와, 상기 링 오실레이터부(20)로부터 발생된 펄스 신호에 의해 Vpp 전위 노드가 목표값에 도달할 때까지 Vpp 전하를 펌핑시켜 주는 Vpp 전하 펌프부(30)와, 상기 Vpp 전하 펌프부(30)가 동작하기 전 최초 파워가 인가되면 상기 Vpp 전위 노드를 일정 전압으로 초기화시키는 파워-온 프리차징 회로부(40)를 포함하여 구성된다.
파워업(power up) 과정에서 Vpp 펌프가 작동하기 전에 Vpp 전위가 외부공급전압(Vext)보다 낮을 경우 상기 파워-온 프리차징 회로부(40)를 통하여 Vpp는Vext 보다 NMOS 트랜지스터의 문턱전압(Vt)만큼 낮은 전압으로 초기화가 이루어진다.
디램 칩에서 처음 파워를 인가하면 맨 처음 기판전위(Vbb) 펌프가 동작을 개시하고 상기 기판전위(Vbb) 레벨이 일정한 값에 도달하였을때 그 사실을 알리는 신호인 파워-업 신호(pwrup)가 상기 링 오실레이터부(20)로 액티브된다. 그리고 이 신호를 받아들인 상기 링 오실레이터부(20)가 동작을 개시하면, 이때 출력된 펄스신호에 의해 상기 Vpp 전하 펌프부(30)의 동작을 제어하게 되어 전위 레벨(Vpp)을 상승시키게 되고, 원하는 전위레벨(Vpp)에 도달하게 되면 상기 Vpp 레벨 검출부(10)는 상기 링 오실레이터부(20)의 동작을 멈추게 하여 상기 Vpp 전하 펌프부(30)가 더이상 동작되지 못하게 한다. 이러한 동작을 반복한 고전위 발생 장치로부터 출력된 고전위(Vpp)는 내부전압레벨보다 일정한 전위차를 가진 전압레벨을 유지하게 된다.
도 2는 크로스 커플드 NMOS 트랜지스터를 사용한 종래의 Vpp 전하 펌프 회로부(30)의 회로도로서, Vpp 전압 레벨로 부트스트랩핑하기 위한 메인 전하 펌프 회로부(32)와, 상기 메인 전하 펌프 회로부(32)에서 발생된 Vpp 전하를 Vpp 전위 노드로 스위칭해 주기 위한 전달 트랜지스터(MN18)와, 상기 전달 트랜지스터(MN18)의 동작을 제어하기 위한 컨트롤 펄스 발생부(38, 34와 36)로 구성된다.
여기서, 4개의 클럭 신호(CLK1, CLK2, CLK3 및 CLK4)는 논-오버랩핑(non-overlapping) 신호이다. 클럭 신호(CLK1과 CLK4)는 기본적으로 논-오버랩핑을 제외하고는 같은 위상(phase)이다. 또한 클럭 신호(CLK2와 CLK3)는 기본적으로 같은 위상이다.
종래의 Vpp 전하 발생 회로의 구성 및 동작을 도 3 및 도 4에 도시된 각 노드 테이블도 및 동작 타이밍도를 참조하여 설명하기로 한다.
상기 메인 전하 펌프 회로부(32)는 노드(N1와 N2)에서 2Vdd의 부스트 전압(boosted voltage)을 만들기 위해 사용되는 것으로, 전원전압(Vdd)과 노드(N1) 사이에 병렬 접속되고 게이트가 각각 전원전압(Vdd) 및 노드(N2)에 연결된 NMOS 트랜지스터(MN7 및 MN11)와, 전원전압(Vdd)과 노드(N2) 사이에 병렬 접속되고 게이트가 각각 전원전압(Vdd) 및 상기 노드(N1)에 연결된 NMOS 트랜지스터(MN8 및 MN12)와, 클럭 신호(CLK1)가 인가될 때 상기 노드(N1)의 전위를 2Vdd로 부트스트랩핑해 주는 NMOS 트랜지스터로 구성된 캐패시터(MN1)와, 클럭 신호(CLK2)가 인가될 때 상기 노드(N2)의 전위를 2Vdd로 부트스트랩핑해 주는 NMOS 트랜지스터로 구성된 캐패시터(MN2)로 구성된다.
상기 구성을 갖는 메인 전하 펌프 회로부(32)의 동작은 도 3 및 도 4의 도면에 도시된 동작 타이밍도에서도 알수 있듯이, 노드(N1) 및 노드(N2)를 2Vdd로 부트스트랩핑 해주기 위한 회로이다.
만약, 클럭 신호(CLK1)가 'Vdd'로 인가되고 클럭 신호(CLK2)가 인가되지 않을 경우 상기 노드(N1)의 전위는 'Vdd' 전위레벨을 갖고, 상기 노드(N2)의 전위는 '2Vdd' 전위레벨을 갖게 된다.
상기 컨트롤 펄스 발생부(38, 34와 36)는 전달 트랜지스터(MN18)의 게이트 전압을 발생하기 위해 사용된다.
먼저, 컨트롤 펄스 발생부(38)는 노드(N30로 Vpp 전위를 인가하는 NMOS 트랜지스터(MN15)와, 클럭 신호(CLK3)가 'Vdd' 전위로 인가될 때 상기 노드(N3)의 전위를 'Vpp + Vdd - Vtn' 전위로 부트스트랩핑 시켜 주는 NMOS 트랜지스터로 구성된 캐패시터(MN6)와, 상기 노드(N3)가 'Vpp + Vdd - Vtn' 전위를 가질때 노드(N4)로 'Vpp' 전위를 인가하는 NMOS 트랜지스터(MN16)와, 클럭 신호(CLK4)가 'Vdd' 전위로 인가될 때 상기 노드(N4)를 'Vpp + Vdd' 전위로 부트스트랩핑 시켜 주는 NMOS 트랜지스터로 구성된 캐패시터(MN5)로 구성된다.
컨트롤 펄스 발생부(36)는 노드(N5와 N6)에서 '2Vdd'의 부스트 전압을 만들기 위해 사용되는 것으로, 전원전압(Vdd)과 노드(N5) 사이에 병렬 접속되고 게이트가 각각 전원전압(Vdd) 및 노드(N6)에 연결된 NMOS 트랜지스터(MN9 및 MN13)와, 전원전압(Vdd)과 노드(N6) 사이에 병렬 접속되고 게이트가 각각 전원전압(Vdd) 및 상기 노드(N5)에 연결된 NMOS 트랜지스터(MN10 및 MN14)와, 클럭 신호(CLK3)가 인가될 때 상기 노드(N5)의 전위를 2Vdd로 부트스트랩핑해 주는 NMOS 트랜지스터로 구성된 캐패시터(MN3)와, 클럭 신호(CLK4)가 인가될 때 상기 노드(N6)의 전위를 2Vdd로 부트스트랩핑해 주는 NMOS 트랜지스터로 구성된 캐패시터(MN4)로 구성된다.
상기 컨트롤 펄스 발생부(36)는 클럭 신호(CLK3)가 'Vdd'로 인가되고 클럭 신호(CLK4)가 인가되지 않을 경우 상기 노드(N5)의 전위는 '2Vdd' 전위레벨을 갖고, 상기 노드(N6)의 전위는 'Vdd' 전위레벨을 갖게 된다.
상기 컨트롤 펄스 발생부(38)는 상기 노드(N5)의 전위에 의해 상기 노드(N4)로 전달된 Vpp + Vdd 전위를 노드(N7)로 전달하여 상기 전달 트랜지스터(MN18)의 동작을 제어하는 PMOS 트랜지스터(MP2)와, 상기 노드(N5)의 전위에 의해 전원전압(Vdd)을 상기 노드(N7)로 전달하여 상기 전달 트랜지스터(MN8)의 동작을 제어하는 NMOS 트랜지스터(MN17)로 구성된다.
결론적으로, 클럭 신호(CLK1)과 클럭 신호(CLK4)가 'Vdd'이고 클럭 신호(CLK2)와 클럭 신호(CLK3)가 '0'일 때, 노드(N1)와 노드(N7)는 각각 'Vpp'와 'Vpp + Vdd'로 차지(charge)된다. 그래서 노드(N1)에 저장된 포지티브 전하는 NMOS 트랜지스터(MN18)를 통하여 Vpp 전위 노드로 전송된다. 이때, 전하 펌핑 동작이 계속되는 한 Vpp 전위 노드는 2Vdd를 향하여 계속 증가하게 된다.
그런데, 이와같이 구성된 종래의 고전위 발생 장치는 다음과 같은 문제점이 있었다.
먼저, P형 기판에 대한 전달 트랜지스터(MN18)의 최대 게이트 포텐셜이 3Vdd 만큼 큰 'Vpp + 2Vdd' 이기 때문에 게이트 옥사이드와 접합 브레이크다운의 신뢰성이 저하되는 문제점이 있었다.
또한, Vpp 전하 펌프 회로의 최소 동작 전압(Vdd)이 1.5 Vth으로 상대적으로 높았다. 만약, 공급 전압(Vdd)이 'VTN.MN15+ VTN.MN16' 보다 작다면, 노드(N4)의 부트스트랩핑 전압은 'Vpp + 2Vdd - (VTN.MN15+ VTN.MN16)'이고, 이 전압은 NMOS 트랜지스터(MN18)이 턴-온되기 위해서는 'Vpp + VTN.MN18' 보다 커야한다. 그렇지 않으면NMOS 트랜지스터(MN18)는 약반전(weak inversion)이나 차단(cut-off) 영역에 있고 펌핑 신뢰성은 떨어지게 된다. 그러므로, 공급 전압(Vdd)은 위에서 언급한 조건을 만족시키기 위해 0.5(VTN.MN15+ VTN.MN16+ VTN.MN18) 보다 커야 한다.
또한, 종래의 방식에서 파워-업 프리차징 회로부(40)에서 파워온(/PWRON) 신호가 전원전압(Vdd)인 동안 다이오드를 사용하여 Vpp 노드를 'Vdd - Vtn'으로 프리차지한다. 그래서 파워-온 후 'Vdd - Vtn'에서 Vpp로 펌핑해야 하므로 Vpp가 세팅되는 시간이 긴 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 제어 펄스 발생기에서 문턱전압 손실을 제거하여 최소 공급 전압이 문턱전압까지 동작할 수 있고, 최대 게이트 포텐셜을 공급전압의 2배로 줄여 게이트 산화막과 접합 다이오드의 브레이크다운에 관련된 신뢰성 문제를 해결하고, 또한 파워-온 이후 고전위(Vpp) 노드를 '전원전압(Vdd) - 문턱전압(Vtn)'으로 프리차지하던 것을 전원전압(Vdd)으로 프리차지시킴으로서 파워-온 이후 고전위가 세팅되는 시간을 줄인 고전위 발생 장치를 제공하는데 그 목적이 있다.
도 1은 일반적인 고전위 발생 장치의 블럭 구성도
도 2는 종래의 Vpp 전하 펌프 회로도
도 3은 종래의 Vpp 전하 펌프 회로의 각 노드 전압 테이블도
도 4는 종래의 Vpp 전하 펌프 회로의 동작 타이밍도
도 5은 본 발명에 의한 Vpp 전하 펌프 회로도
도 6은 본 발명의 Vpp 전하 펌프 회로의 각 노드 전압 테이블도
도 7은 본 발명의 Vpp 전하 펌프 회로의 동작 타이밍도
도 8은 본 발명에 의한 파워-온 프리차징 회로도
도 9은 부하 전류가 없는 경우 종래의 방법과 본 발명의 Vpp 전하 펌프 회로에 대한 Vpp 레벨의 시뮬레이션도
도 10은 전원전압이 1.5V 에서 시뮬레이션된 Vpp 전하 펌핑 전류에 대한 시뮬레이션도
* 도면의 주요부분에 대한 부호의 설명 *
10 : Vpp 레벨 검출부 20 : 링 오실레이터부
30 ; Vpp 전하 펌프부 40 : 파워-온 프리차징 회로부
32 : 전하 펌프 회로부 34, 36, 38 : 컨트롤 펄스 발생부
130 : 프리차지 컨트롤 회로부
상기 목적을 달성하기 위하여, 본 발명에 의한 고전위 발생 장치는,
제1 클럭 신호 및 제 2 클럭 신호에 의해 제1 및 제2 부트스트랩핑 노드를 각각 전원전압으로 프리차지 해주는 프리차지 컨트롤 수단과,
상기 제1 및 제2 부트스트랩핑 노드의 전위레벨에 의해 제3 및 제4 부트스트랩핑 노드를 각각 전원전압으로 프리차지 해주는 제1 및 제2 프리차징 수단과,
상기 제1 및 제2 클럭 신호를 각각 입력으로하여 상기 제1 및 제2 부트스트랩핑 노드를 각각 승압 전압으로 부트스트랩핑 시켜주는 제1 및 제2 전하펌핑수단과,
상기 제3 및 제4 부트스트랩핑 노드를 제3 및 제4 클럭 신호에 의해 각각 승압 전압으로 부트스트랩핑 시켜주는 제3 및 제4 전하펌핑수단과,
상기 제4 부트스트랩핑 노드의 전위레벨에 의해 상기 제3 부트스트랩핑 노드의 전위를 고전위 전달라인으로 스위칭하는 제1 전달 수단과,
상기 제3 부트스트랩핑 노드의 전위레벨에 의해 상기 제4 부트스트랩핑 노드의 전위를 고전위 전달라인으로 스위칭하는 제2 전달 수단으로 이루어진 고전위 펌핑 회로를 포함하여 구성된 것을 특징으로 한다.
여기서, 상기 제1 클럭 신호와 제4 클럭 신호는 서로 위상이 동일하고, 상기 제2 클럭 신호와 제3 클럭 신호는 서로 위상이 동일한 것을 특징으로 한다.
그리고, 상기 프리차지 컨트롤 수단은, 상기 제1 클럭 신호가 '로직하이'일때 상기 제2 부트스트랩 노드로 전원전압을 공급하고, 상기 제2 클럭 신호가 '로직하이'일때 상기 제1 부트스트랩 노드로 전원전압을 공급하도록 구성된 것을 특징으로 한다.
그리고, 상기 제1 및 제2 프리차징 수단은 NMOS 트랜지스터로 구성된 것을 특징으로 한다.
그리고, 상기 승압 전압은 전원전압보다 2배의 전위레벨을 갖는 것을 특징으로 한다.
그리고, 상기 제1 내지 제 4 전하펌핑수단은 캐패시터인 것을 특징으로 한다.
그리고, 상기 캐패서터는 모스 트랜지스터인 것을 특징으로 한다.
그리고, 상기 모스 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 한다.
그리고, 상기 제1 및 제2 전달 수단은 모스 트랜지스터인 것을 특징으로 한다.
그리고, 상기 모스 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 한다.
또한, 본 발명의 고전위 발생 장치는 파워-온 기간 동안에는 고전위 라인을 전원전압으로 프리차지시키고, 파워-온 기간 이후에는 고전위 라인을 전원전압 라인과 분리시키도록 구성된 파워-온 프리차징 수단을 추가로 구비한 것을 특징으로 한다.
여기서, 상기 파워-온 프리차징 수단은, 상기 파워-온 프리차징 회로는 파워-온 기간에서 '로직하이'를 갖는 파워-온 신호에 의해 제1 노드의 전위를 접지전압으로 만드는 NMOS 트랜지스터와, 상기 제1 노드가 '로직로우' 레벨을 가질 때 상기 고전위 라인으로 전원전압을 공급하는 PMOS 트랜지스터와, 상기 파워-온 기간 이후에 '로직로우'를 갖는 파워-온 신호에 의해 상기 고전위 라인과 상기 제1 노드 사이에 연결을 끊어주는 PMOS 트랜지스터로 구성된 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한부호를 사용하고 그 반복적인 설명은 생략한다.
도 5은 본 발명에 의한 Vpp 전하 펌프 회로도로서, 클럭 신호(CLK13, CLK14)가 'Vdd' 일때 제1 및 제2 부트스트랩핑 노드(N11, N12)를 각각 전원전압(Vdd)으로 프리차지 해 주는 프리차지 컨트롤 회로부(130)와, 상기 제1 및 제2 부트스트랩핑 노드(N11, N12)의 전위레벨에 의해 제3 및 제4 부트스트랩핑 노드(N15, N16)를 각각 전원전압(Vdd)으로 프리차지 해 주는 2개의 프리차징 트랜지스터(MN25 및 MN26)와, 클럭 신호(CLK13 및 CLK14)를 각각 입력으로 하여 상기 제1 및 제2 부트스트랩핑 노드(N11, N12)를 '2Vdd'로 부트스트랩핑 시켜 주는 NMOS 트랜지스터로 구성된 전하 펌핑 캐패시터(MN23, MN24)와, 클럭 신호(CLK11 및 CLK12)를 각각 입력으로 하여 상기 제3 및 제4 부트스트랩핑 노드(N15, N16)를 '2Vdd'로 부트스트랩핑 시켜 주는 NMOS 트랜지스터로 구성된 전하 펌핑 캐패시터(MN21, MN22)와, 상기 제4 부트스트랩핑 노드(N16)의 전위레벨에 의해 상기 제3 부트스트랩핑 노드(N15)의 전위를 Vpp 전위 노드로 전달하는 전달 트랜지스터(MP11)와, 상기 제3 부트스트랩핑 노드(N15)의 전위레벨에 의해 상기 제4 부트스트랩핑 노드(N16)의 전위를 Vpp 전위 노드로 전달하는 전달 트랜지스터(MP12)로 구성된다.
상기 프리차지 컨트롤 회로부(130)는 클럭 신호(CLK13)가 '로우' 레벨을 가질 때 상기 부트스트랩핑 노드(N12)의 전위를 노드(N13)로 전달하는 PMOS 트랜지스터(MP15)와, 상기 클럭 신호(CLK13)가 '하이' 레벨을 가질때 상기 노드(N13)의 전위를 접지전위(Vss)로 만드는 NMOS 트랜지스터(MN27)와, 클럭 신호(CLK14)가 '로우' 레벨을 가질 때 상기 부트스트랩핑 노드(N11)의 전위를 노드(N14)로 전달하는 PMOS 트랜지스터(MP16)와, 상기 클럭 신호(CLK14)가 '하이' 레벨을 가질때 상기 노드(N14)의 전위를 접지전위(Vss)로 만드는 NMOS 트랜지스터(MN28)로 구성된다.
여기서, 클럭 신호(CLK11과 CLK14)는 논-오버랩핑(non-overlapping) 신호를 제외하고는 기본적으로 같은 위상(phase)이다. 그리고, 클럭 신호(CLK12와 CLK13)는 기본적으로 같은 위상이다.
상기 구성에 의한 본 발명의 Vpp 전하 펌프 회로의 각 노드 전압 테이블을 도 6에 나타내었고, 각 노드의 동작 타이밍을 도 7에 도시하였다.
상기 부트스트랩 노드(N11, N12)의 대기 상태 전압은 프리차징 컨트롤 회로부(130)로 인해 전원전압(Vdd)와 2Vdd 사이에 스윙(swing)한다.
그러므로, 본 발명에서 제안한 2 위상 Vpp 전하 펌프 회로에 대해서 P 형 기판에 대한 전달 트랜지스터(MN25, MN26)의 가장 높은 게이트 포텐셜은 2Vdd인 반면, 종래의 방식은 'Vpp + Vdd(> 2Vdd)이다.
도 7에서, t5로 언급한 시간 동안 클럭 신호(CLK11, CLK12, CLK13, CLK14)는 각각 Vdd, 0, 0 및 Vdd이다. 그래서 노드(N11과 N12)의 전압은 각각 Vdd와 2Vdd이므로, NMOS 트랜지스터(MN26)는 노드(N16)의 전압을 Vdd로 프리차지하고, NMOS 트랜지스터(MN25)는 턴-오프된다. 그러므로, 노드(N15와 N16)의 전압은 각각 Vpp와 Vdd이고, 노드(N15)의 포지티브 펌핑 전하는 PMOS 트랜지스터(MP11)를 통하여 Vpp 노드로 전달된다.
도 7에서, t1으로 언급한 시간 동안 노드(N16)의 포지티브 펌핑 전하는 PMOS 트랜지스터(MP12)를 통하여 Vpp 노드로 전달된다. 그러므로, 전하 펌핑은 도 7에서 보는 바와 같이 한 사이클에서 2번 일어난다(2 위상 전하 펌핑).
전하 펄프 회로의 적절한 동작을 위하여 NMOS 트랜지스터(MN25)는 그것의 게이트 포텐셜(N11)이 2Vdd일 때 턴-온되어져야 한다. NMOS 트랜지스터(MN25)의 소스 포텐셜은 Vdd이기 때문에 NMOS 트랜지스터(MN25)의 게이트와 소스 간의 포텐셜(Vdd)은 NMOS 트랜지스터(MN25)가 턴온되기 위해 문턱전압(Vtn)보다 커야 한다. 그러므로, 본 발명의 2 위상 Vpp 전하 펌프 회로는 전원전압(Vdd)이 문턱전압(Vtn)보다 커야 하는 반면 종래의 방식은 1.5Vtn이다.
도 8은 본 발명에 의한 파워-온 프리차징 회로도로서, 파워-온(power-on) 기간 동안에는 Vpp 라인을 전원전압(Vdd)으로 프리차지 시키고, 파워-온 기간 이후에는 Vpp 라인을 전원전압(Vdd) 라인과 분리시키도록 구성되어 있다.
상기 파워-온 프리차징 회로는 파워-온 기간에서 '로직하이'를 갖는 파워-온 신호(/PWRON)에 의해 노드(N17)의 전위를 접지전압(Vss)으로 만드는 NMOS 트랜지스터(MN31)와, 상기 노드(N17)가 '로직로우' 레벨을 가질 때 Vpp 전위 라인으로 전원전압(Vdd)을 공급하는 PMOS 트랜지스터(MP31)와, 상기 파워-온 기간 이후에 '로직로우'를 갖는 파워-온 신호(/PWRON)에 의해 상기 Vpp 라인과 상기 노드(N17) 사이에 접속을 끊어주는 PMOS 트랜지스터(MP32)로 구성된다.
파워-온 기간 동안 파워-온 프리차징 회로부(40)는 Vpp 전위 노드를 Vdd로 프리차지하고 파워-온 신호(/PWRON)는 Vdd를 유지한다. 그래서 PMOS트랜지스터(MP32)은 턴-오프되고 NMOS 트랜지스터(MN31)와 PMOS 트랜지스터(MP31)은 파워-온된다. 그러므로, PMOS 트랜지스터(MP31)는 턴-온 기간동안 Vpp 노드를 Vdd로 프리차지한다. 파워-온 기간 이후 파워-온 신호(/PWRON) 전압이 Vdd로부터 0(zero)로 디스차지(dischage)되었을 때, NMOS 트랜지스터(MN31)는 턴-오프되고 PMOS 트랜지스터(MP32)는 턴-온되어 PMOS 트랜지스터(MP31)를 턴-오프시킨다. 그래서 Vpp 노드는 Vdd로부터 분리되고 Vpp 노드 전압은 Vpp 전하 펌프부(도 1의 30)에 의해 Vdd 이상의 목표값으로 증가하기 시작한다.
도 9은 부하 전류가 없는 경우 종래의 방법(b)과 본 발명(a)의 Vpp 전하 펌프 회로에 대한 Vpp 레벨의 시뮬레이션을 나타낸 것으로, 종래의 방법(b)에서 펌핑 능률은 1.5V 이하에서 떨어진다. 하지만, 본 발명의 Vpp 전하 펌프 회로부(30)는 컨트롤 펄스 발생기의 문턱 전압 손실을 제거하므로 Vdd가 0.8V까지 동작한다.
도 10은 전원전압이 1.5V 에서 시뮬레이션된 Vpp 전하 펌핑 전류에 대한 시뮬레이션을 나타낸 것으로, 본 발명에 의한 2 위상 Vpp 전하 펌프 회로(a)는 종래의 방법(b)보다 더 큰 펌핑 능률을 가지고 있음을 알수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 고전위 발생 장치에 의하면, 제어 펄스 발생기에서 문턱 전압 손실을 제거하여 최소 공급 전압이 문턱전압(Vth)까지 동작할 수 있고, 최대 게이트 포텐셜을 공급전압의 2배로 줄여 게이트 산화막과접합 다이오드의 브레이크다운에 관련된 신뢰성 문제를 해결하고, 또한 파워-온 이후 고전위(Vpp) 노드를 '전원전압(Vdd) - 문턱전압(Vtn)'으로 프리차지하던 것을 전원전압(Vdd)으로 프리차지시킴으로서 파워-온 이후 고전위가 세팅되는 시간을 줄일 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (12)

  1. 고전위 발생 장치에 있어서,
    제1 클럭 신호 및 제 2 클럭 신호에 의해 제1 및 제2 부트스트랩핑 노드를 각각 전원전압으로 프리차지 해주는 프리차지 컨트롤 수단과,
    상기 제1 및 제2 부트스트랩핑 노드의 전위레벨에 의해 제3 및 제4 부트스트랩핑 노드를 각각 전원전압으로 프리차지 해주는 제1 및 제2 프리차징 수단과,
    상기 제1 및 제2 클럭 신호를 각각 입력으로하여 상기 제1 및 제2 부트스트랩핑 노드를 각각 승압 전압으로 부트스트랩핑 시켜주는 제1 및 제2 전하펌핑수단과,
    상기 제3 및 제4 부트스트랩핑 노드를 제3 및 제4 클럭 신호에 의해 각각 승압 전압으로 부트스트랩핑 시켜주는 제3 및 제4 전하펌핑수단과,
    상기 제4 부트스트랩핑 노드의 전위레벨에 의해 상기 제3 부트스트랩핑 노드의 전위를 고전위 전달라인으로 스위칭하는 제1 전달 수단과,
    상기 제3 부트스트랩핑 노드의 전위레벨에 의해 상기 제4 부트스트랩핑 노드의 전위를 고전위 전달라인으로 스위칭하는 제2 전달 수단으로 이루어진 고전위 펌핑 회로를 포함하여 구성된 것을 특징으로 하는 고전위 발생 장치.
  2. 제 1 항에 있어서,
    상기 제1 클럭 신호와 제4 클럭 신호는 서로 위상이 동일하고,
    상기 제2 클럭 신호와 제3 클럭 신호는 서로 위상이 동일한 것을 특징으로 하는 고전위 발생 장치.
  3. 제 1 항에 있어서,
    상기 프리차지 컨트롤 수단은,
    상기 제1 클럭 신호가 '로직하이'일때 상기 제2 부트스트랩 노드로 전원전압을 공급하고,
    상기 제2 클럭 신호가 '로직하이'일때 상기 제1 부트스트랩 노드로 전원전압을 공급하도록 구성된 것을 특징으로 하는 고전위 발생 장치.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 프리차징 수단은 NMOS 트랜지스터로 구성된 것을 특징으로 하는 고전위 발생 장치.
  5. 제 1 항에 있어서,
    상기 승압 전압은 전원전압보다 2배의 전위레벨을 갖는 것을 특징으로 하는 고전위 발생 장치.
  6. 제 1 항에 있어서,
    상기 제1 내지 제 4 전하펌핑수단은 캐패시터인 것을 특징으로 하는 고전위발생 장치.
  7. 제 6 항에 있어서,
    상기 캐패서터는 모스 트랜지스터인 것을 특징으로 하는 고전위 발생 장치.
  8. 제 7 항에 있어서,
    상기 모스 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 고전위 발생 장치.
  9. 제 1 항에 있어서,
    상기 제1 및 제2 전달 수단은 모스 트랜지스터인 것을 특징으로 하는 고전위 발생 장치.
  10. 제 9 항에 있어서,
    상기 모스 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 고전위 발생 장치.
  11. 제 1 항에 있어서,
    파워-온 기간 동안에는 고전위 라인을 전원전압으로 프리차지시키고,
    파워-온 기간 이후에는 고전위 라인을 전원전압 라인과 분리시키도록 구성된파워-온 프리차징 수단을 추가로 구비한 것을 특징으로 하는 고전위 발생 장치.
  12. 제 11 항에 있어서,
    상기 파워-온 프리차징 수단은,
    상기 파워-온 프리차징 회로는 파워-온 기간에서 '로직하이'를 갖는 파워-온 신호에 의해 제1 노드의 전위를 접지전압으로 만드는 NMOS 트랜지스터와,
    상기 제1 노드가 '로직로우' 레벨을 가질 때 상기 고전위 라인으로 전원전압을 공급하는 PMOS 트랜지스터와,
    상기 파워-온 기간 이후에 '로직로우'를 갖는 파워-온 신호에 의해 상기 고전위 라인과 상기 제1 노드 사이에 연결을 끊어주는 PMOS 트랜지스터로 구성된 것을 특징으로 하는 고전위 발생 장치.
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