JP2001202783A - 高電圧チャージポンプ回路および高電圧発生器 - Google Patents

高電圧チャージポンプ回路および高電圧発生器

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JP2001202783A
JP2001202783A JP2000368730A JP2000368730A JP2001202783A JP 2001202783 A JP2001202783 A JP 2001202783A JP 2000368730 A JP2000368730 A JP 2000368730A JP 2000368730 A JP2000368730 A JP 2000368730A JP 2001202783 A JP2001202783 A JP 2001202783A
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gate
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Kojun Boku
鴻 ▲ジュン▼ 朴
Eihi Kin
榮 ▲ヒ▼ 金
Eisei Kan
永 性 韓
Kiho Gu
岐 峰 具
Byonshu Kyo
▲ビョン▼ 周 姜
Keien Kin
京 垣 金
Shotai Boku
鍾 泰 朴
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Abstract

(57)【要約】 【課題】 半導体メモリ素子に用いられる、ゲート酸化
膜及び接合部のブレークダウンと関連する信頼性を向上
させることができる高電圧発生器およびその主要な構成
部である高電圧チャージポンプ回路を提供する。 【解決手段】 本発明の高電圧発生器は、高電圧信号の
電圧レベルを感知して、高電圧信号の電圧レベルが所定
の目標値に到達した際に、高電圧イネーブル信号を生成
させるレベル感知手段と、高電圧イネーブル信号に応答
して、第1ないし第4クロックを含む多数のクロックを生
成させる発振手段と、クロック信号に応答して、外部電
圧信号の電圧レベルを上昇させ、高電圧ノードに高電圧
信号を生成させる高電圧チャージポンプ手段と、制御信
号に応答して、高電圧ノードを所定レベルに初期化する
ためのパワーオンプリチャージ手段とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、半導体メモリ装置
に用いられる高電圧発生器と高電圧チャージポンプ回路
に関する。さらに詳しくは、しきい電圧の損失を補償す
るための高電圧信号を生成させる高電圧発生器およびそ
の主要部を構成する高電圧チャージポンプ回路に関す
る。
【０００２】
【従来の技術】一般に、半導体メモリ素子においては、
MOS(metal oxide semiconductor)トランジスタのしきい
電圧による電圧損失を補償するために、高電圧発生器が
用いられる。高電圧発生器は、外部電源信号より電圧レ
ベルの高い高電圧信号を提供する半導体装置である。高
電圧信号は、しきい電圧損失を補償することができるた
め、高電圧発生器はワードライン駆動回路、データ出力
バッファ回路等に用いられる。
【０００３】図1は、従来の高電圧発生器を示す図面で
あり、図2は、図1に示した従来の高電圧発生器における
時間と電圧レベルとの関係を示すタイミング図である。
図1に示されているように、従来の高電圧発生器100は、
レベル感知部110、発振部130及び高電圧チャージポンプ
部150からなる。レベル感知部110は、高電圧信号VPPを
感知して高電圧信号VPPの電圧レベルが所定の目標値に
到達すれば、高電圧イネーブル信号PPENを生成する。発
振部130は、前記高電圧イネーブル信号PPENに応答し
て、発振信号OSCを生成する。
【０００４】高電圧チャージポンプ部150は、発振信号O
SCに応答してポンピング動作をして、外部電圧信号VEXT
の電圧レベルを上昇させることによって、高電圧信号VP
Pを生成させる。ここで、高電圧信号VPPは、レベル感知
部110にフィードバックされる。
【０００５】この場合、高電圧チャージポンプ部150
は、一般的に多数のクロスカップルされたNMOSトランジ
スタ及び、(VPP+VDD)に相当する電圧レベルを伝達する
伝達トランジスタからなる。ここで、VDDは、パルス発
生器100に印加される電源電圧である。しかし、伝達ト
ランジスタの最大ゲート電圧が、ほぼ(VPP+VDD)に相当
する電源電圧の3倍(3VDD)に達するため、ゲート酸化膜
及び接合部のブレークダウン(junction breakdown)と関
連した信頼性が悪化するという問題点がある。
【０００６】
【発明が解決しようとする課題】本発明は、上記の問題
点を解決するために案出されたもので、高電圧チャージ
ポンプ部の最高ゲート電圧を電源電圧の2倍(2VDD)に低
減させることによってゲート酸化膜及び接合部のブレー
クダウンと関連した信頼性を向上させることができる高
電圧発生器およびその主要部を構成する高電圧チャージ
ポンプ回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体メモリ素
子に用いられる高電圧チャージポンプ回路は、第1及び
第2クロックに応答して、第1及び第2ノードを電源電圧
レベルに各々プリチャージするためのプリチャージ制御
手段と、前記第1及び第2ノードの電圧レベルに応答し
て、第3及び第4ノードを各々電源電圧にプリチャージす
るためのプリチャージ手段と、前記第1及び第2クロック
に応答して、前記第1及び第2ノードを各々電源電圧の2
倍にブートストラップするための第1チャージポンプ手
段と、第3及び第4クロックに応答して、前記第3及び第4
ノードを各々電源電圧の2倍にブートストラップするた
めの第2チャージポンプ手段と、前記第4及び第3ノード
の電圧レベルに応答して、各々第3及び第4ノードの電圧
レベルを外部に伝達するための伝達手段とを含むことを
特徴とする。
【０００８】また、半導体メモリ素子に用いられる高電
圧信号を提供するための本発明の高電圧発生器は、高電
圧信号の電圧レベルを感知して、前記高電圧信号の電圧
レベルが所定の目標値に到達した際に、高電圧イネーブ
ル信号を生成させるレベル感知手段と、前記高電圧イネ
ーブル信号に応答して、第1ないし第4クロックを含む多
数のクロックを生成させる発振手段と、前記クロック信
号に応答して、外部電圧信号の電圧レベルを上昇させ、
高電圧ノードに前記高電圧信号を生成させる高電圧チャ
ージポンプ手段と、制御信号に応答して、前記高電圧ノ
ードを所定レベルに初期化するためのパワーオンプリチ
ャージ手段とを含むことを特徴とする。
【０００９】
【発明の実施の形態】以下、本発明が属する技術分野に
おける通常の知識を有するものが、本発明の技術を容易
に実施できるように、本発明の好ましい実施の形態につ
いて、添付した図面を参照し詳細に説明する。
【００１０】図3は、本発明に係る高電圧発生器を示す
図面である。図3に示されているように、本発明に係る
高電圧発生器300は、レベル感知部310、発振部320、高
電圧チャージポンプ部330及びパワーオンプリチャージ
部340とからなる。レベル感知部310は、高電圧信号VPP
の電圧レベルを感知して、高電圧信号VPPの電圧レベル
が所定の目標値に到達した際に、高電圧イネーブル信号
PPENを生成させる。発振部320は、高電圧イネーブル信
号PPENに応答して、発振信号OSCを周期的に生成する。
ここで、発振信号OSCは第1ないし第4クロックを含む。
【００１１】高電圧チャージポンプ部330は、発振信号O
SCに応答して、ポンピング動作を行い、外部電圧信号VE
XTの電圧レベルを上昇させて、高電圧ノードNPを介して
高電圧信号VPPを生成する。高電圧信号VPPは、レベル感
知部310にフィードバックされる。
【００１２】パワーオンプリチャージ部340は、高電圧
発生器300に印加される電圧がオンされる時活性化され
るパワーオン信号/PWRON(制御信号ともいう)に応答し
て、高電圧ノードNPを所定の電圧レベルに初期化する。
すなわち、高電圧チャージポンプ部330がポンピング動
作を行う前に、高電圧ノードNPを(VEXT-VTH)に相当する
電圧に初期化する。ここで、VTHは高電圧チャージポン
プ部330を構成するNMOSトランジスタのしきい電圧であ
る。
【００１３】図4は、図3に示した高電圧チャージポンプ
部330を示す回路図である。図4に示されているように、
高電圧チャージポンプ部330は、プリチャージ制御ブロ
ック410、プリチャージブロック420、第1チャージポン
プブロック430、第2チャージポンプブロック440及び伝
達ブロック450からなる。プリチャージ制御ブロック410
は、第1及び第2クロックCLK41、CLK42が電源電圧レベル
VDDである時、第1及び第2ブートストラップノード(boot
strapping node)N41、N42を電源電圧レベルVDDにプリチ
ャージする。
【００１４】第1チャージポンプブロック430は、第1及
び第2クロックCLK41、CLK42に応答して、第1及び第2ブ
ートストラップノードN41、N42を各々電源電圧の2倍(2V
DD)にブートストラップする。第2チャージポンプブロッ
ク440は、第3及び第4クロックCLK43、CLK44に応答し
て、第3及び第4ブートストラップノードN43、N44を各々
電源電圧の2倍(2VDD)にブートストラップする。
【００１５】伝達ブロック450は、第4及び第3ブートス
トラップノードN44、N43の電圧レベルに応答して、各々
第3及び第4ブートストラップノードN43、N44の電圧レベ
ルを高電圧ノードNPに伝達する。
【００１６】プリチャージ制御ブロック410は、ソース
が電圧電圧端VDDeに連結され、ゲートが第5ブートスト
ラップノードN45に連結されたPMOSトランジスタMP43
と、ソースがPMOSトランジスタMP43のドレインに連結さ
れ、ドレインが第5ブートストラップノードN45に連結さ
れ、ゲートに第1クロックCLK41が入力されるPMOSトラン
ジスタMP45と、ドレインがPMOSトランジスタMP45のドレ
インに連結され、ソースが電源接地端GNDに連結され、
ゲートに第1クロックCLK41が入力されるNMOSトランジス
タMN47と、ソースが電源電圧端VDDeに連結され、ゲート
が第6ブートストラップノードN46に連結されたPMOSトラ
ンジスタMP44と、ソースがPMOSトランジスタMP44のドレ
インに連結され、ドレインが第6ブートストラップノー
ドN46に連結され、ゲートに第2クロックCLK42が入力さ
れるPMOSトランジスタMP46と、ドレインがPMOSトランジ
スタMP46のドレインに連結され、ソースが電源接地端GN
Dに連結され、ゲートに第2クロックCLK42が入力されるN
MOSトランジスタMN48とからなる。
【００１７】プリチャージ制御ブロック410で、第1クロ
ックCLK41がローレベルの場合は、PMOSトランジスタMP4
5は、第2ブートストラップノードN42の電圧レベルを第5
ブートストラップノードN45に伝達し、第1クロックCLK4
1がハイレベルの場合は、第5ブートストラップノードN4
5の電圧は、NMOSトランジスタMN47を介して電源接地レ
ベルとなる。同様に、第2クロックCLK42がローレベルの
場合は、PMOSトランジスタMP46は、第1ブートストラッ
プノードN41の電圧レベルを第6ブートストラップノード
N46に伝達し、第2クロックCLK42がハイレベルの場合
は、第6ブートストラップノードN46の電圧は、NMOSトラ
ンジスタMN48を介して電源接地レベルとなる。
【００１８】プリチャージブロック420は、電源電圧端V
DDeと第3ブートストラップノードN43との間に連結さ
れ、ゲートに第1ブートストラップノードN41の電圧レベ
ルが入力されるNMOSトランジスタMN45と、電源電圧端VD
Deと第4ブートストラップノードN44との間に連結され、
ゲートに第2ブートストラップノードN42の電圧レベルが
入力されるNMOSトランジスタMN46とからなる。
【００１９】第1チャージポンプブロック430は、ドレイ
ン及びソースに第1クロックCLK41が入力され、ゲートが
前記第1ノードN41に連結されたNMOSトランジスタMN41
と、ドレイン及びソースに第2クロックCLK42が入力さ
れ、ゲートが第2ノードN42に連結されたNMOSトランジス
タMN42とからなり、第2チャージポンプブロック440は、
ドレイン及びソースに第3クロックCLK43が入力され、ゲ
ートが第3ノードN43に連結されたNMOSトランジスタN43
と、ドレイン及びソースに第4クロックCLK44が入力さ
れ、ゲートが第4ノードN44に連結されたNMOSトランジス
タMN44とからなる。
【００２０】伝達ブロック450は、第3ブートストラップ
ノードN43と高電圧ノードNPとの間に連結され、ゲート
に第4ブートストラップノードN44の電圧レベルが入力さ
れるPMOSトランジスタMP41と、第4ブートストラップノ
ードN44と高電圧ノードNPとの間に連結され、ゲートに
第3ブートストラップノードN43の電圧レベルが入力され
るPMOSトランジスタMP42とからなる。ここで、第2クロ
ックCLK42と第3クロックCLK43とは非オーバラッピング
時間(non-overlapping time)を除いて同じ位相を有し、
第1クロックCLK41と第4クロックCLK44とは同じ位相を有
する。
【００２１】表1は、図4に示した高電圧チャージポンプ
部330の各ブートストラップノードN41ないしN46の電圧
レベルを示す表である。図5は、図4に示されている各ブ
ートストラップノードN41ないしN46における時間と電圧
との関係を示すタイミング図である。
【００２２】
【表1】
【００２３】表1及び図5に示されているように、第1及
び第2ブートストラップノードN41、N42の待機状態(t1〜
t4)の電圧は、プリチャージ制御ブロック410によってVD
Dから電源電圧の2倍(2VDD)までの範囲でスイングする。
したがって、従来の場合は、NMOSトランジスタの最高ゲ
ート電圧が(VPP+2VDD)であるのに対し、本発明では、NM
OSトランジスタの最高ゲート電圧が基板に対して電源電
圧の2倍(2VDD)に抑えられている。
【００２４】図5に示されているt1区間で、第4ブートス
トラップノードN44のポジティブポンピングチャージ
が、PMOSトランジスタMP32を介して高電圧ノードNPに伝
達される。
【００２５】また、t5区間における第1ないし第4クロッ
クCLK41、CLK42、CLK43、CLK44の電圧レベルは、各々0
(V)、VDD、VDD、0(V)である。第1及び第2ブートストラ
ップノードN41、N42の電圧レベルが各々VDD、2VDD(電源
電圧の2倍)であるので、第4ブートストラップノードN44
は、NMOSトランジスタMN46を介してVDDにプリチャージ
され、NMOSトランジスタMN45はターンオフされる。
【００２６】結局、第3及び第4ブートストラップノード
N43、N44の電圧レベルは、各々VPP、VDDとなり、第3ブ
ートストラップノードN43のポジティブポンピングチャ
ージが、PMOSトランジスタMP41を介して高電圧ノードNP
に完全に伝送される。したがって、一サイクルにチャー
ジポンピングが２回起こり、これを2位相チャージポン
ピング(two-phase charge pumping)という。
【００２７】高電圧チャージポンプ部330の適切な動作
を得るために、NMOSトランジスタMN45は、自分のゲート
に印加される電圧が電源電圧の2倍(2VDD)である時、タ
ーンオンされる必要がある。NMSOトランジスタMN45のソ
ースに印加される電圧がVDDであるので、ゲートとソー
スとの間の電圧は、NMOSトランジスタMN45のしきい電圧
より高いことが必要である。
【００２８】図6は、図3に示したパワーオンプリチャー
ジ部340の回路図である。図6に示されているように、パ
ワーオンプリチャージ部340は、ソースが前記高電圧ノ
ードNPに連結され、ゲートにパワーオン信号/PWRONが入
力されるPMOSトランジスタMP72と、ドレインがPMOSトラ
ンジスタMP72のドレインに連結され、ソースが電源接地
端に連結され、ゲートにパワーオン信号/PWRONが入力さ
れるNMOSトランジスタMN71と、電源電圧端と高電圧ノー
ドNPとの間に連結され、ゲートがNMOSトランジスタMN71
のドレインに連結されたPMOSトランジスタMP71とからな
る。
【００２９】パワーオンの間、すなわちパワーオン信号
/PWRONが電源電圧VDDのレベルである時、PMOSトランジ
スタMP72はターンオフされ、NMOSトランジスタMN71及び
PMOSトランジスタMP71はターンオンされる。結局、パワ
ーオンプリチャージ部340は、高電圧ノードNPを電源電
圧VDDにプリチャージする。
【００３０】次いで、パワーオン信号/PWRONが0(V)に変
われば、NMOSトランジスタMN71はターンオフされる。ま
た、PMOSトランジスタMP72はターンオンされ、PMOSトラ
ンジスタMP71はターンオフされる。結局、高電圧ノード
NPは、高電圧チャージポンプ部330により目標値に向け
て上昇する。
【００３１】本発明の高電圧チャージポンプ回路および
高電圧発生器は、上記の好ましい実施の形態によって具
体的に説明されたが、上記の実施の形態はその説明のた
めのものであって、その制限のためのものではない。ま
た、本発明の技術分野における通常の知識を有する者で
あれば、請求項に規定された本発明の技術的範囲内で、
種々の実施の形態を想到することが可能である。
【００３２】
【発明の効果】上記のように、本発明に係る高電圧チャ
ージポンプ回路を用いた本発明の高電圧発生器によれ
ば、高電圧チャージポンプ部の最高ゲート電圧を電源電
圧の2倍に低下させることができる。そのために、ゲー
ト酸化膜及び接合部のブレークダウンに関連する信頼性
を向上させることができる。また、電源電圧としきい電
圧との差(VDD-VTH)の代わりに、電源電圧端で高電圧ノ
ードをプリチャージさせることによって、高電圧信号の
セッティング時間を低減させることができる。
【図面の簡単な説明】
【図1】 従来の高電圧発生器の構成を示すブロック図
である。
【図2】 図1に示した従来の高電圧発生器における時間
と電圧レベルとの関係を示すタイミング図である。
【図3】 本発明に係る高電圧発生器の構成を示すブロ
ック図である。
【図4】 図3に示されている高電圧チャージポンプ部の
回路図である。
【図5】 図4に示されている各ブートストラップノード
における時間と電圧レベルの関係を示すタイミング図で
ある。
【図6】 図3に示されているパワーオンプリチャージ部
の回路図である。
【符号の説明】
310 レベル感知部 320 発振部 330 高電圧チャージポンプ部 340 パワーオンプリチャージ部 410 プリチャージ制御ブロック 420 プリチャージブロック 430、440 チャージポンプブロック 450 伝達ブロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 韓 永 性 大韓民国京畿道利川市夫鉢邑牙美里山136 −１ (72)発明者 具 岐 峰 大韓民国京畿道利川市夫鉢邑牙美里山136 −１ (72)発明者 姜 ▲ビョン▼ 周 大韓民国京畿道利川市夫鉢邑牙美里山136 −１ (72)発明者 金 京 垣 大韓民国京畿道利川市夫鉢邑牙美里山136 −１ (72)発明者 朴 鍾 泰 大韓民国京畿道利川市夫鉢邑牙美里山136 −１

Claims (19)

    【特許請求の範囲】
  1. 【請求項1】 半導体メモリ素子に用いられる高電圧チ
    ャージポンプ回路において、 第1及び第2クロックに応答して、第1及び第2ノードを電
    源電圧レベルに各々プリチャージするためのプリチャー
    ジ制御手段と、 前記第1及び第2ノードの電圧レベルに応答して、第3及
    び第4ノードを各々電源電圧にプリチャージするための
    プリチャージ手段と、 前記第1及び第2クロックに応答して、前記第1及び第2ノ
    ードを各々電源電圧の2倍にブートストラップするため
    の第1チャージポンプ手段と、 第3及び第4クロックに応答して、前記第3及び第4ノード
    を各々電源電圧の2倍にブートストラップするための第2
    チャージポンプ手段と、 前記第4及び第3ノードの電圧レベルに応答して、各々第
    3及び第4ノードの電圧レベルを外部に伝達するための伝
    達手段とを含むことを特徴とする高電圧チャージポンプ
    回路。
  2. 【請求項2】 前記第1クロックと第4クロックが、同じ
    位相を有することを特徴とする請求項1に記載の高電圧
    チャージポンプ回路。
  3. 【請求項3】 前記第2クロックと第3クロックが、同じ
    位相を有することを特徴とする請求項2に記載の高電圧
    チャージポンプ回路。
  4. 【請求項4】 前記プリチャージ制御手段は、 ソースが電源電圧端に連結され、ゲートが第5ノードに
    連結された第1PMOSトランジスタと、 ソースが前記第1PMOSトランジスタのドレインに連結さ
    れ、ドレインが前記第5ノードに連結され、ゲートに前
    記第1クロックが入力される第2PMOSトランジスタと、 ドレインが前記第2PMOSトランジスタのドレインに連結
    され、ソースが電源接地端に連結され、ゲートに前記第
    1クロックが入力される第1NMOSトランジスタと、 ソースが前記電源電圧端に連結され、ゲートが第6ノー
    ドに連結された第3PMOSトランジスタと、 ソースが前記第3PMOSトランジスタのドレインに連結さ
    れ、ドレインが前記第6ノードに連結され、ゲートに前
    記第2クロックが入力される第4PMOSトランジスタと、 ドレインが前記第4PMOSトランジスタのドレインに連結
    され、ソースが前記電源接地端に連結され、ゲートに前
    記第2クロックが入力される第2NMOSトランジスタとから
    なることを特徴とする請求項3に記載の高電圧チャージ
    ポンプ回路。
  5. 【請求項5】 前記プリチャージ手段は、 前記電源電圧端と前記第3ノードとの間に連結され、ゲ
    ートに前記第1ノードの電圧レベルが入力される第1NMOS
    トランジスタと、 前記電源電圧端と前記第4ノードとの間に連結され、ゲ
    ートに前記第2ノードの電圧レベルが入力される第2NMOS
    トランジスタとからなることを特徴とする請求項3に記
    載の高電圧チャージポンプ回路。
  6. 【請求項6】 前記第1チャージポンプ手段は、 ドレイン及びソースに前記第1クロックが入力され、ゲ
    ートが前記第1ノードに連結された第1NMOSトランジスタ
    と、 ドレイン及びソースに前記第2クロックが入力され、ゲ
    ートが第2ノードに連結された第2NMOSトランジスタとか
    らなることを特徴とする請求項3に記載の高電圧チャー
    ジポンプ回路。
  7. 【請求項7】 前記第2チャージポンプ手段は、 ドレイン及びソースに前記第3クロックが入力され、ゲ
    ートが前記第3ノードに連結された第1NMOSトランジスタ
    と、 ドレイン及びソースに前記第4クロックが入力され、ゲ
    ートが第4ノードに連結された第2NMOSトランジスタとか
    らなることを特徴とする請求項3に記載の高電圧チャー
    ジポンプ回路。
  8. 【請求項8】 前記伝達手段は、 前記第3ノードと高電圧ノードとの間に連結され、ゲー
    トに前記第4ノードの電圧レベルが入力される第1PMOSト
    ランジスタと、 前記第4ノードと前記高電圧ノードとの間に連結され、
    ゲートに前記第3ノードの電圧レベルが入力される第2PM
    OSトランジスタとからなることを特徴とする請求項3に
    記載の高電圧チャージポンプ回路。
  9. 【請求項9】 半導体メモリ素子に用いられ、高電圧信
    号を提供するための高電圧発生器において、 高電圧信号の電圧レベルを感知して、前記高電圧信号の
    電圧レベルが所定の目標値に到達した際に、高電圧イネ
    ーブル信号を生成させるレベル感知手段と、 前記高電圧イネーブル信号に応答して、第1ないし第4ク
    ロックを含む多数のクロックを生成させる発振手段と、 前記クロック信号に応答し、外部電圧信号の電圧レベル
    を上昇させて、高電圧ノードに前記高電圧信号を生成さ
    せる高電圧チャージポンプ手段と、 制御信号に応答して、前記高電圧ノードを所定レベルに
    初期化するためのパワーオンプリチャージ手段とを含む
    ことを特徴とする高電圧発生器。
  10. 【請求項10】 前記制御信号は、前記高電圧発生器に印
    加される電圧がオンされる時活性化されるパワーオン信
    号であることを特徴とする請求項9に記載の高電圧発生
    器。
  11. 【請求項11】 前記パワーオンプリチャージ手段は、 ソースが前記高電圧ノードに連結され、ゲートに前記パ
    ワーオン信号が入力される第1PMOSトランジスタと、 ドレインが前記第1PMOSトランジスタのドレインに連結
    され、ソースが電源接地端に連結され、ゲートに前記パ
    ワーオン信号が入力されるNMOSトランジスタと、 電源電圧端と前記高電圧ノードとの間に連結され、ゲー
    トが前記NMOSトランジスタのドレインに連結された第2P
    MOSトランジスタとからなることを特徴とする請求項10
    に記載の高電圧発生器。
  12. 【請求項12】 前記高電圧チャージポンプ手段は、 第1及び第2クロックに応答して、第1及び第2ノードを電
    源電圧レベルに各々プリチャージするためのプリチャー
    ジ制御手段と、 前記第1及び第2ノードの電圧レベルに応答して、第3及
    び第4ノードを各々電源電圧にプリチャージするための
    プリチャージ手段と、 前記第1及び第2クロックに応答して、前記第1及び第2ノ
    ードを各々電源電圧の2倍にブートストラップするため
    の第1チャージポンプ手段と、 第3及び第4クロックに応答して、前記第3及び第4ノード
    を各々電源電圧の2倍にブートストラップするための第2
    チャージポンプ手段と、 前記第4及び第3ノードの電圧レベルに応答して、各々第
    3及び第4ノードの電圧レベルを外部に伝達するための伝
    達手段とを含むことを特徴とする請求項9に記載の高電
    圧発生器。
  13. 【請求項13】 前記第1クロックと第4クロックが、同じ
    位相を有することを特徴とする請求項12に記載の高電圧
    発生器。
  14. 【請求項14】 前記第2クロックと第3クロックが、同じ
    位相を有することを特徴とする請求項13に記載の高電圧
    発生器。
  15. 【請求項15】 前記プリチャージ制御手段は、 ソースが電源電圧端に連結され、ゲートが第5ノードに
    連結された第1PMOSトランジスタと、 ソースが前記第1PMOSトランジスタのドレインに連結さ
    れ、ドレインが前記第5ノードに連結され、ゲートに前
    記第1クロックが入力される第2PMOSトランジスタと、 ドレインが前記第2PMOSトランジスタのドレインに連結
    され、ソースが電源接地端に連結され、ゲートに前記第
    1クロックが入力される第1NMOSトランジスタと、 ソースが前記電源電圧端に連結され、ゲートが第6ノー
    ドに連結された第3PMOSトランジスタと、 ソースが前記第3PMOSトランジスタのドレインに連結さ
    れ、ドレインが前記第6ノードに連結され、ゲートに前
    記第2クロックが入力される第4PMOSトランジスタと、 ドレインが前記第4PMOSトランジスタのドレインに連結
    され、ソースが前記電源接地端に連結され、ゲートに前
    記第2クロックが入力される第2NMOSトランジスタと からなることを特徴とする請求項14に記載の高電圧発生
    器。
  16. 【請求項16】 前記プリチャージ手段は、 前記電源電圧端と前記第3ノードとの間に連結され、ゲ
    ートに前記第1ノードの電圧レベルが入力される第1NMOS
    トランジスタと、 前記電源電圧端と前記第4ノードとの間に連結され、ゲ
    ートに前記第2ノードの電圧レベルが入力される第2NMOS
    トランジスタとからなることを特徴とする請求項14に記
    載の高電圧発生器。
  17. 【請求項17】 前記第1チャージポンプ手段は、 ドレイン及びソースに前記第1クロックが入力され、ゲ
    ートが前記第1ノードに連結された第1NMOSトランジスタ
    と、 ドレイン及びソースに前記第2クロックが入力され、ゲ
    ートが第2ノードに連結された第2NMOSトランジスタとか
    らなることを特徴とする請求項14に記載の高電圧発生
    器。
  18. 【請求項18】 前記第2チャージポンプ手段は、 ドレイン及びソースに前記第3クロックが入力され、ゲ
    ートが前記第3ノードに連結された第1NMOSトランジスタ
    と、 ドレイン及びソースに前記第4クロックが入力され、ゲ
    ートが第4ノードに連結された第2NMOSトランジスタとか
    らなることを特徴とする請求項14に記載の高電圧発生
    器。
  19. 【請求項19】 前記伝達手段は、 前記第3ノードと高電圧ノードとの間に連結され、ゲー
    トに前記第4ノードの電圧レベルが入力される第1PMOSト
    ランジスタと、 前記第4ノードと前記高電圧ノードとの間に連結され、
    ゲートに前記第3ノードの電圧レベルが入力される第2PM
    OSトランジスタとからなることを特徴とする請求項14に
    記載の高電圧発生器。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009303470A (ja) * 2008-06-13 2009-12-24 Green Solution Technology Inc 直流―直流変換回路とその回路に用いるコントローラ

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6356469B1 (en) * 2000-09-14 2002-03-12 Fairchild Semiconductor Corporation Low voltage charge pump employing optimized clock amplitudes
JP2003168288A (ja) * 2001-11-29 2003-06-13 Nec Microsystems Ltd 半導体昇圧回路、昇圧電源装置
KR100404001B1 (ko) * 2001-12-29 2003-11-05 주식회사 하이닉스반도체 차지 펌프 회로
KR100542708B1 (ko) * 2003-05-28 2006-01-11 주식회사 하이닉스반도체 고전압 발생기
KR100576924B1 (ko) * 2004-04-20 2006-05-03 주식회사 하이닉스반도체 고전압 발생 회로
KR100642631B1 (ko) * 2004-12-06 2006-11-10 삼성전자주식회사 전압 발생회로 및 이를 구비한 반도체 메모리 장치
KR100689828B1 (ko) * 2005-01-24 2007-03-08 삼성전자주식회사 고전압 발생회로 및 방법, 이를 구비한 반도체 메모리 장치
US7595682B2 (en) * 2005-02-24 2009-09-29 Macronix International Co., Ltd. Multi-stage charge pump without threshold drop with frequency modulation between embedded mode operations
KR100727440B1 (ko) * 2005-03-31 2007-06-13 주식회사 하이닉스반도체 내부전원 생성장치
KR101447917B1 (ko) 2008-08-01 2014-10-14 삼성전자주식회사 차지 펌핑 동작을 수행하는 반도체 장치
US8154333B2 (en) 2009-04-01 2012-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Charge pump circuits, systems, and operational methods thereof
US9994741B2 (en) 2015-12-13 2018-06-12 International Business Machines Corporation Enhanced adhesive materials and processes for 3D applications
US10020041B1 (en) * 2017-05-23 2018-07-10 Everspin Technologies, Inc. Self-referenced sense amplifier with precharge
CN109245755B (zh) * 2017-07-10 2024-04-09 兆易创新科技集团股份有限公司 一种高压逻辑电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05219721A (ja) * 1990-08-17 1993-08-27 Hyundai Electron Ind Co Ltd 半導体素子の高電圧発生回路
JPH10199281A (ja) * 1997-01-09 1998-07-31 Toshiba Corp 昇圧回路及びこれを備えたｉｃカード

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5126590A (en) * 1991-06-17 1992-06-30 Micron Technology, Inc. High efficiency charge pump
JP3380823B2 (ja) * 1994-06-23 2003-02-24 三菱電機エンジニアリング株式会社 半導体記憶装置
JPH10247386A (ja) * 1997-03-03 1998-09-14 Mitsubishi Electric Corp 昇圧電位供給回路及び半導体記憶装置
KR100280434B1 (ko) * 1998-01-23 2001-03-02 김영환 고전압발생회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05219721A (ja) * 1990-08-17 1993-08-27 Hyundai Electron Ind Co Ltd 半導体素子の高電圧発生回路
JPH10199281A (ja) * 1997-01-09 1998-07-31 Toshiba Corp 昇圧回路及びこれを備えたｉｃカード

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009303470A (ja) * 2008-06-13 2009-12-24 Green Solution Technology Inc 直流―直流変換回路とその回路に用いるコントローラ
US7995364B2 (en) 2008-06-13 2011-08-09 Green Solution Technology Co., Ltd. DC/DC converter circuit and controller thereof

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