KR101447917B1 - 차지 펌핑 동작을 수행하는 반도체 장치 - Google Patents

Abstract

차지 펌핑 동작을 수행하는 반도체 장치가 개시된다. 상기 반도체 장치는 제 1 입력 신호, 제 2 입력 신호 및 초기 전압을 이용하여 상기 초기 전압보다 높은 승압 전압을 출력하는 제 1 및 제 2 펌핑부 및 상기 제 1 및 제 2 펌핑부를 제어하는 제어부를 구비할 수 있다. 상기 각각의 제 1 및 제 2 펌핑부는 초기화 동작 시에 승압 노드의 전압 레벨을 상기 초기 전압 레벨로 제어하는 초기화부, 상기 차지 펌핑 동작 시에 상기 제 1 입력 신호 또는 상기 제 2 입력 신호를 이용하여 상기 승압 노드의 전압 레벨을 상기 승압 전압 레벨로 승압하는 부스팅부 및 상기 승압 전압의 출력 여부를 제어하는 전송부를 구비할 수 있다. 상기 제어부는 상기 제 1 입력 신호와 상기 제 2 입력 신호가 동일한 논리 상태인 구간동안, 상기 승압 전압이 상기 전송부를 통하여 출력되지 않도록 제어하거나 상기 초기화부가 디스에이블되도록 제어할 수 있다.

Description

차지 펌핑 동작을 수행하는 반도체 장치{Semiconductor device for pumping charge}

본 발명은 반도체 장치에 관한 것으로, 특히 차지 펌핑(charge pumping) 동작을 수행하는 반도체 장치에 관한 것이다.

반도체 메모리 장치 또는 반도체 메모리 장치 내부의 일부 회로들은 동작 특성상 전원 전압보다 높은 전압을 필요로 한다. 그러므로, 상기 전원 전압을 보다 높은 전압으로 승압하기 위하여 차지 펌프와 같은 승압회로를 이용한다.

본 발명이 해결하고자 하는 과제는 차지 펌핑(charge pumping) 동작을 수행하는 경우 누설 전류를 최소화하여 상기 차지 펌핑 동작의 효율을 증대시킬 수 있는 반도체 장치를 제공하는데 있다.

상기 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 장치는, 차지 펌핑(charge pumping) 동작을 수행하는 반도체 장치에 있어서, 제 1 입력 신호, 제 2 입력 신호 및 초기 전압을 이용하여 상기 초기 전압보다 높은 승압 전압을 출력하는 제 1 및 제 2 펌핑부 및 상기 제 1 및 제 2 펌핑부를 제어하는 제어부를 구비할 수 있다. 상기 각각의 제 1 및 제 2 펌핑부는 초기화 동작 시에 승압 노드의 전압 레벨을 상기 초기 전압 레벨로 제어하는 초기화부, 상기 차지 펌핑 동작 시에 상기 제 1 입력 신호 또는 상기 제 2 입력 신호를 이용하여 상기 승압 노드의 전압 레벨을 상기 승압 전압 레벨로 승압하는 부스팅부 및 상기 승압 전압의 출력 여부를 제어하는 전송부를 구비할 수 있다. 상기 제어부는 상기 제 1 입력 신호와 상기 제 2 입력 신호가 동일한 논리 상태인 구간동안, 상기 승압 전압이 상기 전송부를 통하여 출력되지 않도록 제어하거나 상기 초기화부가 디스에이블되도록 제어할 수 있다.

상기 제어부는 상기 제 1 입력 신호와 상기 제 2 입력 신호가 제 1 논리 상태인 구간에서는 상기 초기화부가 디스에이블되도록 제어하고, 상기 제 1 입력 신 호와 상기 제 2 입력 신호가 제 2 논리 상태인 구간에서는 상기 승압 전압이 상기 전송부를 통하여 출력되지 않도록 제어하는 것이 바람직하다.

상기 제어부는 상기 제 1 입력 신호와 상기 제 2 입력 신호가 동시에 트랜지션(transition)하는 구간에서는 상기 승압 전압이 상기 전송부를 통하여 출력되지 않도록 제어하고 상기 초기화부가 디스에이블되도록 제어하는 것이 바람직하다.

상기 반도체 장치는 제 1 내지 제 3 제어 신호를 발생하여 상기 제어부로 출력하는 제어 신호 발생부를 더 구비하고, 상기 제 1 제어 신호는 상기 제 1 입력 신호와 상기 제 2 입력 신호가 동일한 논리 상태인 구간에서 제 1 논리 상태이고 상기 제 1 입력 신호와 상기 제 2 입력 신호가 상이한 논리 상태인 구간에서 제 2 논리 상태이고, 상기 제 2 제어 신호는 상기 제 1 입력 신호와 반대의 위상을 가지고 상기 제 1 입력 신호가 상기 제 1 논리 상태인 구간보다 넓은 구간에서 상기 제 2 논리 상태이며, 상기 제 3 제어 신호는 상기 제 2 입력 신호와 반대의 위상을 가지고 상기 제 2 입력 신호가 상기 제 2 논리 상태인 구간보다 좁은 구간에서 제 1 논리 상태인 것이 바람직하다.

상기 제어부는 상기 승압 노드와 상기 전송부 사이에 연결되고, 상기 제 1 제어 신호에 응답하여 상기 승압 전압의 출력 여부를 제어하는 전송 제어 수단, 상기 제 2 제어 신호에 응답하여 상기 제 1 펌핑부의 초기화부의 인에이블 여부를 제어하는 제 1 인에이블 제어 수단 및 상기 제 3 제어 신호에 응답하여 상기 제 2 펌핑부의 초기화부의 인에이블 여부를 제어하는 제 2 인에이블 제어 수단을 구비하는 것이 바람직하다.

상기 전송 제어 수단은 상기 제 1 펌핑부의 승압 노드와 상기 제 1 펌핑부의 전송부 사이에 연결되고 상기 제 1 제어 신호가 게이트에 인가되는 제 1 MOS 트랜지스터 및 상기 제 2 펌핑부의 승압 노드와 상기 제 2 펌핑부의 전송부 사이에 연결되고 상기 제 1 제어 신호가 게이트에 인가되는 제 2 MOS 트랜지스터를 구비하는 것이 바람직하다.

상기 제 1 펌핑부의 전송부는 상기 제 1 MOS 트랜지스터와 상기 출력 노드 사이에 연결되고 게이트와 상기 제 2 펌핑부의 승압 노드가 연결되는 제 3 MOS 트랜지스터이고, 상기 제 2 펌핑부의 전송부는 상기 제 2 MOS 트랜지스터와 상기 출력 노드 사이에 연결되고 게이트와 상기 제 1 펌핑부의 승압 노드가 연결되는 제 4 MOS 트랜지스터이며, 상기 제 1 내지 제 4 MOS 트랜지스터는 PMOS 트랜지스터인 것이 바람직하다.

상기 반도체 장치는 상기 제 1 내지 제 4 MOS 트랜지스터의 벌크(bulk) 전압을 일정하게 유지하는 벌크 전압 유지부를 더 구비하는 것이 바람직하다.

상기 제 1 제어 신호는 상기 제 1 입력 신호 및 상기 제 2 입력 신호가 제 1 논리 상태인 경우 제 2 논리 상태인 것이 바람직하다.

상기 제어 신호 발생부는 제 1 초기 입력 신호 및 제 2 초기 입력 신호를 이용하여 상기 제 1 제어 신호를 발생하는 제 1 연산부, 상기 제 1 초기 입력 신호를 지연한 상기 제 1 입력 신호 및 상기 제 1 초기 입력 신호를 이용하여 상기 제 2 제어 신호를 발생하는 제 2 연산부 및 상기 제 2 초기 입력 신호를 지연한 상기 제 2 입력 신호 및 상기 제 2 초기 입력 신호를 이용하여 상기 제 3 제어 신호를 발생 하는 제 3 연산부를 구비하는 것이 바람직하다.

상기 제어 신호 발생부는 상기 제 1 초기 입력 신호를 지연시켜 상기 제 1 입력신호로서 출력하고 상기 제 2 초기 입력 신호를 지연시켜 상기 제 2 입력 신호로서 출력하는 입력 신호 발생부를 더 구비하는 것이 바람직하다.

본 발명에 따른 차지 펌핑 동작을 수행하는 반도체 장치는 차지 펌핑(charge pumping) 동작을 수행하면서 발생하는 누설 전류를 최소화함으로서, 원하는 전압 레벨로 승압하여 출력되는 출력 전압의 전압 레벨을 안정적으로 유지할 수 있고 높은 전기장에 의해 트랜지스터 특성이 나빠지는 열화 현상의 불균등을 방지하여 상기 차지 펌핑 동작의 효율을 증대시킬 수 있는 장점이 있다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 일 실시예에 따라 차지 펌핑(charge pumping) 동작을 수행하는 반도체 장치(100)의 회로도이다.

도 1을 참조하면, 반도체 장치(100)는 제 1 펌핑부(110), 제 2 펌핑부(140), 제 1 제어부(160) 및 제 2 제어부(180)를 구비할 수 있다.

제 1 펌핑부(110) 및 제 2 펌핑부(140)는 제 1 입력 신호(Φ1), 제 2 입력 신호(Φ2) 및 초기 전압(Vin)을 이용하여 초기 전압(Vin)보다 높은 승압 전압을 출력 노드(Vout)로 출력한다. 제 1 펌핑부(110)는 제 1 초기화부(113), 제 1 부스팅부(115) 및 제 1 전송부(117)를 포함할 수 있고, 제 2 펌핑부(140)는 제 2 초기화부(143), 제 2 부스팅부(145) 및 제 2 전송부(147)를 포함할 수 있다.

제 1 초기화부(113)는 초기화 동작을 수행하는 경우 제 1 펌핑부(110)의 승압 노드(BL)(이하에서는 '제 1 승압 노드'라고 한다)의 전압 레벨을 초기 전압(Vin)의 전압 레벨로 제어한다. 제 1 부스팅부(115)는 상기 차지 펌핑 동작을 수행하는 경우, 제 1 입력 신호(Φ1)를 이용하여 제 1 승압 노드(BL)의 전압 레벨을 원하는 전압(이하 '승압 전압'이라 한다)의 전압 레벨로 승압하여 출력한다. 제 1 전송부(117)는 상기 승압 전압을 출력 노드(Vout)에 인가할 것인지 여부를 제어한다.

제 2 초기화부(143), 제 2 부스팅부(145) 및 제 2 전송부(147)는 제 1 초기화부(113), 제 1 부스팅부(115) 및 제 1 전송부(117)와 유사한 동작을 수행한다. 즉, 제 2 초기화부(143)는 초기화 동작을 수행하는 경우 제 2 펌핑부(140)의 승압 노드(BR)(이하에서는 '제 2 승압 노드'라고 한다)의 전압 레벨을 초기 전압(Vin)의 전압 레벨로 제어한다. 제 2 부스팅부(145)는 상기 차지 펌핑 동작을 수행하는 경우, 제 2 입력 신호(Φ2)를 이용하여 제 2 승압 노드(BR)의 전압 레벨을 승압 전압의 전압 레벨로 승압하여 출력한다. 제 2 전송부(147)는 상기 승압 전압을 출력 노 드(Vout)에 인가할 것인지 여부를 제어한다.

제 1 펌핑부(110)가 초기화 동작을 수행하는 경우 제 2 펌핑부(140)는 승압 동작을 수행하여 승압 전압을 출력하고, 제 1 펌핑부(110)가 상기 승압 동작을 수행하여 상기 승압 전압을 출력하는 경우 제 2 펌핑부(140)는 상기 초기화 동작을 수행한다. 상기 초기화 동작 및 상기 승압 동작과 관련한 설명은 도 2(a) 및 도 2(b)와 관련된 부분에서 상세하게 설명한다.

제 1 및 제 2 제어부(160, 180)는 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)가 동일한 논리 상태인 구간동안, 상기 승압 전압이 출력 노드(Vout)에 인가되지 않도록 제어하거나 제 1 및 제 2 초기화부(113, 143)가 디스에이블되도록 제어한다. 제 1 제어부(160)는 제 1 전송 제어 수단(162) 및 제 1 인에이블 제어 수단(162)을 구비할 수 있고, 제 2 제어부(180)는 제 2 전송 제어 수단(182) 및 제 2 인에이블 제어 수단(182)을 포함할 수 있다.

제 1 전송 제어 수단(162)은 제 1 승압 노드(BL)와 제 1 전송부(117) 사이에 연결되고, 제 1 제어 신호(TCO)에 응답하여 상기 승압 전압의 출력 여부를 제어한다. 제 1 제어 신호(TCO)는 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)가 동일한 논리 상태인 구간에서 제 1 논리 상태이고 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)가 상이한 논리 상태인 구간에서 제 2 논리 상태인 신호일 수 있다. 이하에서, 제 1 논리 상태는 논리 하이 상태를 의미하고 제 2 논리 상태는 논리 로우 상태를 의미한다. 그러나, 반드시 이 경우에 한정되는 것은 아니며 반대로 제 1 논리 상태가 논리 로우 상태를 의미하고 제 2 논리 상태가 논리 하이 상태를 의미하여도 본 발명과 동일한 효과를 얻을 수 있다. 제 2 전송 제어 수단(182)은 제 2 승압 노드(BR)와 제 2 전송부(147) 사이에 연결되고, 제 1 제어 신호(TCO)에 응답하여 상기 승압 전압의 출력 여부를 제어한다.

제 1 인에이블 제어 수단(165)은 제 2 제어 신호(Φ1A)에 응답하여 제 1 초기화부(113)의 인에이블 여부를 제어한다. 제 2 제어 신호(Φ1A)는 제 1 입력 신호(Φ1)와 반대의 위상을 가지고 제 1 입력 신호(Φ1)가 제 1 논리 상태인 구간보다 넓은 구간에서 제 2 논리 상태인 신호일 수 있다. 제 2 인에이블 제어 수단(185)은 제 3 제어 신호(Φ2A)에 응답하여 제 2 초기화부(143)의 인에이블 여부를 제어한다. 제 3 제어 신호(Φ2A)는 제 2 입력 신호(Φ2)와 반대의 위상을 가지고 제 2 입력 신호(Φ2)가 제 2 논리 상태인 구간보다 좁은 구간에서 제 1 논리 상태인 신호일 수 있다. 제 1 및 제 2 제어부(160, 180)의 동작과 관련한 설명은 도 2(a) 및 도 2(b)와 관련된 부분에서 설명한다.

이하에서는 제 1 펌핑부(110), 제 2 펌핑부(140), 제 1 제어부(160) 및 제 2 제어부(180)의 구체적인 회로 구성에 대하여 설명한다. 다만, 도 2는 본 발명의 일 실시예에 관한 것으로서 본 발명은 도 2의 실시예에 한정되는 것은 아니며, 다른 회로를 이용하여도 상기 설명한 각 구성요소와 동일한 기능을 수행하는 경우 본 발명의 권리범위에 속한다.

먼저 제 1 펌핑부(110)에 대하여 설명한다. 제 1 초기화부(113)는 제 1 단에 초기 전압(Vin)이 인가되고, 제 2 단이 제 1 승압 노드(BL)와 연결되며 게이트에 제 1 인에이블 제어 수단(165)의 출력신호가 인가되는 MOS 트랜지스터(ML1)로 구현 할 수 있다. 상기 MOS 트랜지스터(ML1)는 NMOS 트랜지스터일 수 있다. 제 1 부스팅부(115)는 일단에 제 1 입력 신호(Φ1)가 인가되고 타단과 제 1 승압 노드(BL)가 연결되는 커패시터(CL1)로 구현할 수 있다. 제 1 전송부(117)는 제 1 단이 제 1 전송 제어 수단(162)과 연결되고 제 2 단이 출력 노드(Vout)와 연결되며 게이트와 제 2 승압 노드(BR)가 연결되는 MOS 트랜지스터(ML2)로 구현할 수 있다. 상기 MOS 트랜지스터(ML2)는 PMOS 트랜지스터일 수 있다.

다음으로, 제 2 펌핑부(140)에 대하여 설명한다. 제 2 초기화부(143)는 제 1 단에 초기 전압(Vin)이 인가되고, 제 2 단이 제 2 승압 노드(BR)와 연결되며 게이트에 제 2 인에이블 제어 수단(185)의 출력신호가 인가되는 MOS 트랜지스터(MR1)로 구현할 수 있다. 상기 MOS 트랜지스터(MR1)는 NMOS 트랜지스터일 수 있다. 제 2 부스팅부(145)는 일단에 제 2 입력 신호(Φ2)가 인가되고 타단과 제 2 승압 노드(BR)가 연결되는 커패시터(CR1)로 구현할 수 있다. 제 2 전송부(147)는 제 1 단이 출력 노드(Vout)와 연결되고 제 2 단이 제 2 전송 제어 수단(182)과 연결되며 게이트와 제 1 승압 노드(BL)가 연결되는 MOS 트랜지스터(MR2)로 구현할 수 있다. 상기 MOS 트랜지스터(MR2)는 PMOS 트랜지스터일 수 있다.

마지막으로, 제 1 제어부(160) 및 제 2 제어부(180)에 대하여 설명한다. 제 1 전송 제어 수단(162)은 제 1 단이 제 1 승압 노드(BL)와 연결되고 제 2 단이 제 1 전송부(117)와 연결되며 게이트에 제 1 제어 신호(TCO)가 인가되는 MOS 트랜지스터(ML3)로 구현할 수 있다. 그리고, 제 2 전송 제어 수단(182)은 제 1 단이 제 2 전송부(147)와 연결되고 제 2 단이 제 2 승압 노드(BR)와 연결되며 게이트에 제 1 제어 신호(TCO)가 인가되는 MOS 트랜지스터(MR3)로 구현할 수 있다. 제 1 인에이블 제어 수단(165)은 MOS 트랜지스터(ML0) 및 커패시터(CL0)를 구비할 수 있다. MOS 트랜지스터(ML0)는 제 1 단에 초기 전압(Vin)이 인가되고 제 2 단이 제 1 인에이블 제어 수단(165)의 출력 노드(N1) 및 MOS 트랜지스터(ML1)의 게이트와 연결되며 게이트는 제 1 승압 노드(BL)와 연결된다. MOS 트랜지스터(MR0)는 NMOS 트랜지스터로 구현될 수 있다. 커패시터(CL0)는 일단에 제 2 제어 신호(Φ1A)가 인가되고 타단이 MOS 트랜지스터(ML0)의 제 2 단과 연결된다. 제 2 인에이블 제어 수단(185)은 MOS 트랜지스터(MR0) 및 커패시터(CR0)를 구비할 수 있다. MOS 트랜지스터(MR0)는 제 1 단에 초기 전압(Vin)이 인가되고 제 2 단이 제 2 인에이블 제어 수단(185)의 출력 노드(N2) 및 MOS 트랜지스터(MR1)의 게이트와 연결되며 게이트는 제 2 승압 노드(BR)와 연결된다. MOS 트랜지스터(MR0)는 NMOS 트랜지스터로 구현될 수 있다. 커패시터(CR0)는 일단에 제 3 제어 신호(Φ2A)가 인가되고 타단이 MOS 트랜지스터(MR0)의 제 2 단과 연결된다.

본 발명의 일 실시예에 따른 반도체 장치(100)는 제 1 내지 제 3 제어 신호(TCO, Φ1A, Φ2A)를 발생하는 제어 신호 발생부를 더 구비할 수 있다. 상기 제어 신호 발생부의 일 실시예에 관하여는 도 4 내지 도 5(b)와 관련하여 설명한다.

도 2(a)는 본 발명의 일 실시예에 따른 도 1의 반도체 장치(100)의 신호들의 파형도이다.

도 1 및 도 2(a)를 참조하여 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)가 정확하게 반대의 위상을 가지는 경우 반도체 장치(100)의 동작에 관하여 설명한다. t1 시점 이전에는, 제 1 입력 신호(Φ1), 제 1 제어 신호(TCO) 및 제 3 제어 신호(Φ2A)는 제 2 논리 상태이고 제 2 입력 신호(Φ2) 및 제 2 제어 신호(Φ1A)는 제 1 논리 상태이므로, MOS 트랜지스터(ML1, ML3, MR2, MR3, MR0)는 턴 온 상태이고, MOS 트랜지스터(ML0, ML2, MR1)는 턴 오프 상태이다. 따라서, 커패시터(CL1)의 전압 레벨, 즉 제 1 승압 노드(BL)의 전압 레벨이 초기 전압(Vin)의 전압 레벨이 될 때까지 커패시터(CL1)에 전하가 충전된다. 이와 같이 상기 커패시터의 전압 레벨이 초기 전압(Vin)의 전압 레벨이 되는 동작을 상기 초기화 동작이라고 한다. 동일하게 제 2 인에이블 제어 수단(185)도 상기 초기화 동작을 수행하므로, 제 2 인에이블 제어 수단(185)의 출력 노드(N2)는 초기 전압(Vin)의 전압 레벨을 가진다.

t1 시점에서 제 1 제어 신호(TCO)는 제 1 논리 상태가 되고 제 2 제어 신호(Φ1A)는 제 2 논리 상태가 되므로, t1 시점 이후로 MOS 트랜지스터(ML1)는 턴 오프된다.

t2 시점과 t3 시점 사이의 구간이 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)가 트랜지션하는 구간이다. t2 시점과 t3 시점 사이의 구간에서 제 1 제어 신호(TCO)는 제 1 논리 상태이고 제 2 및 제 3 제어 신호(Φ1A, Φ2A)는 제 2 논리 상태이다. 즉, MOS 트랜지스터(ML1, ML3, MR1, MR3)가 모두 턴 오프 상태이므로, 제 1 승압 노드(BL) 및 제 2 승압 노드(BR)에서 초기 전압(Vin)이 인가되는 노드로 이동하는 전하가 없고 출력 노드(Vout)에서 제 1 승압 노드(BL) 및 제 2 승압 노드(BR)로 이동하는 전하도 없다. 따라서, 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)가 트랜지션하는 구간에서 누설 전류는 발생하지 않으며 펌핑 손실(pumping loss) 및 단락 손실(short-circuit loss) 등이 발생하지 않는다. 보다 정확하게는 t1에서 t4 시점 사이의 구간에서 MOS 트랜지스터(ML1, ML3, MR1, MR3)가 모두 턴 오프 상태가 되어 반도체 장치(100)는 정상적인 차지 펌프 동작을 수행하지 않는다.

종래의 경우에는 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)가 트랜지션되는 구간에서 상기 누설 전류로 인한 상기 펌핑 손실 및 상기 단락 손실의 문제가 발생할 수 있다. 예를 들어, 반도체 장치(100)가 제 1 제어부(160) 및 제 2 제어부(180)를 구비하지 않고, 초기 전압(Vin)의 전압 레벨은 일반적인 전원 전압(VDD)의 전압 레벨이며, 제 1 입력 신호(Φ1) 및 제 2 입력 신호(Φ2)가 제 1 논리 상태인 경우 상기 전원 전압(VDD)의 전압 레벨을 가진다고 가정하자. MOS 트랜지스터(ML1)와 MOS 트랜지스터(MR1)는 게이트에 상기 전원 전압(VDD)과 MOS 트랜지스터(ML1, MR1)의 문턱 전압(Vth)의 전압 레벨을 합한 전압 레벨이상의 전압이 인가되는 경우 턴 온된다. 제 1 입력 신호(Φ1)가 제 2 논리 상태에서 제 1 논리 상태로 트랜지션하는 경우, 노드(BL)의 전압 레벨은 VDD에서 2VDD로 변경된다. 또한, 제 2 입력 신호(Φ2)가 제 1 논리 상태에서 제 2 논리 상태로 트랜지션하는 경우, 노드(BL)의 전압 레벨은 2VDD에서 VDD로 변경된다. 그러므로, 상기 트랜지션 구간 중 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)가 VDD+Vth와 2VDD-Vth사이의 전압 레벨을 가지는 구간에서, 반도체 장치(100)는 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)가 모두 제 1 논리 상태인 것으로 인식하고 동작한다. 즉, 상기 구간에서 MOS 트랜지스터(ML1, MR1)는 턴 온 상태가 되고, MOS 트랜지스터(ML2, MR2)는 턴 오프 상태가 된다. 그러므로, 커패시터(CL1, CL2)에 충전되어 있던 전하가 출력 노드(Vout)가 아닌 초기 전압(Vin)이 인가되는 노드 방향으로 이동하게 되어 방전이 일어난다. 상기와 같은 현상을 상기 펌핑 손실라고 한다. 그러나, 본 발명의 일 실시예에 따르는 경우 상기 펌핑 손실이 발생하는 구간을 포함하는 t1에서 t4 시점 사이의 구간에서 MOS 트랜지스터(ML1, ML3, MR1, MR3)가 모두 턴 오프 상태가 되기 때문에 상기 펌핑 손실은 발생하지 않는다.

또한, 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)가 트랜지션하는 구간에서, MOS 트랜지스터(ML1, ML2)가 동시에 턴 온되거나 MOS 트랜지스터(MR1, MR2)가 동시에 턴 온되는 구간이 발생한다. 도 1에는 도시하지 않았으나 일반적으로 출력 노드(Vout)에는 커패시터가 연결되어 출력 노드(Vout)로 이동하는 전하가 상기 커패시터 충전된다. MOS 트랜지스터(ML1, ML2)가 동시에 턴 온되거나 MOS 트랜지스터(MR1, MR2)가 동시에 턴 온되는 구간에서는 출력 노드(Vout)의 커패시터에 충전되어 있던 전하가 오히려 노드(BL, BR) 방향으로 이동하여 방전이 발생한다. 상기와 같은 현상을 상기 단락 손실이라고 한다. 그러나, 본 발명의 일 실시예에 따르는 경우 상기 단락 손실이 발생하는 구간을 포함하는 t1에서 t4 시점 사이의 구간에서 MOS 트랜지스터(ML1, ML3, MR1, MR3)가 모두 턴 오프 상태가 되기 때문에 상기 단락 손실은 발생하지 않는다.

t4 시점과 t5 시점 사이의 구간에서는 반도체 장치(100)가 정상적으로 차지 펌핑 동작을 수행한다. 제 1 입력 신호(Φ1) 및 제 3 제어 신호(Φ2A)가 제 1 논리 상태이고, 제 2 입력 신호(Φ2), 제 1 제어 신호(TCO) 및 제 2 제어 신호(Φ1A)가 제 2 논리 상태이므로, MOS 트랜지스터(ML0, ML2, ML3, MR1, MR3)는 턴 온 상태가 되고 MOS 트랜지스터(ML1, MR0, MR2)는 턴 오프 상태가 된다. 이 경우, 제 1 입력 신호(Φ1)는 제 1 논리 상태이므로, 제 1 승압 노드(BL)의 전압 레벨은 초기 전압(Vin)과 제 1 입력 신호(Φ1)를 합한 전압 레벨만큼 승압된다. 그리고, 트랜지스터(ML3, ML2)가 턴 온 상태이므로 제 1 승압 노드(BL)의 전압이 출력 노드(Vout)에 인가된다. 이와 같이 전압을 승압하여 상기 승압된 전압을 출력하는 동작을 상기 승압 동작이라고 한다. t3 시점과 t4 시점 사이의 구간에서, 제 1 펌핑부(110) 및 제 2 인에이블 제어 수단(185)에서는 상기 승압 동작을 수행하고, 제 2 펌핑부(140) 및 제 1 인에이블 제어 수단(165)에서는 상기 초기화 동작을 수행한다. 예를 들어, 초기 전압(Vin)이 일반적인 전원 전압(VDD)이고 제 1 입력 신호(Φ1) 및 제 2 입력 신호(Φ2)가 제 1 논리 상태일 때 상기 전원 전압(VDD)의 전압 레벨을 가지는 경우, 제 1 승압 노드(BL)는 2VDD의 전압 레벨이 되고 제 2 인에이블 제어 수단(185)의 출력 노드(N2)도 2VDD의 전압 레벨이 된다.

t5 시점에서 제 1 제어 신호(TCO)는 제 1 논리 상태가 되고 제 3 제어 신호(Φ2A)는 제 2 논리 상태가 되므로, t4 시점 이후로 MOS 트랜지스터(MR1, MR3, ML3)는 턴 오프된다.

t6 시점과 t7 시점 사이의 구간은 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)가 t2 시점과 t3 시점 사이의 구간에서와 반대 위상으로 트랜지션하는 구간이다. t6 시점과 t7 시점 사이의 구간에서는 t2 시점과 t3 시점 사이의 구간과 마찬가지로 제 1 제어 신호(TCO)는 제 1 논리 상태이고 제 2 및 제 3 제어 신호(Φ1A, Φ 2A)는 제 2 논리 상태이다. 그러므로, MOS 트랜지스터(ML1, ML3, MR1, MR3)가 모두 턴 오프 상태가 되어, 제 1 승압 노드(BL) 및 제 2 승압 노드(BR)에서 초기 전압(Vin)이 인가되는 노드로 이동하는 전하가 없고 출력 노드(Vout)에서 제 1 승압 노드(BL) 및 제 2 승압 노드(BR)로 이동하는 전하도 없다. 따라서, 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)가 트랜지션하는 구간에서 누설 전류는 발생하지 않으며 상기 펌핑 손실 및 상기 단락 손실 등이 발생하지 않는다. 앞서 언급한 바와 같이, 이 경우에도 정확하게는 t5 시점에서 t8 시점 사이의 구간에서 MOS 트랜지스터(ML1, ML3, MR1, MR3)가 모두 턴 오프 상태가 된다. 즉, 상기 펌핑 손실 및 상기 단락 손실이 발생하는 구간을 포함하는 t5에서 t8 시점 사이의 구간에서 MOS 트랜지스터(ML1, ML3, MR1, MR3)가 모두 턴 오프 상태가 되기 때문에 상기 펌핑 손실 및 상기 단락 손실은 발생하지 않는다.

t8 시점 이후의 구간에서는 반도체 장치(100)가 다시 정상적으로 차지 펌핑 동작을 수행한다. 제 2 입력 신호(Φ2) 및 제 2 제어 신호(Φ1A)가 제 1 논리 상태이고, 제 1 입력 신호(Φ1), 제 1 제어 신호(TCO) 및 제 3 제어 신호(Φ2A)가 제 2 논리 상태이므로, MOS 트랜지스터(ML1, ML3, MR0, MR2, MR3)는 턴 온 상태가 되고 MOS 트랜지스터(ML0, ML2, MR1)는 턴 오프 상태가 된다. 그러므로, 제 2 펌핑부(140) 및 제 1 인에이블 제어 수단(165)에서는 상기 승압 동작을 수행하고, 제 1 펌핑부(110) 및 제 2 인에이블 제어 수단(185)에서는 상기 초기화 동작을 수행한다.

도 2(a)와 같이 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)가 정확하게 반 대의 위상을 가지는 경우, 종래에는 제 1 입력 신호(Φ1) 및 제 2 입력 신호(Φ2)의 트랜지션 구간(OV_T1, OV_T2)에서 누설 전류가 발생하여, 상기 펌핑 손실과 상기 단락 손실 등이 발생하였다. 그러나, 본 발명의 일 실시예에 따를 경우, 트랜지션 구간(OV_T1, OV_T2)에서 MOS 트랜지스터(ML1, ML3, MR1, MR3)가 턴 오프된 상태를 유지하므로 종래와 달리 누설 전류가 발생하지 않아 상기 펌핑 손실과 상기 단락 손실 등이 발생하지 않는다.

도 2(b)는 본 발명의 다른 일 실시예에 따른 도 1의 반도체 장치(100)의 신호들의 파형도이다.

도 1 내지 도 2(b)를 참조하면, 도 2(b)는 도 2(a)와 달리 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)가 정확하게 반대의 위상을 가지지 않는 경우이다. 즉, 도 2(b)에서는 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)가 동일한 논리 상태인 구간(OV_H, OV_L)이 존재한다. 도 2(b)에 도시된 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)는 종래의 차지 펌프에서는 사용할 수 없었다. 즉, 종래의 차지 펌프에 도 2(b)에 도시된 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)를 사용하는 경우, 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)가 동시에 제 1 논리 상태인 구간(OV_H)에서는 상기 펌핑 손실이 발생하고, 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)가 동시에 제 2 논리 상태인 구간(OV_L)에서는 출력 손실(output loss)이 발생하며, 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)가 각각 트랜지션하는 구간에서는 상기 단락 손실이 발생하게 된다. 예를 들어, 반도체 장치(100)가 제 1 제어부(160) 및 제 2 제어부(180)를 구비하지 않는 경우를 가정하자. 제 1 입력 신 호(Φ1)와 제 2 입력 신호(Φ2)가 동시에 제 2 논리 상태인 경우에는, MOS 트랜지스터(ML1, MR1)가 턴 오프되고 MOS 트랜지스터(ML2, MR2)가 턴 온되어, 출력 노드(Vout)의 커패시터에 충전되어 있던 전하가 노드(BL, BR) 방향으로 이동하여 커패시터(CL1, CR1)가 충전된다. 상기와 같은 현상을 상기 출력 손실라고 한다.

그러나, 본 발명의 실시예에 따른 반도체 장치(100)에서는 도 2(b)에 도시된 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)를 사용하는 경우에도 종래와 달리 상기 펌핑 손실, 출력 손실 및 단락 손실등이 발생하지 않는다.

t1 시점 이전에는, 도 2(a)의 t1 시점 이전과 유사하게 동작하므로 별도의 설명은 생략한다. 보다 정확하게는, 제 2 제어 신호(Φ1A)가 제 1 논리 상태인 동안 도 2(a)의 t1 시점 이전과 유사하게 동작한다. t1 시점과 t2 시점 사이의 구간은 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)가 동시에 제 1 논리 상태인 구간(OV_H)이다. 상기 구간(OV_H)에서 제 1 입력 신호(Φ1) 및 제 2 입력 신호(Φ2)는 제 1 논리 상태이고, 제 1 제어 신호(TCO), 제 2 제어 신호(Φ1A) 및 제 3 제어 신호(Φ2A)는 제 2 논리 상태이므로, MOS 트랜지스터(ML1, ML2, MR1, MR2)는 턴 오프 상태가 되고 MOS 트랜지스터(ML0, ML3, MR0, MR3)는 턴 온 상태가 된다. 즉, MOS 트랜지스터(ML1, ML2, MR1, MR2)가 모두 턴 오프 상태이므로, 제 1 승압 노드(BL) 및 제 2 승압 노드(BR)에서 초기 전압(Vin)이 인가되는 노드로 이동하는 전하가 없고 출력 노드(Vout)에서 제 1 승압 노드(BL) 및 제 2 승압 노드(BR)로 이동하는 전하도 없다. 따라서, 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)가 동시에 제 1 논리 상태인 구간(OV_H)에서 누설 전류는 발생하지 않으며 상기 펌핑 손실 및 상기 단락 손실 등이 발생하지 않는다.

t2 시점에서 t3 시점까지는 도 2(a)의 t4 시점에서 t5 시점 사이의 동작과 유사하게 반도체 장치(100)는 정상적인 차지 펌핑 동작을 수행한다. 보다, 정확하게는 제 3 제어 신호(Φ2A)가 제 1 논리 상태이고 제 1 제어 신호(TCO)가 제 2 논리 상태인 구간동안 정상적인 차지 펌핑 동작을 수행한다. 상기 정상적인 차지 펌핑 동작에 관하여는 도 2(a)에서 상세하게 설명하였으므로 생략한다. t3 시점과 t4 시점 사이의 구간은 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)가 동시에 제 2 논리 상태인 구간(OV_L)이다. 상기 구간(OV_L)에서 제 1 입력 신호(Φ1) 및 제 2 입력 신호(Φ2)는 제 2 논리 상태이고, 제 1 제어 신호(TCO)는 제 1 논리 상태이므로, MOS 트랜지스터(ML3, MR3)는 턴 오프 상태가 된다. 즉, MOS 트랜지스터(ML3, MR3)가 상기 구간(OV_L)에서 모두 턴 오프 상태이므로 출력 노드(Vout)에서 제 1 승압 노드(BL) 및 제 2 승압 노드(BR)로 이동하는 전하가 없다. 따라서, 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)가 동시에 제 2 논리 상태인 구간(OV_L)에서 누설 전류는 발생하지 않으며 상기 출력 손실 등이 발생하지 않는다.

도 3은 본 발명의 다른 실시예에 따라 차지 펌핑(charge pumping) 동작을 수행하는 반도체 장치(300)의 회로도이다.

도 1 및 도 3을 참조하면, 반도체 장치(300)는 제 1 펌핑부(310), 제 2 펌핑부(340), 제 1 제어부(360), 제 2 제어부(380) 및 벌크(bulk) 전압 유지부(350)를 구비할 수 있다. 제 1 펌핑부(310), 제 2 펌핑부(340), 제 1 제어부(360) 및 제 2 제어부(380)는 도 1의 제 1 펌핑부(110), 제 2 펌핑부(140), 제 1 제어부(160) 및 제 2 제어부(180)와 유사한 구성을 가지고 유사한 동작을 하므로 상세한 설명은 생략한다.

앞서 설명한 바와 같이 도 1의 제 1 전송부(117), 제 2 전송부(147), 제 1 전송 제어 수단(162) 및 제 2 전송 제어 수단(182)을 구성하는 MOS 트랜지스터(ML2, ML3, MR2, MR3)를 PMOS 트랜지스터로 구현할 수 있다. 상기 PMOS 트랜지스터들의 벌크 단자가 출력 노드(Vout)에 직접 연결되어 PMOS 트랜지스터의 소오스 전압이 높고 벌크 전압이 낮게 되는 경우 벌크 순방향 바이어스 현상과 래치-업 현상이 초래될 우려가 있다. 따라서, 이러한 PMOS 트랜지스터의 한계를 극복하기 위하여 본 발명의 다른 실시예에 따른 반도체 장치(300)는 벌크 전압 유지부(350)를 구비하여 PMOS 트랜지스터(ML2, ML3, MR2, MR3)의 벌크 전압을 소정 레벨만큼 상승된 전압 레벨로 유지시켜 벌크 순방향 바이어스 현상과 래치-업 현상을 방지할 수 있다.

벌크 전압 유지부(350)는 복수의 PMOS 트랜지스터(ML4, ML5, MR4, MR5)를 구비할 수 있다. PMOS 트랜지스터(ML4)는 제 1 단이 제 1 승압 노드(BL)에 연결되고 상기 제 1 제어 신호(TCO)가 게이트에 인가된다. PMOS 트랜지스터(ML4)는 제 1 단이 PMOS 트랜지스터(ML5)의 제 2 단과 연결되고 게이트와 제 2 승압 노드(BR)가 연결된다. PMOS 트랜지스터(MR4)는 제 1 단이 PMOS 트랜지스터(ML4)의 제 2 단과 연결되고 게이트와 제 1 승압 노드(BL)가 연결된다. PMOS 트랜지스터(MR3)는 제 1 단이 PMOS 트랜지스터(MR4)의 제 2 단과 연결되고 제 2 단이 제 2 승압 노드(BR)에 연결되며 제 1 제어 신호(TCO)가 게이트에 인가된다. PMOS 트랜지스터(ML4)와 PMOS 트랜지스터(MR4) 사이의 노드는 각각의 PMOS 트랜지스터(ML2, ML3, ML4, ML5, MR2, MR3, MR4, MR5)의 바디(body)와 연결된다.

도 4는 도 1 내지 도 3의 제 1 내지 제 3 제어 신호(TCO, Φ1A, Φ2A)를 발생하는 제어 신호 발생부(400)의 회로도이다.

도 1 내지 도 4를 참조하면, 제어 신호 발생부(400)는 제 1 연산부(410), 제 2 연산부(430) 및 제 3 연산부(450)를 구비할 수 있다. 제 1 연산부(410)는 제 1 초기 입력 신호(Φ1_IN) 및 제 2 초기 입력 신호(Φ2_IN)를 이용하여 제 1 제어 신호(TCO)를 발생한다. 제 2 연산부(430)는 제 1 초기 입력 신호(Φ1_IN)를 지연한 제 1 입력 신호(Φ1) 및 제 1 초기 입력 신호(Φ1_IN)를 이용하여 제 2 제어 신호(Φ1A)를 발생한다. 제 3 연산부(450)는 제 2 초기 입력 신호(Φ2_IN)를 지연한 제 2 입력 신호(Φ2) 및 제 2 초기 입력 신호(Φ2)를 이용하여 제 3 제어 신호(Φ2A)를 발생한다.

제 1 연산부(410)는 OR-NAND 논리 회로 게이트(417) 및 제어신호 승압부(415)를 구비할 수 있다. 제 2 연산부(430)는 제 1 입력 신호 발생부(433), 제 1 지연부(435) 및 제 1 NOR 게이트(437)를 구비할 수 있다. 제 3 연산부(450)는 제 2 입력 신호 발생부(453), 제 2 지연부(455) 및 제 2 NOR 게이트(457)를 구비할 수 있다. 제 1 내지 제 3 연산부(410, 430, 450)의 동작과 관련하여서는 도 5(a) 및 도 5(b)를 참조하여 보다 상세하게 설명한다.

도 5(a)는 본 발명의 일 실시예에 따른 도 4의 제어 신호 발생부(400)의 신호들의 파형도이고, 도 5(b)는 본 발명의 다른 일 실시예에 따른 도 4의 제어 신호 발생부(400)의 신호들의 파형도이다.

도 5(a)는 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)가 정확하게 반대의 위상을 가지는 경우이다. 보다 정확하게는 제 1 초기 입력 신호(Φ1_IN) 및 제 2 초기 입력 신호(Φ2_IN)가 정확하게 반대의 위상을 가지는 경우이다. 도 5(b)는 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)가 정확하게 반대의 위상을 가지지 않는 경우이다. 보다 정확하게는, 제 1 초기 입력 신호(Φ1_IN)와 제 2 초기 입력 신호(Φ2_IN)가 정확하게 반대의 위상을 가지지 않는 경우이다.

도 4 내지 도 5(b)를 참조하면, 제 1 입력 신호 발생부(433)는 제 1 초기 입력 신호(Φ1_IN)를 제 1 시간(Δt1)만큼 지연시켜 제 1 입력 신호(Φ1)로서 출력한다. 제 1 지연부(435)는 제 1 입력 신호(Φ1)를 제 2 시간(Δt2)만큼 지연시켜 제 1 지연 신호(Φ1_S)로서 출력한다. 제 1 입력 신호 발생부(433) 및 제 1 지연부(435)는 인버터 체인으로 구현할 수 있다. 다만, 본 발명이 도 4에서와 같이 인버터 체인으로 구현하는 경우에 한정되는 것은 아니고, 다른 지연 수단을 이용하여 지연을 하는 경우에도 본 발명과 동일한 효과를 얻을 수 있다. 제 1 NOR 게이트(437)는 제 1 초기 입력 신호(Φ1_IN)와 제 1 지연 신호(Φ1_S)를 부정 논리합 연산을 하여 제 2 제어 신호(Φ1A)로서 출력한다. 즉, 제 2 연산부(430)를 이용하여 제 1 입력 신호(Φ1)와 반대의 위상을 가지고 제 1 입력 신호(Φ1)가 제 1 논리 상태인 구간보다 넓은 구간에서 제 2 논리 상태인 제 2 제어 신호(Φ1A)를 발생할 수 있다.

제 2 입력 신호 발생부(453)는 제 2 초기 입력 신호(Φ2_IN)를 제 1 시간(Δ t1)만큼 지연시켜 제 2 입력 신호(Φ2)로서 출력한다. 제 2 지연부(455)는 제 2 입력 신호(Φ2)를 제 2 시간(Δt2)만큼 지연시켜 제 2 지연 신호(Φ2_S)로서 출력한다. 제 2 입력 신호 발생부(453) 및 제 2 지연부(455)는 제 1 입력 신호 발생부(433) 및 제 1 지연부(435)와 동일하게 인버터 체인으로 구현할 수 있으나, 앞서 설명한 바와 같이 본 발명이 이 경우에 한정되는 것은 아니다. 또한, 제 1 입력 신호 발생부(433)와 제 2 입력 신호 발생부(453)는 동일한 지연량(Δt1)을 가질 수 있고, 제 1 지연부(435)와 제 2 지연부(455)도 동일한 지연량(Δt2)을 가질 수 있다. 제 2 NOR 게이트(557)는 제 2 초기 입력 신호(Φ2_IN)와 제 2 지연 신호(Φ2_S)를 부정 논리합 연산을 하여 제 3 제어 신호(Φ2A)로서 출력한다. 즉, 제 3 연산부(450)를 이용하여 제 2 입력 신호(Φ2)와 반대의 위상을 가지고 제 2 입력 신호(Φ2)가 제 2 논리 상태인 구간보다 좁은 구간에서 제 1 논리 상태인 제 3 제어 신호(Φ2A)를 발생할 수 있다.

OR-NAND 논리 회로 게이트(417)는 제 1 초기 입력 신호(Φ1_IN) 및 제 2 지연 신호(Φ2_S)를 논리합 연산한 결과 및 제 2 초기 입력 신호(Φ2_IN) 및 제 1 지연 신호(Φ1_S)를 논리합 연산한 결과를 부정 논리곱 연산한다. 제어 신호 승압부(415)는 OR-NAND 논리 회로 게이트(417)의 출력 신호(TCI)를 승압하여 제 1 제어 신호(TCO)로서 출력한다. 도 4의 제어 신호 승압부(415)는 일 실시예일 뿐 본 발명의 제어 신호 승압부(415)가 도 4의 경우에 한정되는 것은 아니며, OR-NAND 논리 회로 게이트(417)의 출력 신호(TCI)를 승압하여 출력할 수 있다면 다른 형태의 승압회로를 제어 신호 승압부(415)로 이용할 수 있다. 앞서 설명한 바와 같이 MOS 트 랜지스터(ML1)와 MOS 트랜지스터(MR1)는 게이트에 상기 전원 전압(VDD)과 MOS 트랜지스터(ML1, MR1)의 문턱 전압(Vth)의 전압 레벨을 합한 전압 레벨이상의 전압이 인가되는 경우 턴 온된다. 유사하게, MOS 트랜지스터(ML3)와 MOS 트랜지스터(MR3)도 게이트에 상기 전원 전압(VDD)과 MOS 트랜지스터(ML3, MR3)의 문턱 전압(Vth)의 전압 레벨을 합한 전압 레벨이하의 전압이 인가되는 경우 턴 온된다. 따라서, 제 1 제어 신호(TCO)는 논리 하이 상태인 경우 2VDD-Vth 보다 높은 전압 레벨을 가지고, 논리 로우 상태인 경우 VDD+Vth보다 낮은 전압 레벨을 가지는 것이 바람직하다. 즉, 제 1 연산부(410)를 이용하여 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)가 동일한 논리 상태인 구간에서 제 1 논리 상태이고 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)가 상이한 논리 상태인 구간에서 제 2 논리 상태인 제 1 제어 신호(TCO)를 발생할 수 있다.

다만, 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)가 정확하게 반대의 위상을 가지지 않는 경우에는, 도 5(b)에 도시된 바와 같이 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)가 제 1 논리 상태인 구간(Δt3)에서 제 1 제어 신호(TCO)가 제 2 논리 상태일 수도 있다. 그러나, 이 경우 도 1을 참조하면, 제 1 입력 신호(Φ1)와 제 2 입력 신호(Φ2)가 모두 제 1 논리 상태이므로 트랜지스터(ML2, MR2)가 모두 턴 오프 상태이므로 출력 노드(Vout)에서 제 1 및 제 2 승압 노드(BL, BR) 방향으로 누설 전류가 발생하지 않는다. 따라서, 제 1 제어 신호(TCO)가 제 2 논리 상태이더라도 상기 펌핑 손실은 발생하지 않는다.

이상에서 제어 신호 발생부(400)의 일 실시예와 제어 신호 발생부(400)에서 발생하는 신호들에 대하여 설명하였다. 다만, 본 발명이 도 4의 제어 신호 발생부(400)를 이용하여 제 1 내지 제 3 제어 신호(TCO, Φ1A, Φ2A)를 발생하는 경우에 한정되는 것은 아니며, 다른 구성을 이용하여도 도 2(a) 및 도 2(b)에 도시된 것과 같이 제 1 내지 제 3 제어 신호(TCO, Φ1A, Φ2A)를 발생할 수 있다면 본 발명의 권리범위에 포함된다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 본 발명의 일 실시예에 따라 차지 펌핑 동작을 수행하는 반도체 장치(100)의 회로도이다.

도 2(a)는 본 발명의 일 실시예에 따른 도 1의 반도체 장치의 신호들의 파형도이다.

도 2(b)는 본 발명의 다른 일 실시예에 따른 도 1의 반도체 장치의 신호들의 파형도이다.

도 3은 본 발명의 다른 실시예에 따라 차지 펌핑 동작을 수행하는 반도체 장치의 회로도이다.

도 4는 도 1 내지 도 3의 제 1 내지 제 3 제어 신호를 발생하는 제어 신호 발생부의 회로도이다.

도 5(a)는 본 발명의 일 실시예에 따른 도 4의 제어 신호 발생부의 신호들의 파형도이다.

도 5(b)는 본 발명의 다른 일 실시예에 따른 도 4의 제어 신호 발생부의 신호들의 파형도이다.

Claims (22)

1. 차지 펌핑(charge pumping) 동작을 수행하는 반도체 장치에 있어서,

   제 1 입력 신호, 제 2 입력 신호 및 초기 전압을 이용하여 상기 초기 전압보다 높은 승압 전압을 출력하는 제 1 및 제 2 펌핑부; 및

   상기 제 1 및 제 2 펌핑부를 제어하는 제어부를 구비하고,

   상기 각각의 제 1 및 제 2 펌핑부는,

   초기화 동작 시에 승압 노드의 전압 레벨을 상기 초기 전압 레벨로 제어하는 초기화부;

   상기 차지 펌핑 동작 시에 상기 제 1 입력 신호 또는 상기 제 2 입력 신호를 이용하여 상기 승압 노드의 전압 레벨을 상기 승압 전압 레벨로 승압하는 부스팅부; 및

   상기 승압 전압의 출력 여부를 제어하는 전송부를 구비하고,

   상기 제어부는,

   상기 제 1 입력 신호와 상기 제 2 입력 신호가 동일한 논리 상태인 구간동안, 상기 승압 전압이 상기 전송부를 통하여 출력되지 않도록 제어하거나 상기 초기화부가 디스에이블되도록 제어하는 것을 특징으로 하는 반도체 장치.
2. 제1항에 있어서, 상기 제어부는,

   상기 제 1 입력 신호와 상기 제 2 입력 신호가 제 1 논리 상태인 구간에서는 상기 초기화부가 디스에이블되도록 제어하고, 상기 제 1 입력 신호와 상기 제 2 입력 신호가 제 2 논리 상태인 구간에서는 상기 승압 전압이 상기 전송부를 통하여 출력되지 않도록 제어하는 것을 특징으로 하는 반도체 장치.
3. 제1항에 있어서, 상기 제어부는,

   상기 제 1 입력 신호와 상기 제 2 입력 신호가 동시에 트랜지션(transition)하는 구간에서는 상기 승압 전압이 상기 전송부를 통하여 출력되지 않도록 제어하고 상기 초기화부가 디스에이블되도록 제어하는 것을 특징으로 하는 반도체 장치.
4. 제1항에 있어서, 상기 반도체 장치는,

   제 1 내지 제 3 제어 신호를 발생하여 상기 제어부로 출력하는 제어 신호 발생부를 더 구비하고,

   상기 제 1 제어 신호는,

   상기 제 1 입력 신호와 상기 제 2 입력 신호가 동일한 논리 상태인 구간에서 제 1 논리 상태이고 상기 제 1 입력 신호와 상기 제 2 입력 신호가 상이한 논리 상태인 구간에서 제 2 논리 상태이고,

   상기 제 2 제어 신호는,

   상기 제 1 입력 신호와 반대의 위상을 가지고 상기 제 1 입력 신호가 상기 제 1 논리 상태인 구간보다 넓은 구간에서 상기 제 2 논리 상태이며,

   상기 제 3 제어 신호는,

   상기 제 2 입력 신호와 반대의 위상을 가지고 상기 제 2 입력 신호가 상기 제 2 논리 상태인 구간보다 좁은 구간에서 제 1 논리 상태인 것을 특징으로 하는 반도체 장치.
5. 제4항에 있어서, 상기 제어부는,

   상기 승압 노드와 상기 전송부 사이에 연결되고, 상기 제 1 제어 신호에 응답하여 상기 승압 전압의 출력 여부를 제어하는 전송 제어 수단;

   상기 제 2 제어 신호에 응답하여 상기 제 1 펌핑부의 초기화부의 인에이블 여부를 제어하는 제 1 인에이블 제어 수단; 및

   상기 제 3 제어 신호에 응답하여 상기 제 2 펌핑부의 초기화부의 인에이블 여부를 제어하는 제 2 인에이블 제어 수단을 구비하는 것을 특징으로 하는 반도체 장치.
6. 제5항에 있어서, 상기 전송 제어 수단은,

   상기 제 1 펌핑부의 승압 노드와 상기 제 1 펌핑부의 전송부 사이에 연결되고 상기 제 1 제어 신호가 게이트에 인가되는 제 1 MOS 트랜지스터; 및

   상기 제 2 펌핑부의 승압 노드와 상기 제 2 펌핑부의 전송부 사이에 연결되고 상기 제 1 제어 신호가 게이트에 인가되는 제 2 MOS 트랜지스터를 구비하고,

   상기 제 1 MOS 트랜지스터 및 제 2 MOS 트랜지스터는,

   상기 제 1 입력 신호와 상기 제 2 입력 신호가 동일한 논리 상태인 구간동안 상기 제 1 제어 신호에 응답하여 오프(off)상태인 것을 특징으로 하는 반도체 장치.
7. 제6항에 있어서, 상기 제 1 펌핑부의 전송부는,

   상기 제 1 MOS 트랜지스터와 상기 출력 노드 사이에 연결되고 게이트와 상기 제 2 펌핑부의 승압 노드가 연결되는 제 3 MOS 트랜지스터이고,

   상기 제 2 펌핑부의 전송부는,

   상기 제 2 MOS 트랜지스터와 상기 출력 노드 사이에 연결되고 게이트와 상기 제 1 펌핑부의 승압 노드가 연결되는 제 4 MOS 트랜지스터이며,

   상기 제 1 내지 제 4 MOS 트랜지스터는,

   PMOS 트랜지스터인 것을 특징으로 하는 반도체 장치.
8. 제7항에 있어서, 상기 반도체 장치는,

   상기 제 1 내지 제 4 MOS 트랜지스터의 벌크(bulk) 전압을 일정하게 유지하는 벌크 전압 유지부를 더 구비하는 것을 특징으로 하는 반도체 장치.
9. 제5항에 있어서, 상기 제 1 인에이블 제어 수단은,

   상기 제 2 제어 신호를 승압하여 출력하고,

   상기 제 2 인에이블 제어 수단은,

   상기 제 3 제어 신호를 승압하여 출력하는 것을 특징으로 하는 반도체 장치.
10. 제5항에 있어서,

    상기 제 1 펌핑부의 초기화부는, 제 1 단에 상기 초기 전압이 인가되고 제 2 단은 상기 제 1 펌핑부의 승압 노드와 연결되며 게이트에 상기 제 1 인에이블 제어 수단의 출력 신호가 인가되는 제 1 MOS 트랜지스터를 구비하고,

    상기 제 2 펌핑부의 초기화부는, 제 1 단에 상기 초기 전압이 인가되고 제 2 단은 상기 제 2 펌핑부의 승압 노드와 연결되며 게이트에 상기 제 2 인에이블 제어 수단의 출력 신호가 인가되는 제 2 MOS 트랜지스터를 구비하고,

    상기 제 1 인에이블 제어 수단은,

    제 1 단에 상기 초기 전압이 인가되고 제 2 단은 상기 제 1 인에이블 제어 수단의 출력단 및 상기 제 1 펌핑부의 제 1 MOS 트랜지스터의 게이트와 연결되며 게이트는 상기 제 1 펌핑부의 승압 노드와 연결되는 제 3 MOS 트랜지스터; 및

    일단에 상기 제 2 제어 신호가 인가되고 타단이 상기 제 3 MOS 트랜지스터의 제 2 단과 연결되는 제 1 커패시터를 구비하고,

    상기 제 2 인에이블 제어 수단은,

    제 1 단에 상기 초기 전압이 인가되고 제 2 단은 상기 제 2 인에이블 제어 수단의 출력단 및 상기 제 2 펌핑부의 제 1 MOS 트랜지스터의 게이트와 연결되며 게이트는 상기 제 2 펌핑부의 승압 노드와 연결되는 제 4 MOS 트랜지스터; 및

    일단에 상기 제 3 제어 신호가 인가되고 타단이 상기 제 4 MOS 트랜지스터의 제 2 단과 연결되는 제 2 커패시터를 구비하는 것을 특징으로 하는 반도체 장치.
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