KR19980014994A - 고전위 발생회로 - Google Patents

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KR19980014994A
KR19980014994A KR1019960034201A KR19960034201A KR19980014994A KR 19980014994 A KR19980014994 A KR 19980014994A KR 1019960034201 A KR1019960034201 A KR 1019960034201A KR 19960034201 A KR19960034201 A KR 19960034201A KR 19980014994 A KR19980014994 A KR 19980014994A
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오진근
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김주용
현대전자산업 주식회사
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Abstract

본 발명은 외부전원전압의 변동에 상관없이 일정한 고전위를 출력한 고전위 발생회로에 관한 것으로, 파워-업 신호가 액티브될 때 전위레벨을 감지한 고전위 검출 신호에 의해 펄스 신호를 발생하는 링 오실레이터와, 고전위를 만들기 위해 전하를 펌핑시켜 주는 펌필 수단과, 상기 링 오실레이터의 출력신호에 의해 상기 펌핑 수단의 동작을 제어하는 펌프 구동수단과, 상기 펌프 구동수단 및 펌핑 수단으로 공급되는 외부전원전압이 변동되더라도 일정한 전원전압을 상기 펌프 구동수단과 펌핑 수단으로 공급되도록 조절하는 동작전압 조절수단을 구비하여 칩 내부의 전원선에서 발생하는 노이즈 감소 및 소비전력을 낮추는 효과가 있다.

Description

고전위 발생회로
제1도는 종래의 고전위 발생회로의 액티브 오실레이터 부분을 도시한 회로도.
제2도는 본 발명의 일실시예에 의한 고전위 발생회로의 상세회로도.
제3도는 제2도에 도시된 동작전압 조절부의 제어신호를 발생하는 외부동작전압 레벨 검출부의 상세회로도.
제4도는 상기 외부동작전압 레벨 검출부의 각 부분 동작 타이밍도.
*도면의 주요 부분에 대한 부호의 설명*
100:링 오실레이터부110:펌프 구동부
120:펌핑 회로부200:동작전압 조절부
I1~I11:인버터MP1~MP4:PMOS형 트랜지스터
MN1~MN3:NMOS형 트랜지스터NA1:NAND 게이트
본 발명은 반도체 기억장치의 고전위 발생회로(Vpp Generator)에 관한 것으로, 특히 외부전원전압의 변동에 상관없이 일정한 고전위를 출력하도록 한 고전위 발생회로에 관한 것이다.
본 발명은 고전위 발생회로뿐만 아니라, 기판전위 발생회로, 내부전위 발생회로에도 적용이 가능하며 그에 따른 효과도 동일하게 얻을 수 있다.
본 발명은 전원전위(Vcc) 보다 높은 전위를 사용하는 모든 반도체 기억장치에 적용될 수 있다.
통상적으로 디램(DRAM) 칩(chip)을 동작시키기 위해서는 외부에서 공급되는 전원전위(Vdd,Vcc)외에 기판전위(Vbb), 고전위(Vpp), 워드라인 부스팅전위(Vxg)등의 내부전원을 필요로 하게 된다.
이들 내부전원을 간략하게 소개하면, 우선 Vbb는 NMOS 트랜지스터의 백 게이트 바이어스(back gate bias) 전원으로 사용되는 기판전위로서 그 값은 음의 값을 갖는다. 그리고 Vpp는 워드라인을 액티브시키기 위한 고전위로서, 구동전위(Vdd,Vcc) 보다 최소한 문턱전위 이상의 높은 전위를 갖는다.
마지막으로 Vxg는 워드라인 드라이버(로오 디코더)가 NMOS 타입일 경우 NMOS 게이트를 부스트랩시켜 풀 고전위(full Vpp)로 워드라인을 액티브시켜야 하는데, 이때 부스트랩 동작에 사용되는 또다른 NMOS 트랜지스터의 게이트에 인가되는 전원이다. 이 전위의 레벨은 전원전위(Vcc)+문턱전위(Vt) 이하이어야 한다. 즉, 고전위(Vpp)와 전원전위(Vpp)와 전원전위(Vcc)의 중간값을 채택하여 부스트랩 레벨을 상승시키는 효과를 기대하는 것으로, 그 구현하는 방법은 단순한 저항을 이용하여 고전위(Vpp)를 분압하는 분압기 형태가 흔히 쓰인다.
본 발명은 고전위(Vpp)에 관한 것으로, 더 자세하게는 워드라인에 고전위를 공급하기 위한 고전위 발생회로에 대한 것이다. 이 고전위 발생회로는 디램 셀을 구성하는 하나의 셀 트랜지스터가 NMOS를 사용하므로 문턱전압(Threshold Voltage:Vt)에 의한 전류 손실을 고려하여 전원전압(Vcc)+문턱전압(Vt)+△V의 전위(Vpp)를 발생하여야 한다.
참고로, 상기 고전위 발생회로로부터 발생된 고전위(Vpp)는 첫째 워드라인을 액티브시켜야 하고, 둘째, 두 블럭이 센스 앰프를 공유할 경우 비트라인을 양자택일하는 신호가 필요로 하게 되는데, 이때의 신호는 스위치 역할을 하는 NMOS 트랜지스터를 구동시켜야 하기 때문에 문턱 전압에 의한 손실을 없애기 위한 고전위를 사용한다. 그리고 세째로, NMOS 트랜지스터 구동형 데이타 출력버퍼에서 고전위가 사용할 수도 있다.
제1도는 종래의 고전위 발생회로의 액티브 오실레이터 부분의 회로도를 도시한 것이다.
반도체 기억장치인 디램(DRAM)에서 대기 상태 전류의 대부분이 오실레이터에서 많이 발생하여 전력소비가 많았다.
상기 동작을 살펴보면, 제어신호(ppeact_b)가 '하이'이면, 제1노드(N1)가 '로우'가 되어 제1NAND 게이트(NA1)를 지난 3노드(N3)는 '하이'가 되고 제4노드(N4)는 '로우'가 된다. 그리고, 제6노드(N6)는 '로우'가 되고 제5노드(N5)와 제7노드(N7)는 '하이'가 된다. 따라서 제1출력신호(ppe1)의 전위는 '하이'가 되고, 제2출력신호(ppe2)의 전위는 '로우'로 프리차지되어 펌프가 작동하지 않는다.
반면에, 제어신호(ppeact_b)가 '로우'이면, 제1노드(N1)는 '하이'가 되고, 제3노드(N3)가 '하이'로 프리차지되어 있으면 제1인버터(I1) 내지 제4인버터(I4)를 통과한 제2노드(N2)는 '하이'이고, 제1NAND게이트(NA1)의 출력 노드인 제3노드(N3)의 전위는 '하이'에서 '로우'로 바뀌게 된다. 그러면 제6인버터(I6)에 의해 '하이'가 된 제4노드(N4)의 전위는 턴-온된 제1NMOS 트랜지스터(MN1)를 지나 제6노드(N6)로 '하이' 신호를 전달한다. 따라서 제1출력신호(ppe1)는 '하이'에서 '로우'로 바뀌어서 프리차지와 펌핑을 되풀이 한다. 한편, 상기 제3노드(N3)가 '로우'로 프리차지되어 있더라도 제1인버터(I1) 내지 제4인버터(I4) 및 제1NAND게이트(NA1)로 구성된 오실레이터에 의해 제3노드(N3)의 전위신호는 '하이'로 바뀌어서 제4노드(N4)와 제6노드(N6)의 전위신호를 '로우'로 전이시키게 된다. 따라서 제1출력신호(ppe1)는 '로우'에서 '하이'로 바뀌게 되고, 이와 같은 동작을 되풀이 하여 제1출력전압(ppe1)과 제2출력전압(ppe2)이 교대로 전하 펌핑을 하게 된다.
그런데, 상기의 고전위 발생회로는 외부전원전압(Vext)에 변동이 생길 경우 이 변동된 전원전압의 영향에 의해 출력단에서 노이즈가 생기게 되고 또한 소비전력이 증가하는 문제점이 있었다. 즉, 디램에서 동작전압이 5V인 경우에 외부전원전압이 여러가지 원인으로 인해 디램의 동작전압보다 높이 올라가면 출력단에 노이즈가 생기게 되고 소비전력이 증가하게 된다. 반면에, 외부전원전압이 디램의 동작전압보다 낮을 경우 오동작 및 동작속도의 지연등이 생기는 문제점이 있었다.
따라서 본 발명에서는 외부전원전압의 변동에 상관없이 일정한 고전위를 출력하도록 함으로써, 전력소모와 잡음을 줄인 고전위 발생회로를 제공하는데에 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명의 고전위 발생회로는 파워-업 신호가 액티브될 때 전위레벨을 감지한 고전위 검출 신호에 의해 펄스 신호를 발생하는 링 오실레이터와, 고전위를 만들기 위해 전하를 펌핑시켜 주는 펌핑 수단과, 상기 링 오실레이터의 출력신호에 의해 상기 펌핑 수단의 동작을 제어하는 펌프 구동수단과, 상기 펌프 구동수단 및 펌핑 수단으로 공급되는 외부전원전압이 변동되더라도 일정한 전원전압을 상기 펌프 구동수단과 펌핑 수단으로 공급되도록 조절하는 동작전압 조절수단을 구비하였다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명하기로 한다.
제2도는 본 발명의 일실시예에 의한 고전위 발생회로의 상세회로도로서, 파워-업 신호가 액티브될 때 전위레벨을 감지한 고전위 검출회로(도시안됨)의 출력 신호(ppeact_b)에 의해 펄스 신호를 발생하는 링 오실레이터부(100)와, 고전위를 만들기 위해 전하를 펌핑시켜 주는 펌핑 회로부(120)와, 상기 링 오실레이터부(100)의 출력신호에 의해 상기 펌핑 회로부(120)의 동작을 제어하는 펌프 구동부(110)와, 상기 펌프 구동부(110) 및 펌핑 회로부(120)로 공급되는 외부전원전압(Vext)이 변동되더라도 일정한 전원전압을 상기 회로에 공급되도록 조절하는 동작전압 조절부(200)를 구비한다.
상기 링 오실레이터부(100)는 제3노드(N3)와 제2노드(N2) 사이에 직렬접속된 제1 내지 제4인버터(I1~I4)와, 제어신호(ppeact_b)를 반전시켜 제1노드(N1)로 출력하는 제5인버터(I5)와, 상기 제2노드(N2)와 제1노드(N1) 상의 신호를 NAND 연산하여 제3노드(N3)로 출력하는 제1NAND 게이트(NA1)와, 상기 제3노드(N3)와 제4노드(N4) 사이에 접속된 제6인버터(I6)로 구성된다. 상기 동작전압 조절부(200)는 외부전원전압(Vext)과 제8노드(N8) 사이에 접속되며 게이트가 제9노드(N9)에 연결된 제4PMOS 트랜지스터(MP4)와, 상기 제9노드(N9)와 접지전압(Vss) 사이에 접속되며 게이트에 제어신호(cont)가 인가되는 제3NMOS 트랜지스터(MN3)와, 상기 제9노드(N9)와 제8노드(N8) 사이에 접속되며 게이트에 제어신호(cont)가 인가되는 제3PMOS 트랜지스터(MP3)로 구성된다. 상기 펌프 구동부(110)는 상기 제8노드(N8)와 제6, 제7노드(N6,N7) 사이에 접속되며 게이트가 크로스 커플 구조로 연결된 제1, 제2 PMOS 트랜지스터(MP1,MP2)와, 상기 제6노드(N6)와 제4노드(N4) 사이에 접속되며 게이트가 전원전압(Vcc)에 연결된 제1NMOS 트랜지스터(MN1)와, 상기 제7노드(N7)와 제5노드(N5) 사이에 접속되며 게이트가 전원전압(Vcc)에 연결된 제2NMOS 트랜지스터(MN2)와, 상기 제4노드(N4)와 제5노드(N5) 사이에 접속된 제7인버터(I7)로 구성된다. 상기 펌핑 회로부(120)는 상기 제6노드(N6)와 제1출력단자(ppe1) 사이에 접속된 제8인버터(I8)와, 상기 제1출력단자(ppe1)와 제2출력단자(ppe2) 사이에 직렬접속된 홀수개의 제9 내지 제11인버터(I9~I11)로 구성된다.
상기 구성에 의하여 그 동작을 살펴보면, 먼저 동작전압이 5V인 제품에서 외부전원전압(Vext)이 6V라면, 상기 동작전압 조절부(200)의 제어 신호(cont)가 '로우'가 되어 제3NMOS 트랜지스터(MN3)는 턴-오프되고, 제3PMOS 트랜지스터(MP3)는 턴-온되어 상기 제4PMOS 트랜지스터(MP4)를 하나의 다이오드(diode)로 동작시키게 된다. 따라서, 제8노드(N8)의 전압은 외부전원전압(Vext)에서 상기 제4PMOS 트랜지스터(MP4)의 문턱전압(Vtp)만큼 뺀 전압이 되어 처음 동작전압보다 높았던 외부전원전압이 낮추어진 전압으로 구동함으로써, 소비전력과 노이즈를 감소시켰다.
반면에, 동작전압이 5V인 제품에서 외부전원전압(Vext)이 4.3V로 낮다면, 상기 동작전압 조절부(200)의 제어신호(cont)가 '하이'가 되어 상기 제3PMOS 트랜지스터(MP3)는 턴-오프시키고, 상기 제3NMOS 트랜지스터(MN3)는 턴-온시킴으로써 제9노드(N9)를 그라운드(ground) 전위로 낮추어 제4PMOS 트랜지스터(MP4)를 강하게 턴-온시키게 된다. 따라서, 상기 제8노드(N8)의 전위는 현재의 외부전원전압(4.3V)을 손실없이 그대로 전달받게 된다.
본 발명의 동작전압 조절부(200)는 외부전원전압(Vext)이 아닌 내부전압(Vint), 접지전압(Vss) 등에 두루 적용이 가능하다.
제3도는 제2도에 도시된 동작전압 조절부(200)의 제어신호(cont)를 발생하는 외부동작전압 레벨 검출부의 상세회로도를 도시한 것으로, 외부전원전압(Vext) 및 제10노드(N10) 사이에 접속되며 게이트가 접지전압(Vss)에 연결된 제5PMOS 트랜지스터(MP5)와, 상기 제10노드(N10)와 접지저압(Vss) 사이에 다이오드 구조로 직렬접속된 제4 내지 제7NMOS 트랜지스터(MN4 내지 MN7)와, 상기 외부전원전압(Vext)과 제11노드(N11) 사이에 접속되며 게이트가 상기 제10노드(N10)에 연결된 제6PMOS 트랜지스터(MP6)와, 상기 제11노드(N11)와 접지전압(Vss) 사이에 접속되며 게이트가 상기 제10노드(N10)에 연결된 제8NMOS 트랜지스터(MN8)와, 상기 외부동작전압(Vext)과 제어신호(cont) 출력노드인 제12노드(N12) 사이에 접속되며 게이트가 상기 제11노드(N11)에 연결된 제7PMOS 트랜지스터(MP7)와, 상기 제12노드(N12)와 접지전압 사이에 접속되며 게이트가 상기 제11노드(N11)에 연결된 제9NMOS 트랜지스터(MN9)로 구성된다.
상기 동작을 제4도에 도시된 동작 타이밍도를 보면서 설명하기로 한다.
먼저, 상기 제4 내지 제7 NMOS 트랜지스터(MN4 내지 MN7)의 문턱전위(Vt)가 0.7V라 할때, 다이오드 구조를 갖는 이들 트랜지스터들로 인하여 상기 제10노드(N10)의 전위 신호는 약 2.8V 정도의 기준 전압을 유지한다.
외부동작전압(Vext)이 증가함에 따라 상기 제11노드(N11)는 상기 제10노드(N10)의 2.8V 전위보다 낮은 전위에서 제6PMOS 트랜지스터(MP6)의 턴-온으로 레벨이 증가된다. 출력단자인 제12노드(N12)는 상기 제11노드(N11)의 반전으로 '하이'레벨을 유지한다. 외부동작전압(Vext)이 5.7V일때 제4도의 Q2점에서 제10노드(N10)(=2.8V)와 제11노드(N11)가 같아지다가 제11노드(N11)가 2.8V 이상으로 증가하면 제7PMOS 트랜지스터(MP7)의 VGSN가 제9NMOS 트랜지스터(MN9)의 VGSN보다 작아지기 때문에 드라이브 능력이 Dn(MN9)≫Dp(MP7)이기 때문에 제12노드(N12)가 '로우'가 된다.
제4도에서, Q2점, Vext=5.7V에서 반전되나, 제2도의 제3PMOS 트랜지스터(MP3)의 문턱전위(Vt)가 1V로 가정하면, 실제는 Q1점, Vext=5.9V에서 로직로우가 되어 'Vext-Vtp'를 공급하여 동작한다.
이상에서 설명한 바와 같이, 본 발명의 고전위 발생회로를 반도체 기억장치 내부에 사용하게 될 경우 외부전원전압의 변동에 상관없이 일정한 고전위를 출력하도록 함으로써, 전력소모와 노이즈를 줄이는 효과가 있다.

Claims (4)

  1. 반도체 기억장치에 있어서,
    파워-업 신호가 액티브될 때 전위레벨을 감지한 고전위 검출 신호에 의해 펄스 신호를 발생하는 링 오실레이터와,
    고전위를 만들기 위해 전하를 펌핑시켜 주는 펌핑 수단과,
    상기 링 오실레이터의 출력신호에 의해 상기 펌핑 수단의 동작을 제어하는 펌프 구동수단과,
    상기 펌프 구동수단 및 펌핑 수단으로 공급되는 외부전원전압이 변동되더라도 일정한 전원전압을 상기 펌프 구동수단과 펌핑 수단으로 공급되도록 조절하는 동작전압 조절수단을 구비하는 것을 특징으로 하는 고전위 발생회로.
  2. 제1항에 있어서,
    상기 동작전압 조절수단은,
    상기 외부전원전압이 동작전압보다 높을 경우에는 낮추고, 낮을 경우에는 외부전원전압을 손실없이 그대로 출력하는 것을 특징으로 하는 고전위 발생회로.
  3. 제1항에 있어서,
    상기 동작전압 조절수단은,
    외부전원전압(Vext)과 제8노드(N8) 사이에 접속되며 게이트가 제9노드(N9)에 연결된 제4PMOS 트랜지스터(MP4)와, 상기 제9노드(N9)와 접지전압(Vss) 사이에 접속되며 게이트에 제어신호(cont)가 인가되는 제3NMOS 트랜지스터(MN3)와, 상기 제9노드(N9)와 제8노드(N8) 사이에 접속되며 게이트에 제어신호(cont)가 인가되는 제3PMOS 트랜지스터(MP3)로 구성되는 것을 특징으로 하는 고전위 발생회로.
  4. 제3항에 있어서,
    상기 제어신호(cont)를 발생하는 외부구동전압 검출수단은,
    외부전원전압(Vext) 및 제10노드(N10) 사이에 접속되며 게이트가 접지전압(Vss)에 연결된 제5PMOS 트랜지스터(MP5)와, 상기 제10노드(N10)와 접지전압(Vss) 사이에 다이오드 구조로 직렬접속된 제4 내지 제7NMOS 트랜지스터(MN4 내지 MN7)와, 상기 외부전원전압(Vext)과 제11노드(N11) 사이에 접속되며 게이트가 상기 제10노드(N10)에 연결된 제6PMOS 트랜지스터(MP6)와, 상기 제11노드(N11)와 접지전압(Vss) 사이에 접속되며 게이트가 상기 제10노드(N10)에 연결된 제8NMOS 트랜지스터(MN8)와, 상기 외부동작전압(Vext)과 제어신호(cont) 출력노드인 제12노드(N12) 사이에 접속되며 게이트가 상기 제11노드(N11)에 연결된 제7PMOS 트랜지스터(MP7)와, 상기 제12노드(N12)와 접지전압 사이에 접속되며 게이트가 상기 제11노드(N11)에 연결된 제9NMOS 트랜지스터(MN9)로 구성되는 것을 특징으로 하는 고전위 발생회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100316053B1 (ko) * 1999-12-29 2001-12-12 박종섭 고전위 발생장치의 Ｖｐｐ 레벨 감지기

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