JP2826073B2 - 改良されたブートストラップ回路 - Google Patents
改良されたブートストラップ回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
Description
【０００１】
【産業上の利用分野】本発明は、特定論理の２進信号を
昇圧させるブートストラップ（Bootstrap)回路に関し、
特に電源電圧の変動により出力負荷量を調節して一定の
昇圧電位に前記２進信号を昇圧することができる改良さ
れたブートストラップ回路に関する。
昇圧させるブートストラップ（Bootstrap)回路に関し、
特に電源電圧の変動により出力負荷量を調節して一定の
昇圧電位に前記２進信号を昇圧することができる改良さ
れたブートストラップ回路に関する。
【０００２】
【従来の技術】前記ブートストラップ回路は、通常の増
幅器のように、入力信号の電圧を昇圧させる機能を果た
す。実際に、前記ブートストラップ回路は半導体メモリ
ー装置のワードライン及びＮ−ＭＯＳ型トランジスタよ
りなるデータ出力バッファのプル−アップ−ドライバ−
に供給される２進信号を昇圧させ、半導体メモリー装置
の動作速度及び信頼性を向上させる。
幅器のように、入力信号の電圧を昇圧させる機能を果た
す。実際に、前記ブートストラップ回路は半導体メモリ
ー装置のワードライン及びＮ−ＭＯＳ型トランジスタよ
りなるデータ出力バッファのプル−アップ−ドライバ−
に供給される２進信号を昇圧させ、半導体メモリー装置
の動作速度及び信頼性を向上させる。
【０００３】従来のブートストラップ回路は固定された
大きさの出力負荷を有し、また一定の大きさの負荷によ
り一定の値の昇圧効率を有することになる。このため
に、前記従来のブートストラップ回路は電源電圧が変動
する場合、電源電圧の変動に相当するほど変化した昇圧
電位を有する出力信号を発生する。前記昇圧電位の変化
により、従来のブートストラップ回路は半導体メモリー
装置の動作速度及び信頼性を低下させる問題点を有する
ことになる。参考に、前記従来のブートストラップ回路
の問題点を添付した図面を参照して説明する。
大きさの出力負荷を有し、また一定の大きさの負荷によ
り一定の値の昇圧効率を有することになる。このため
に、前記従来のブートストラップ回路は電源電圧が変動
する場合、電源電圧の変動に相当するほど変化した昇圧
電位を有する出力信号を発生する。前記昇圧電位の変化
により、従来のブートストラップ回路は半導体メモリー
装置の動作速度及び信頼性を低下させる問題点を有する
ことになる。参考に、前記従来のブートストラップ回路
の問題点を添付した図面を参照して説明する。
【０００４】図１は、半導体メモリー装置のデータ出力
バッファ３に適用した従来のブートストラップ回路を示
す。前記ブートストラップ回路はノードＮＯからデータ
信号を入力する昇圧部１（ブートストラップ回路）と、
前記昇圧部１により昇圧したデータ信号の電位を補償す
るための電荷補償回路２とを備える。
バッファ３に適用した従来のブートストラップ回路を示
す。前記ブートストラップ回路はノードＮＯからデータ
信号を入力する昇圧部１（ブートストラップ回路）と、
前記昇圧部１により昇圧したデータ信号の電位を補償す
るための電荷補償回路２とを備える。
【０００５】前記昇圧部１は前記ノードＮＯ上のデータ
信号を昇圧し、昇圧されたデータ信号をノードＮ５を経
て前記データ出力バッファ３のＮ−ＭＯＳトランジスタ
Ｑ３のゲートに供給する。このために、前記昇圧部１は
２個のトランジスタＱ１，Ｑ２、６個のインバータＧ１
乃至Ｇ６及び１個のキャパシター（ＣＡＰ１）とを備え
る。また前記昇圧部１の動作を次に説明する。
信号を昇圧し、昇圧されたデータ信号をノードＮ５を経
て前記データ出力バッファ３のＮ−ＭＯＳトランジスタ
Ｑ３のゲートに供給する。このために、前記昇圧部１は
２個のトランジスタＱ１，Ｑ２、６個のインバータＧ１
乃至Ｇ６及び１個のキャパシター（ＣＡＰ１）とを備え
る。また前記昇圧部１の動作を次に説明する。
【０００６】先ず、前記ノードＮＯにハイ論理のデータ
信号が入力される場合、ノードＮ１には前記インバータ
Ｇ１によりロー状態の論理信号が発生する。ノードＮ２
には前記ノードＮＯにハイ論理のデータ信号が供給さ
れ、第１所定時間が経過した後ハイ論理の論理信号が発
生し、そして、ノードＮ３はＮ−ＭＯＳトランジスタＱ
２により“Ｖcc−Ｖt ”の電圧を維持する。前記“Ｖc
c”は第１供給電圧であり、前記Ｖｔは前記Ｎ−ＭＯＳ
トランジスタＱ２の閾電圧である。さらに、第１所定時
間は前記両ノード（ＮＯ及びＮ２）の間に直列接続され
た２個のインバータＧ２，Ｇ３の電波遅延時間の和に該
当する時間である。前記“Ｖcc−Ｖｔ”の電圧によりＮ
−ＭＯＳトランジスタＱ１がターンオンされることによ
り、前記ノードＮ５は前記ノードＮ１と同様のロー論理
を維持する。また、ノードＮ４は前記ノードＮＯにハイ
論理のデータ信号が供給され、第１所定時間が経過した
後ロー論理を維持する。前記両ノード（Ｎ４及びＮ５）
がロー論理を維持することにより、前記キャパシター
（ＣＡＰ１) は前記ノードＮ５を経て“０Ｖ”の電位を
前記Ｎ−ＭＯＳトランジスタＱ３のゲートに供給するこ
とになる。
信号が入力される場合、ノードＮ１には前記インバータ
Ｇ１によりロー状態の論理信号が発生する。ノードＮ２
には前記ノードＮＯにハイ論理のデータ信号が供給さ
れ、第１所定時間が経過した後ハイ論理の論理信号が発
生し、そして、ノードＮ３はＮ−ＭＯＳトランジスタＱ
２により“Ｖcc−Ｖt ”の電圧を維持する。前記“Ｖc
c”は第１供給電圧であり、前記Ｖｔは前記Ｎ−ＭＯＳ
トランジスタＱ２の閾電圧である。さらに、第１所定時
間は前記両ノード（ＮＯ及びＮ２）の間に直列接続され
た２個のインバータＧ２，Ｇ３の電波遅延時間の和に該
当する時間である。前記“Ｖcc−Ｖｔ”の電圧によりＮ
−ＭＯＳトランジスタＱ１がターンオンされることによ
り、前記ノードＮ５は前記ノードＮ１と同様のロー論理
を維持する。また、ノードＮ４は前記ノードＮＯにハイ
論理のデータ信号が供給され、第１所定時間が経過した
後ロー論理を維持する。前記両ノード（Ｎ４及びＮ５）
がロー論理を維持することにより、前記キャパシター
（ＣＡＰ１) は前記ノードＮ５を経て“０Ｖ”の電位を
前記Ｎ−ＭＯＳトランジスタＱ３のゲートに供給するこ
とになる。
【０００７】一方、前記ノードＮＯに供給されるデータ
信号がハイ論理からロー論理に転移する場合、入力信号
(in)の電圧レベルがロー状態に転移してブートストラッ
プ回路１が動作することになると、前記ノードＮ１の論
理信号は前記インバータＧ１によりロー状態からハイ状
態に変化する。また前記ノードＮ３上の前記電圧（Ｖcc
−Ｖｔ）は、前記Ｎ−ＭＯＳトランジスタＱ１のソース
及びゲートの間に存在する寄生容量キャパシターの影響
により“Ｖcc＋２Ｖｔ”の電圧以上に昇圧する。そうす
と、前記Ｎ−ＭＯＳトランジスタＱ１は前記ノードＮ３
上の電圧（Ｖcc＋２Ｖｔ）により前記ノードＮ１上のハ
イ論理の論理信号を前記ノードＮ５側に損失なく伝送し
て前記キャパシターＣＡＰ１を充電させる。
信号がハイ論理からロー論理に転移する場合、入力信号
(in)の電圧レベルがロー状態に転移してブートストラッ
プ回路１が動作することになると、前記ノードＮ１の論
理信号は前記インバータＧ１によりロー状態からハイ状
態に変化する。また前記ノードＮ３上の前記電圧（Ｖcc
−Ｖｔ）は、前記Ｎ−ＭＯＳトランジスタＱ１のソース
及びゲートの間に存在する寄生容量キャパシターの影響
により“Ｖcc＋２Ｖｔ”の電圧以上に昇圧する。そうす
と、前記Ｎ−ＭＯＳトランジスタＱ１は前記ノードＮ３
上の電圧（Ｖcc＋２Ｖｔ）により前記ノードＮ１上のハ
イ論理の論理信号を前記ノードＮ５側に損失なく伝送し
て前記キャパシターＣＡＰ１を充電させる。
【０００８】また、前記ノードＮＯ上のデータ信号がハ
イ状態からロー状態に転移された時から第１所定時間が
経過した後、前記ノードＮ２は前記インバータＧ３から
の遅延したデータ信号によりロー状態を維持して前記Ｎ
−ＭＯＳトランジスタＱ２をターンオフさせる。前記Ｎ
−ＭＯＳトランジスタＱ２がターンオフされることによ
り、前記ノードＮ５はハイ状態にフローティングされ
る。また前記ノードＮＯ上のデータ信号がハイ状態から
ロー状態に転移された時から第２所定時間が経過した
後、前記ノードＮ４は前記インバータＧ６からの論理信
号によりハイ状態を維持して前記ノードＮ５上の電圧を
少なくとも“Ｖcc＋３Ｖｔ”以上に昇圧させる。また、
前記ノードＮ５上の昇圧した電圧は前記データ出力バッ
ファ３のＮ−ＭＯＳのＱ３のゲートに供給される。
イ状態からロー状態に転移された時から第１所定時間が
経過した後、前記ノードＮ２は前記インバータＧ３から
の遅延したデータ信号によりロー状態を維持して前記Ｎ
−ＭＯＳトランジスタＱ２をターンオフさせる。前記Ｎ
−ＭＯＳトランジスタＱ２がターンオフされることによ
り、前記ノードＮ５はハイ状態にフローティングされ
る。また前記ノードＮＯ上のデータ信号がハイ状態から
ロー状態に転移された時から第２所定時間が経過した
後、前記ノードＮ４は前記インバータＧ６からの論理信
号によりハイ状態を維持して前記ノードＮ５上の電圧を
少なくとも“Ｖcc＋３Ｖｔ”以上に昇圧させる。また、
前記ノードＮ５上の昇圧した電圧は前記データ出力バッ
ファ３のＮ−ＭＯＳのＱ３のゲートに供給される。
【０００９】さらに、前記電圧補償回路２は時間の経過
により損失する電圧を補充するためノードＮ６を介し供
給されるパルス信号により周期的に前記ノードＮ５に電
圧を供給する。このために、前記電荷補償回路２は、図
２に示したように、１個のキャパシター（ＣＡＰ２）及
び３個のＮ−ＭＯＳトランジスタＱ５乃至Ｑ７とを備え
る。
により損失する電圧を補充するためノードＮ６を介し供
給されるパルス信号により周期的に前記ノードＮ５に電
圧を供給する。このために、前記電荷補償回路２は、図
２に示したように、１個のキャパシター（ＣＡＰ２）及
び３個のＮ−ＭＯＳトランジスタＱ５乃至Ｑ７とを備え
る。
【００１０】図２において、前記Ｎ−ＭＯＳトランジス
タＱ７は前記ノードＮ５上の電圧が“Ｖcc＋３Ｖｔ”程
度の場合にターンオンされ、第１供給電圧源（Ｖcc）か
らの第１供給電圧（Ｖcc）を前記Ｎ−ＭＯＳトランジス
タＱ６を経てのーどＮ７に供給する。前記Ｎ−ＭＯＳト
ランジスタＱ５は抵抗の機能を果たす。また前記キャパ
シター（ＣＡＰ２）は、リング発振器（図示せず）から
前記ノード（Ｎ６）を経て印加されるパルス信号がハイ
論理を維持する場合、前記ノードＮ７上の電圧を“Ｖcc
＋３Ｖｔ”以上に昇圧させる。そうすると、前記Ｎ−Ｍ
ＯＳトランジスタＱ５は前記ノードＮ７上の電圧（Ｖcc
＋Ｖｔ）を前記ノードＮ５側に伝送して図１に示した前
記キャパシターＣＡＰ１で損失した電荷を補償する。こ
の際、前記キャパシターＣＡＰ１は前記Ｎ−ＭＯＳトラ
ンジスタＮ５からの電圧を蓄積することになる。
タＱ７は前記ノードＮ５上の電圧が“Ｖcc＋３Ｖｔ”程
度の場合にターンオンされ、第１供給電圧源（Ｖcc）か
らの第１供給電圧（Ｖcc）を前記Ｎ−ＭＯＳトランジス
タＱ６を経てのーどＮ７に供給する。前記Ｎ−ＭＯＳト
ランジスタＱ５は抵抗の機能を果たす。また前記キャパ
シター（ＣＡＰ２）は、リング発振器（図示せず）から
前記ノード（Ｎ６）を経て印加されるパルス信号がハイ
論理を維持する場合、前記ノードＮ７上の電圧を“Ｖcc
＋３Ｖｔ”以上に昇圧させる。そうすると、前記Ｎ−Ｍ
ＯＳトランジスタＱ５は前記ノードＮ７上の電圧（Ｖcc
＋Ｖｔ）を前記ノードＮ５側に伝送して図１に示した前
記キャパシターＣＡＰ１で損失した電荷を補償する。こ
の際、前記キャパシターＣＡＰ１は前記Ｎ−ＭＯＳトラ
ンジスタＮ５からの電圧を蓄積することになる。
【００１１】
【発明が解決しようとする課題】しかし、上述した従来
のブートストラップ回路は電源電圧の変動に係わりなく
一定の昇圧効率を有することにより電源電圧が高い場
合、データ信号を過渡な高電位に昇圧させる。このため
に、この従来のブートストラップ回路は、データ出力バ
ッファ及び半導体メモリー装置の動作速度を低下させ、
さらに半導体メモリー装置の信頼性を低下させる問題点
を有する。したがって、本発明の目的は電源電圧の変動
と係わりなく入力信号を安定した昇圧電位に昇圧するこ
とができる改良されたブートストラップ回路を提供する
ことにある。
のブートストラップ回路は電源電圧の変動に係わりなく
一定の昇圧効率を有することにより電源電圧が高い場
合、データ信号を過渡な高電位に昇圧させる。このため
に、この従来のブートストラップ回路は、データ出力バ
ッファ及び半導体メモリー装置の動作速度を低下させ、
さらに半導体メモリー装置の信頼性を低下させる問題点
を有する。したがって、本発明の目的は電源電圧の変動
と係わりなく入力信号を安定した昇圧電位に昇圧するこ
とができる改良されたブートストラップ回路を提供する
ことにある。
【００１２】
【課題を解決するための手段】前記目的を達成するた
め、本発明の目的とする所は、２進信号を昇圧し出力端
子を介しで昇圧した２進信号を出力するための昇圧手投
と、電源電圧源からの電源電圧の変動を検出するための
電圧検出手段と、前記電圧検出手段の制御の下に、前記
昇圧手段の出力負荷量を調節するための能動負荷とより
なるものにおいて、前記能動負荷は、前記昇圧手段の出
力端子に接続せられ、その電力を補償するようその電圧
を貯蔵するための電圧貯蔵手段と、前記昇圧手段と前記
電圧貯蔵手段との間に接続せられ、前記電圧検出手段か
らの出力信号に応答して前記昇圧手段の出力端子に、前
記貯蔵手段よりの電圧を選択的に供給するよう前記電圧
検出手段に制御される制御用スイッチ手段とを備えたこ
とを特徴とする改良されたブートストラップ回路を提供
するにある。
め、本発明の目的とする所は、２進信号を昇圧し出力端
子を介しで昇圧した２進信号を出力するための昇圧手投
と、電源電圧源からの電源電圧の変動を検出するための
電圧検出手段と、前記電圧検出手段の制御の下に、前記
昇圧手段の出力負荷量を調節するための能動負荷とより
なるものにおいて、前記能動負荷は、前記昇圧手段の出
力端子に接続せられ、その電力を補償するようその電圧
を貯蔵するための電圧貯蔵手段と、前記昇圧手段と前記
電圧貯蔵手段との間に接続せられ、前記電圧検出手段か
らの出力信号に応答して前記昇圧手段の出力端子に、前
記貯蔵手段よりの電圧を選択的に供給するよう前記電圧
検出手段に制御される制御用スイッチ手段とを備えたこ
とを特徴とする改良されたブートストラップ回路を提供
するにある。
【００１３】本発明の他の目的とする所は、前記制御用
スイッチ手段は前記電圧検出手段の出力信号がハイ論理
を有する場合、前記電圧貯蔵手段を前記昇圧手段の出力
端子に接続させるためのＮ−ＭＯＳトランジスタを備え
たことを特徴とする改良されたブートストラップ回路を
提供するにある。本発明の更に他の目的とする所は、前
記制御用スイッチング手段は、更に、前記電圧検出手段
からの出力信号を反転させるための反転手段と、前記Ｎ
−ＭＯＳトランジスタと並列に接続され、前記反転手段
からの出力信号に応答して駆動されるＰ−ＭＯＳトラン
ジスタとを備えたことを特徴とする改良されたブートス
トラップ回路を提供するにある。本発明の更に他の目的
とする所は、パルス信号を発生するためのパルス発生手
段と、前記パルス発生手段からのパルス信号により、周
期的に前記昇圧手段の出力端子に所定電圧を供給して前
記昇圧手段よりの昇圧した２進信号の電圧損失を補償す
るための電圧補償手段とを更に備えたことを特徴とする
改良されたブートストラップ回路を提供するにある。
スイッチ手段は前記電圧検出手段の出力信号がハイ論理
を有する場合、前記電圧貯蔵手段を前記昇圧手段の出力
端子に接続させるためのＮ−ＭＯＳトランジスタを備え
たことを特徴とする改良されたブートストラップ回路を
提供するにある。本発明の更に他の目的とする所は、前
記制御用スイッチング手段は、更に、前記電圧検出手段
からの出力信号を反転させるための反転手段と、前記Ｎ
−ＭＯＳトランジスタと並列に接続され、前記反転手段
からの出力信号に応答して駆動されるＰ−ＭＯＳトラン
ジスタとを備えたことを特徴とする改良されたブートス
トラップ回路を提供するにある。本発明の更に他の目的
とする所は、パルス信号を発生するためのパルス発生手
段と、前記パルス発生手段からのパルス信号により、周
期的に前記昇圧手段の出力端子に所定電圧を供給して前
記昇圧手段よりの昇圧した２進信号の電圧損失を補償す
るための電圧補償手段とを更に備えたことを特徴とする
改良されたブートストラップ回路を提供するにある。
【００１４】
【作用】前記構成により、本発明の改良されたブートス
トラップ回路は電源電圧が変動する場合に、出力負荷量
を調節して入力信号の昇圧電位を一定に安定的に維持す
ることができる。
トラップ回路は電源電圧が変動する場合に、出力負荷量
を調節して入力信号の昇圧電位を一定に安定的に維持す
ることができる。
【００１５】
【実施例】図３は、半導体メモリー装置のデータ出力バ
ッファに適用した本発明の第１実施例による改良された
ブートストラップ回路を示す。図３において、前記改良
されたブートストラップ回路はノードＮＯからのデータ
信号の電圧を昇圧し、昇圧されたデータ信号をノードＮ
５を経てデータ出力バッファ１２に供給する昇圧部１０
と、前記昇圧部１０から出力する前記昇圧されたデータ
信号の電位を補償するための電圧補償回路１１とを備え
る。
ッファに適用した本発明の第１実施例による改良された
ブートストラップ回路を示す。図３において、前記改良
されたブートストラップ回路はノードＮＯからのデータ
信号の電圧を昇圧し、昇圧されたデータ信号をノードＮ
５を経てデータ出力バッファ１２に供給する昇圧部１０
と、前記昇圧部１０から出力する前記昇圧されたデータ
信号の電位を補償するための電圧補償回路１１とを備え
る。
【００１６】前記昇圧部１０は、前記データ信号を昇圧
するため図１に示した昇圧部（１）と同様に構成された
６個のインバータ、２個のＮ−ＭＯＳトランジスタＱ
１，Ｑ２及びキャパシターＣＡＰ１とを備える。前記電
圧補償回路１１は、ノードＮ６を経てリング発振器（図
示せず）からのバルス信号を入力して電圧のポンピング
（Ｐｕｍｐｉｎｇ）動作を行う。このため、前記電圧補
償回路１１は、図２に示したような、電圧補償回路２と
同様に構成した１個のキャパシターＣＡＰ２及び３個の
Ｎ−ＭＯＳトランジスタＱ５乃至Ｑ７とを備える。ま
た、前記データ出力バッファ１２も図１に示されたデー
タ出力バッファ３と同様に構成した２個のＮ−ＭＯＳト
ランジスタＱ３，Ｑ４とを備える。前記昇圧部１０、電
圧補償回路１１及びデータ出力バッファ１２は図１及び
図２に示された昇圧部１、電圧補償回路２及びデータ出
力バッファ３と同様な構成及び機能を有する。
するため図１に示した昇圧部（１）と同様に構成された
６個のインバータ、２個のＮ−ＭＯＳトランジスタＱ
１，Ｑ２及びキャパシターＣＡＰ１とを備える。前記電
圧補償回路１１は、ノードＮ６を経てリング発振器（図
示せず）からのバルス信号を入力して電圧のポンピング
（Ｐｕｍｐｉｎｇ）動作を行う。このため、前記電圧補
償回路１１は、図２に示したような、電圧補償回路２と
同様に構成した１個のキャパシターＣＡＰ２及び３個の
Ｎ−ＭＯＳトランジスタＱ５乃至Ｑ７とを備える。ま
た、前記データ出力バッファ１２も図１に示されたデー
タ出力バッファ３と同様に構成した２個のＮ−ＭＯＳト
ランジスタＱ３，Ｑ４とを備える。前記昇圧部１０、電
圧補償回路１１及びデータ出力バッファ１２は図１及び
図２に示された昇圧部１、電圧補償回路２及びデータ出
力バッファ３と同様な構成及び機能を有する。
【００１７】また、前記改良されたブートストラップ回
路は電源電圧を検出するための電圧検出器１３と、前記
電圧検出器１３の検出結果により前記昇圧部１０の出力
負荷を調節するための能動負荷１４とをさらに備える。
前記電圧検出器１３は電源電圧が大きくなる場合にハイ
論理、逆に電源電圧が小さくなる場合にはロー論理を有
する電圧検出信号を発生する。また、前記電圧検出機１
３は前記電圧検出信号をノードＮ８を経て前記能動負荷
１４に供給する。
路は電源電圧を検出するための電圧検出器１３と、前記
電圧検出器１３の検出結果により前記昇圧部１０の出力
負荷を調節するための能動負荷１４とをさらに備える。
前記電圧検出器１３は電源電圧が大きくなる場合にハイ
論理、逆に電源電圧が小さくなる場合にはロー論理を有
する電圧検出信号を発生する。また、前記電圧検出機１
３は前記電圧検出信号をノードＮ８を経て前記能動負荷
１４に供給する。
【００１８】前記能動負荷１４は、前記電圧検出器１３
からハイ論理の電圧検出信号が入力される場合、即ち電
源電圧が所定レベル以上を維持する時に前記昇圧部１０
の出力負荷量を増加させる。逆に、前記電圧検出器１３
からロー論理の電圧検出信号が入力される場合、即ち電
源電圧が所定レベル以下を維持する際に前記能動負荷１
４は前記昇圧部１０の出力負荷量を減少させる。
からハイ論理の電圧検出信号が入力される場合、即ち電
源電圧が所定レベル以上を維持する時に前記昇圧部１０
の出力負荷量を増加させる。逆に、前記電圧検出器１３
からロー論理の電圧検出信号が入力される場合、即ち電
源電圧が所定レベル以下を維持する際に前記能動負荷１
４は前記昇圧部１０の出力負荷量を減少させる。
【００１９】また、前記能動負荷１４は前記昇圧部１０
の出力ノードＮ５及び第２供給電圧源（Ｖss) の間に接
続するキャパシたー（ＣＡＰ３）と、前記昇圧部１０の
出力ノードＮ５及び前記キャパシター（ＣＡＰ３）の間
に接続したＮ−ＭＯＳトランジスタＱ８とを備える。前
記Ｎ−ＭＯＳトランジスタＱ８は前記電圧検出器１３の
出力ノードＮ８から自らのゲート側に印加される前記電
圧検出信号がハイ論理を有する場合、ターンオンして前
記キャバシターを前記昇圧部１０の出力ノードＮ５に接
続させる。前記Ｎ−ＭＯＳトランジスタＱ８により前記
昇圧部１０の出力ノードＮ５に接続される前記キャパシ
ターＣＡＰ３は前記昇圧部１０の出力負荷を増加させ、
併せて前記昇圧部１０の出力ノードＮ５上の電圧を蓄積
する。
の出力ノードＮ５及び第２供給電圧源（Ｖss) の間に接
続するキャパシたー（ＣＡＰ３）と、前記昇圧部１０の
出力ノードＮ５及び前記キャパシター（ＣＡＰ３）の間
に接続したＮ−ＭＯＳトランジスタＱ８とを備える。前
記Ｎ−ＭＯＳトランジスタＱ８は前記電圧検出器１３の
出力ノードＮ８から自らのゲート側に印加される前記電
圧検出信号がハイ論理を有する場合、ターンオンして前
記キャバシターを前記昇圧部１０の出力ノードＮ５に接
続させる。前記Ｎ−ＭＯＳトランジスタＱ８により前記
昇圧部１０の出力ノードＮ５に接続される前記キャパシ
ターＣＡＰ３は前記昇圧部１０の出力負荷を増加させ、
併せて前記昇圧部１０の出力ノードＮ５上の電圧を蓄積
する。
【００２０】図４は、図３に示した能動負荷１４の他の
実施の一例を示す回路図である。図４において、前記能
動負荷１４はノードＮ５を経て図３に示した昇圧部１０
の出力端子に接続されたキャパシターＣＡＰ４と、前記
ノードＮ５及び前記キャパシターＣＡＰ４の間に並列接
続されたＮ−ＭＯＳトランジスタＱ９及びＰ−ＭＯＳト
ランジスタＱ１０とを備える。前記Ｎ−ＭＯＳトランジ
スタＱ９は図３に示した電圧検出器１３からノードＮ８
を経てハイ論理の電圧検出信号が印加される場合、ター
ンオンされ前記キャパシターＣＡＰ４を前記ノードＮ５
を経て前記昇圧部１０に接続させる。また前記能動負荷
１４は前記ノードＮ８を経て入力する前記電圧検出器１
３からの電圧検出信号を反転させ、前記Ｐ−ＭＯＳトラ
ンジスタＱ１０のゲートに供給するインバータＧ７を追
加して備える。前記Ｐ−ＭＯＳトランジスタＱ１０は、
前記インバータＧ７からロー論理の反転された電圧検出
信号が印加される場合にターンオンされ前記Ｎ−ＭＯＳ
トランジスタＱ９と並列通路を形成する。前記Ｎ−ＭＯ
ＳトランジスタＱ９，Ｐ−ＭＯＳトランジスタＱ１０に
より形成される並列通路は、前記ノードＮ５から前記キ
ャパシターＣＡＰ４側に流れる電流の減少を最少化す
る。前記Ｎ−ＭＯＳ及びＰ−ＭＯＳトランジスタＱ９，
Ｑ１０により、前記昇圧部１０の出力ノードＮ５に接続
される前記キャパシターＣＡＰ４は前記昇圧部１０の出
力負荷を増加させ、併せて前記昇圧部１０の出力ノード
Ｎ５上の電圧を蓄積する。
実施の一例を示す回路図である。図４において、前記能
動負荷１４はノードＮ５を経て図３に示した昇圧部１０
の出力端子に接続されたキャパシターＣＡＰ４と、前記
ノードＮ５及び前記キャパシターＣＡＰ４の間に並列接
続されたＮ−ＭＯＳトランジスタＱ９及びＰ−ＭＯＳト
ランジスタＱ１０とを備える。前記Ｎ−ＭＯＳトランジ
スタＱ９は図３に示した電圧検出器１３からノードＮ８
を経てハイ論理の電圧検出信号が印加される場合、ター
ンオンされ前記キャパシターＣＡＰ４を前記ノードＮ５
を経て前記昇圧部１０に接続させる。また前記能動負荷
１４は前記ノードＮ８を経て入力する前記電圧検出器１
３からの電圧検出信号を反転させ、前記Ｐ−ＭＯＳトラ
ンジスタＱ１０のゲートに供給するインバータＧ７を追
加して備える。前記Ｐ−ＭＯＳトランジスタＱ１０は、
前記インバータＧ７からロー論理の反転された電圧検出
信号が印加される場合にターンオンされ前記Ｎ−ＭＯＳ
トランジスタＱ９と並列通路を形成する。前記Ｎ−ＭＯ
ＳトランジスタＱ９，Ｐ−ＭＯＳトランジスタＱ１０に
より形成される並列通路は、前記ノードＮ５から前記キ
ャパシターＣＡＰ４側に流れる電流の減少を最少化す
る。前記Ｎ−ＭＯＳ及びＰ−ＭＯＳトランジスタＱ９，
Ｑ１０により、前記昇圧部１０の出力ノードＮ５に接続
される前記キャパシターＣＡＰ４は前記昇圧部１０の出
力負荷を増加させ、併せて前記昇圧部１０の出力ノード
Ｎ５上の電圧を蓄積する。
【００２１】図５は、図３に示した電圧検出器１３の具
体的回路を示す。図５において、前記電圧検出器１３は
電源電圧（Ｖcc−Ｖss) を分圧して分圧された電圧をノ
ードＮ９を経て出力する分圧器１５と、ノードＮ１２を
経て入力されれる基準電圧（ＶREF ）と前記分圧器１５
の出力電圧を比較するための差動増幅器１６とを備え
る。
体的回路を示す。図５において、前記電圧検出器１３は
電源電圧（Ｖcc−Ｖss) を分圧して分圧された電圧をノ
ードＮ９を経て出力する分圧器１５と、ノードＮ１２を
経て入力されれる基準電圧（ＶREF ）と前記分圧器１５
の出力電圧を比較するための差動増幅器１６とを備え
る。
【００２２】前記分圧器１５は第１供給電圧源（Ｖcc）
及び前記ノードＮ９の間に接続された抵抗Ｒ１と、前記
ノードＮ９及び第２供給電圧源（Ｖss）の間に直列接続
された抵抗Ｒ２及びＮ−ＭＯＳトランジスタＱ１１で構
成される。前記Ｎ−ＭＯＳトランジスタＱ１１は自らの
ゲートを前記第１供給電圧源（Ｖcc) に接続して抵抗の
機能を果たす。前記ゲートＮ９に発生する分圧電圧は抵
抗Ｒ２及びＮ−ＭＯＳトランジスタＱ１１の和の抵抗値
と、抵抗Ｒ１の抵抗値との比により式１のようになる。
及び前記ノードＮ９の間に接続された抵抗Ｒ１と、前記
ノードＮ９及び第２供給電圧源（Ｖss）の間に直列接続
された抵抗Ｒ２及びＮ−ＭＯＳトランジスタＱ１１で構
成される。前記Ｎ−ＭＯＳトランジスタＱ１１は自らの
ゲートを前記第１供給電圧源（Ｖcc) に接続して抵抗の
機能を果たす。前記ゲートＮ９に発生する分圧電圧は抵
抗Ｒ２及びＮ−ＭＯＳトランジスタＱ１１の和の抵抗値
と、抵抗Ｒ１の抵抗値との比により式１のようになる。
【数１】 Ｖd ＝（Ｖcc−Ｖss）（Ｒ２＋ＲＱ11) ／（Ｒ１＋Ｒ２＋ＴＱ11) …(1) 前記式１において、前記“Ｖd ”は前記ノードＮ９に発
生する分圧電圧であり、前記“ＲＱ11”は前記Ｎ−ＭＯ
ＳトランジスタＱ１１の抵抗値である。
生する分圧電圧であり、前記“ＲＱ11”は前記Ｎ−ＭＯ
ＳトランジスタＱ１１の抵抗値である。
【００２３】さらに、前記差動増幅器１６は第１供給電
圧源（Ｖcc）と２個のノードＮ１０，Ｎ１１の間に電流
ミラーの形態に接続した２個のＰ−ＭＯＳトランジスタ
Ｑ１２，Ｑ１３と、前記第２供給電圧源（Ｖss) を中心
に前記両ノードＮ１０，Ｎ１１の間に各々接続された２
個のＮ−ＭＯＳトランジスタＱ１４，Ｑ１５で構成され
る。前記Ｎ−ＭＯＳトランジスタＱ１４は、前記ノード
Ｎ９から自らのゲート側に印加される前記分圧電圧Ｖｄ
が、前記ノードＮ１２を経て前記Ｎ−ＭＯＳトランジス
タＱ１５のゲートに印加される基準電圧ＶREF より大き
い場合、前記ノードＮ１０にロー論理の比較信号を発生
させる。逆に、前記分圧電圧Ｖｄが前記基準電圧ＶREF
より小さい場合、前記Ｎ−ＭＯＳトランジスタＱ１４は
前記ノードＮ１０にハイ論理の比較信号を発生させる。
圧源（Ｖcc）と２個のノードＮ１０，Ｎ１１の間に電流
ミラーの形態に接続した２個のＰ−ＭＯＳトランジスタ
Ｑ１２，Ｑ１３と、前記第２供給電圧源（Ｖss) を中心
に前記両ノードＮ１０，Ｎ１１の間に各々接続された２
個のＮ−ＭＯＳトランジスタＱ１４，Ｑ１５で構成され
る。前記Ｎ−ＭＯＳトランジスタＱ１４は、前記ノード
Ｎ９から自らのゲート側に印加される前記分圧電圧Ｖｄ
が、前記ノードＮ１２を経て前記Ｎ−ＭＯＳトランジス
タＱ１５のゲートに印加される基準電圧ＶREF より大き
い場合、前記ノードＮ１０にロー論理の比較信号を発生
させる。逆に、前記分圧電圧Ｖｄが前記基準電圧ＶREF
より小さい場合、前記Ｎ−ＭＯＳトランジスタＱ１４は
前記ノードＮ１０にハイ論理の比較信号を発生させる。
【００２４】尚、前記電圧検出器１３は前記ノードＮ１
０に直列接続した３個のインバータＧ８乃至Ｇ１０とを
追加して備える。前記３個のインバータＧ８乃至Ｇ１０
は前記ノードＮ１０に発生した比較信号を反転させ、ノ
ードＮ８を経て図３及び図４に示した能動負荷１４に電
圧検出信号として供給する。前記ノードＮ８に出力され
る前記電圧検出信号は、電源電圧Ｖcc−Ｖssが大きい場
合（即ち、前記分圧電圧Ｖｄが前記基準電圧ＶREF より
大きい時、ハイ論理を有する。逆に、前記電源電圧Ｖcc
−Ｖssが小さい場合（即ち、前記分圧電圧Ｖｄが前記基
準電圧ＶREF より小さい時）、前記ノードＮ８に出力さ
れる前記電圧検出信号はロー論理を有する。
０に直列接続した３個のインバータＧ８乃至Ｇ１０とを
追加して備える。前記３個のインバータＧ８乃至Ｇ１０
は前記ノードＮ１０に発生した比較信号を反転させ、ノ
ードＮ８を経て図３及び図４に示した能動負荷１４に電
圧検出信号として供給する。前記ノードＮ８に出力され
る前記電圧検出信号は、電源電圧Ｖcc−Ｖssが大きい場
合（即ち、前記分圧電圧Ｖｄが前記基準電圧ＶREF より
大きい時、ハイ論理を有する。逆に、前記電源電圧Ｖcc
−Ｖssが小さい場合（即ち、前記分圧電圧Ｖｄが前記基
準電圧ＶREF より小さい時）、前記ノードＮ８に出力さ
れる前記電圧検出信号はロー論理を有する。
【００２５】
【発明の効果】上述したように、本発明の改良されたブ
ートストラップ回路は電源電圧が変動する場合に、出力
負荷量を調節して入力信号の昇圧電位を一定で安定に維
持することができる。前記利点により、本発明の改良さ
れたブートストラップ回路は半導体メモリー装置の動作
速度の低下を防止することができ、また半導体メモリー
装置の信頼性を向上させることができる。
ートストラップ回路は電源電圧が変動する場合に、出力
負荷量を調節して入力信号の昇圧電位を一定で安定に維
持することができる。前記利点により、本発明の改良さ
れたブートストラップ回路は半導体メモリー装置の動作
速度の低下を防止することができ、また半導体メモリー
装置の信頼性を向上させることができる。
【図１】図１は、半導体メモリー装置のデータ出力バッ
ファに適用した従来のブートストラップ回路の回路図で
ある。
ファに適用した従来のブートストラップ回路の回路図で
ある。
【図２】図２は、図１に示した電圧補償回路の具体的回
路図である。
路図である。
【図３】図３は、半導体メモリー装置のデータ出力バッ
ファに適用した本発明の実施例によるブートストラップ
回路の回路図である。
ファに適用した本発明の実施例によるブートストラップ
回路の回路図である。
【図４】図４は、図３に示された能動負荷の実施の他の
例を示す具体的回路図である。
例を示す具体的回路図である。
【図５】図５は、図３に示された電圧検出器の具体的回
路図である。
路図である。
１及び１０ 昇圧部 ２及び１１ 電圧補償回路 ３及び１２ データ出力バッファ １３ 電圧検出器 １４ 能動負荷 ＣＡＰ１乃至ＣＡＰ４ キャパシター Ｑ１乃至Ｑ１５ ＭＯＳトランジスタ Ｇ１乃至Ｇ１０ インバータ Ｒ１及びＲ２ 抵抗 Ｎ０，Ｎ１，Ｎ２…Ｎ１２ ノード
Claims (4)
- 【請求項１】 ２進信号を昇圧し出力端子を介して昇圧
した２進信号を出力するための昇圧手段と、 電源電圧源からの電源電圧の変動を検出するための電圧
検出手段と、 前記電圧検出手段の制御の下に、前記昇圧手段の出力負
荷量を調節するための能動負荷とよりなるものにおい
て、前記能動負荷は、 前記昇圧手段の出力端子に接続せられ、その電力を補償
するようその電圧を貯蔵するための電圧貯蔵手段と、 前記昇圧手段と前記電圧貯蔵手段との間に接続せられ、
前記電圧検出手段からの出力信号に応答して前記昇圧手
段の出力端子に、前記貯蔵手段よりの電圧を選択的に供
給するよう前記電圧検出手段に制御される制御用スイッ
チ手段と、 を備えたことを特徴とする改良されたブートストラップ
回路。 - 【請求項２】 前記制御用スイッチ手段は前記電圧検出
手段の出力信号がハイ論理を有する場合、前記電圧貯蔵
手段を前記昇圧手段の出力端子に接続させるためのＮ−
ＭＯＳトランジスタを備えたことを特徴とする請求項１
記載の改良されたブートストラップ回路。 - 【請求項３】 前記制御用スイッチング手段は、更に、
前記電圧検出手段からの出力信号を反転させるための反
転手段と、 前記Ｎ−ＭＯＳトランジスタと並列に接続され、前記反
転手段からの出力信号に応答して駆動されるＰ−ＭＯＳ
トランジスタとを備えたことを特徴とする請求項２記載
の改良されたブートストラップ回路。 - 【請求項４】 パルス信号を発生するためのパルス発生
手段と、 前記パルス発生手段からのパルス信号により、周期的に
前記昇圧手段の出力端子に所定電圧を供給して前記昇圧
手段よりの昇圧した２進信号の電圧損失を補償するため
の電圧補償手段とを更に備えたことを特徴とする請求項
１記載の改良されたブートストラップ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR93-26087 | 1993-12-01 | ||
| KR1019930026087A KR960012789B1 (ko) | 1993-12-01 | 1993-12-01 | 부트스트랩 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07235181A JPH07235181A (ja) | 1995-09-05 |
| JP2826073B2 true JP2826073B2 (ja) | 1998-11-18 |
Family
ID=19369593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6298366A Expired - Fee Related JP2826073B2 (ja) | 1993-12-01 | 1994-12-01 | 改良されたブートストラップ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5543750A (ja) |
| JP (1) | JP2826073B2 (ja) |
| KR (1) | KR960012789B1 (ja) |
| DE (1) | DE4442832C2 (ja) |
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|---|---|---|---|---|
| US5828259A (en) * | 1996-11-18 | 1998-10-27 | International Business Machines Corporation | Method and apparatus for reducing disturbances on an integrated circuit |
| US6072355A (en) * | 1998-01-22 | 2000-06-06 | Burr-Brown Corporation | Bootstrapped CMOS sample and hold circuitry and method |
| US6188274B1 (en) | 1999-06-04 | 2001-02-13 | Sharp Laboratories Of America, Inc. | Bootstrap capacitor power supply for low voltage mobile communications power amplifier |
| EP1143451A1 (en) | 2000-03-29 | 2001-10-10 | STMicroelectronics S.r.l. | Low-consumption charge pump for a nonvolatile memory |
| KR100752649B1 (ko) * | 2005-07-07 | 2007-08-29 | 삼성전자주식회사 | 출력신호를 안정화하는 수단을 구비하는 라인구동회로 |
| JP2009116684A (ja) * | 2007-11-07 | 2009-05-28 | Toshiba Corp | 電圧発生回路 |
| CN112947660B (zh) * | 2021-02-20 | 2024-03-19 | 上海韦玏微电子有限公司 | 一种电源电压的预处理电路及预处理方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077599B2 (ja) * | 1984-05-25 | 1995-01-30 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH0748310B2 (ja) * | 1987-04-24 | 1995-05-24 | 株式会社東芝 | 半導体集積回路 |
| JP2805973B2 (ja) * | 1990-05-11 | 1998-09-30 | 日本電気株式会社 | ブートストラップ回路 |
| KR930003929B1 (ko) * | 1990-08-09 | 1993-05-15 | 삼성전자 주식회사 | 데이타 출력버퍼 |
| US5162668A (en) * | 1990-12-14 | 1992-11-10 | International Business Machines Corporation | Small dropout on-chip voltage regulators with boosted power supply |
| EP0552404A1 (de) * | 1992-07-23 | 1993-07-28 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Begrenzung der Ausgangsspannung einer Spannungserhöhungsschaltung |
| JP2768172B2 (ja) * | 1992-09-30 | 1998-06-25 | 日本電気株式会社 | 半導体メモリ装置 |
| JP2831914B2 (ja) * | 1992-09-30 | 1998-12-02 | 株式会社東芝 | 半導体集積回路装置 |
-
1993
- 1993-12-01 KR KR1019930026087A patent/KR960012789B1/ko not_active IP Right Cessation
-
1994
- 1994-11-29 US US08/348,192 patent/US5543750A/en not_active Expired - Lifetime
- 1994-12-01 JP JP6298366A patent/JP2826073B2/ja not_active Expired - Fee Related
- 1994-12-01 DE DE4442832A patent/DE4442832C2/de not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| DE4442832C2 (de) | 1997-02-27 |
| JPH07235181A (ja) | 1995-09-05 |
| DE4442832A1 (de) | 1995-06-08 |
| KR960012789B1 (ko) | 1996-09-24 |
| US5543750A (en) | 1996-08-06 |
| KR950021980A (ko) | 1995-07-26 |
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