JP2000101024A - 内部電源電圧発生回路 - Google Patents

内部電源電圧発生回路

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    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
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Abstract

(57)【要約】 【課題】スタンバイモードのときにアクティブモード用
の回路を通じて流れる電流を低減すると共に、スタンバ
イモードからアクティブモードへのスイッチング動作を
高速に行う内部電源電圧発生回路を提供する。 【解決手段】制御信号CSIVCに応じてイネーブルされ、
アクティブモードのときに、基準電圧SREFと内部電源電
圧VINTとの差を比較して出力信号VGを発生するアクティ
ブモード用の差動比較回路10、アクティブモードのとき
とスタンバイモードのときに、基準電圧SREFと内部電源
電圧VINTとの差を比較して出力信号VGを発生するスタン
バイモード用の差動比較回路12、及びアクティブモード
用の差動比較回路10とスタンバイモード用の差動比較回
路の出力信号VGに応じて内部電源電圧VINTを発生する出
力ドライバ14を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、内部電源電圧発生
回路に係り、特にスタンバイモード(standby mode)から
アクティブモード(active mode)への転換が高速で、ス
タンバイモードのときの電流消耗が小さい内部電源電圧
発生回路に関する。
【０００２】
【従来の技術】内部電源電圧発生回路は、半導体メモリ
装置において外部の電源電圧の変化に拘わらず内部に安
定した一定の内部電源電圧を供給する回路である。しか
し、内部電源電圧発生回路が半導体メモリ装置の内部に
安定した電圧を供給するためには、内部電源電圧発生回
路自体も多くの電流量を必要とする。
【０００３】半導体メモリ装置は、リード動作又はライ
ト動作を行う期間とセルデータを保持する期間とでは、
消耗する電流量に大きな差がある。そこで、リード動作
又はライト動作を行う期間をアクティブモードとして区
分し、単にセルデータを保持する期間をスタンバイモー
ドとして区分して半導体メモリ装置を動作させる。スタ
ンバイモードのときは、アクティブモードのときに比べ
て相当に小さい電流を供給すれば十分であるため、スタ
ンバイモードにおける電流を小さくするための努力がな
されている。
【０００４】図５は、従来のNMOSトランジスタを出力ド
ライバとして用いた内部電源電圧発生回路のブロックで
ある。この内部電源発生回路は、アクティブモード用の
差動比較回路10、スタンバイモード用の差動比較回路1
2、NMOSトランジスタ14,16,20及びインバータ18から構
成されている。
【０００５】アクティブモード用の差動比較回路10は、
制御信号CSIVCに応じてアクティブモードのときに動作
し、スタンバイモードのときは動作しない。この差動比
較回路10は、比較基準電圧SREFと内部電源電圧VINTとの
差を比較して出力信号VG1を発生する。NMOSトランジス
タ14は、外部電源電圧VEXTに連結されたドレインと、電
圧VG1が印加されるゲートと、内部電源電圧VINT発生端
子に連結されたソースからなり、電圧VG1に応じて外部
電源電圧VEXTを内部電源電圧VINTに変換して出力する。
【０００６】図５に示す内部電源電圧発生回路では、NM
OSトランジスタ14を電流駆動用ドライバとして使用して
いるため、アクティブモード用の差動比較回路10の電源
電圧である昇圧電圧Vpにより出力電圧VG1のレベルを高
めている。このように出力電圧VG1のレベルを高めるこ
とにより、NMOSトランジスタ14は、完全にオンされて充
分な電流駆動能力を発揮することができる。
【０００７】スタンバイモードのときは制御信号CSIVC
が"ロー"になり、インバーター18の出力信号が"ハイ"レ
ベルになってNMOSトランジスタ20がオンする。これによ
り、NMOSトランジスタ14のゲートに接地電圧が印加され
てNMOSトランジスタ14は完全にオフする。従って、スタ
ンバイモードのときは、NMOSトランジスタ14を通じて電
流が流れることはない。
【０００８】スタンバイモード用の差動比較回路12は、
アクティブモードのとき或いはスタンバイモードのとき
に動作する。この差動比較回路12は、比較基準電圧SREF
と内部電源電圧VINTとの差を感知して出力信号VG2を発
生する。NMOSトランジスタ16は、内部電源電圧VINT発生
端子に連結されたソース、出力信号VG2が印加されるゲ
ート、及び外部電源電圧VEXTに連結されたドレインから
なり、電圧VG2に応じて外部電源電圧VEXTを内部電源電
圧VINTに変換して出力する。
【０００９】アクティブモード用の差動比較回路10と同
様に、スタンバイモード用の差動比較回路12でも昇圧電
圧Vpを電源電圧として用いる。これは出力ドライバとし
てNMOSトランジスタ16を用いているためである。
【００１０】アクティブモードのとき及びスタンバイモ
ードのときに発生される内部電源電圧VINTは一定であ
る。
【００１１】アクティブモードのときは大きな電流を必
要とするため、アクティブモード用の差動比較回路及び
NMOSトランジスタ14を構成するトランジスタのサイズを
大きくして大量の電流で駆動できるようにし、スタンバ
イモードのときは小さな電流のみが必要とされるため、
スタンバイモード用の差動比較回路12及びNMOSトランジ
スタ16を構成するトランジスタのサイズを小さくして小
さな電流で駆動できるようにする。
【００１２】図６は、図５に示すブロック図に対応する
具体的な回路図である。図６に示す回路は、PMOSトラン
ジスタP3,P4とNMOSトランジスタN5,N6,N7,N8からなるア
クティブモード用の差動比較回路10、PMOSトランジスタ
P1,P2とNMOSトランジスタN1,N2,N3,N4からなるスタンバ
イモード用の差動比較回路12、インバータ18、及びNMOS
トランジスタN14,N16で構成されている。
【００１３】スタンバイ用の差動比較回路12は、昇圧電
圧Vpが印加されるソースと共通連結されたゲートとドレ
インを有するPMOSトランジスタP1、昇圧電圧Vpが印加さ
れるソースとPMOSトランジスタP1のゲートに連結された
ゲートを有するPMOSトランジスタP2、比較基準電圧SREF
が印加されるゲートとPMOSトランジスタP1のドレインに
連結されたドレインを有するNMOSトランジスタN1、PMOS
トランジスタP2のドレインに連結されたドレインと内部
電源電圧VINTが印加されるゲートとNMOSトランジスタN1
のソースに共通連結されたソースを有するNMOSトランジ
スタN2、基準電圧REFが印加されるゲートとNMOSトラン
ジスタN1のソースに連結されたドレインを有するNMOSト
ランジスタN3、及び基準電圧REFが印加されるゲートとN
MOSトランジスタN3のソースに連結されたドレインと接
地電圧に連結されたソースを有するNMOSトランジスタN4
で構成されている。
【００１４】アクティブモード用の差動比較回路10は、
スタンバイモード用の差動比較回路12の構成と同様であ
る。即ち、PMOSトランジスタP1,P2の構成がPMOSトラン
ジスタP3,P4にそれぞれ相当し、NMOSトランジスタN1,N
2,N3,N4の構成がNMOSトランジスタN5,N6,N7,N8にそれぞ
れ相当する。但し、NMOSトランジスタN7,N8のゲートに
それぞれ基準電圧REF,CSIVCが印加される点で異なる。
【００１５】上述のように、アクティブモード用の差動
比較回路10を構成するトランジスタ及びNMOSトランジス
タ14のサイズは、スタンバイモード用の差動比較回路12
を構成するトランジスタ及びNMOSトランジスタ16のサイ
ズよりも大きい。ここで、トランジスタのサイズが大き
いということは、幅(width)が大きいことをいい、従っ
て、電流駆動能力が大きいことを意味する。
【００１６】比較基準電圧SREFのレベルは、発生させよ
うとする内部電源電圧VINTのレベルと同一のレベルに設
定され、基準電圧REFのレベルは、比較基準電圧SREFの
レベルよりも少しだけ低いレベルに設定されている。ま
た、比較基準電圧SREF及び基準電圧REFは、スタンバイ
モードのとき或いはアクティブモードのときに継続して
印加される信号であり、制御信号CSIVCは、アクティブ
モードのときにのみ、外部からのチップ選択信号CSに応
じて内部的に生成される信号であって、比較基準電圧SR
EFのレベルと同一のレベルの信号である。NMOSトランジ
スタN3,N4,N7は、定電流源として動作する。
【００１７】以下に、上述のような構成を有する回路の
動作を説明する。
【００１８】アクティブモードのときは制御信号CSIVC
が"ハイ"レベルであるので、アクティブモード用の差動
比較回路10とスタンバイモード用の差動比較回路12とが
動作する。制御信号CSIVCは、チップ選択信号CSがイネ
ーブルされると内部的に発生される信号であり、アクテ
ィブモードのときはチップ選択信号CSがイネーブルされ
るため制御信号CSIVCが発生される。
【００１９】比較基準電圧SREFと内部電源電圧VINTとを
比較して、内部電源電圧VINTが比較基準電圧SREFよりも
低いと、NMOSトランジスタN5を通じて流れる電流がNMOS
トランジスタN6を通じて流れる電流よりも大きくなり、
出力電圧VG1が増加する。これにより、NMOSトランジス
タ14は、出力電圧VG1の増加に従って、出力端子VINTを
通じて流れる電流を増加させて内部電源電圧VINTを増加
させる。
【００２０】反対に、内部電源電圧VINTが比較基準電圧
SREFよりも高いと、NMOSトランジスタN6を通じて流れる
電流がNMOSトランジスタN5を通じて流れる電流よりも大
きくなって出力電圧VG1を減少させる。これにより、NMO
Sトランジスタ14は、出力電圧VG1の減少に従って、出力
端子VINTを通じて流れる電流を減少させて内部電源電圧
VINTを減少させる。
【００２１】アクティブモード用の差動比較回路10が動
作するとき、スタンバイモード用の差動比較回路12も同
様に動作し、NMOSトランジスタ16をオンして内部電源電
圧VINTを発生する。このとき、NMOSトランジスタ14とNM
OSトランジスタ16の双方の電流駆動能力に従った電流が
内部電源電圧VINT発生端子に流れる。
【００２２】スタンバイモードのときは制御信号CSIVC
が発生しないため（CSIVC＝”ロー”）、アクティブモ
ード用の差動比較回路12は、インバーター18の出力信号
が"ハイ"レベルとなり、NMOSトランジスタ20がオンされ
てNMOSトランジスタ14のゲート電圧VG1を接地電圧とす
る。従って、NMOSトランジスタ14は、完全にオフされて
電流が流れない。
【００２３】ところが、制御信号CSIVCが”ロー”レベ
ルであると、NMOSトランジスタN8がオフするため、PMOS
トランジスタP4（及びP3）のゲートがフローティング状
態になり、PMOSトランジスタP4がオン状態を維持する可
能性がある。この場合、サイズの大きいPMOSトランジス
タP4及びNMOSトランジスタ20を通る電流経路が形成さ
れ、この電流経路を通して大きな電流が流れ、電力消耗
が増加する。
【００２４】また、スタンバイモードからアクティブモ
ードに速やかな転換が必要である場合に、サイズの大き
なドライバを完全にオフさせた状態からオン状態に移行
させるためには、相当なスイッチング時間が必要とされ
る。
【００２５】ところが、高速で動作する半導体メモリ装
置は、相当に短い時間（約10ns)でスイッチング動作を
行うべきであるが、図６に示した内部電圧発生回路は、
スタンバイモードからアクティブモードへの速やかなス
イッチング動作を行うことができないという問題点があ
った。
【００２６】図７は、従来のPMOSトランジスタを出力ド
ライバとして用いた内部電源電圧発生回路のブロック図
である。この内部電源電圧発生回路は、アクティブモー
ド用の差動比較回路30、スタンバイモード用の差動比較
回路32、及びPMOSトランジスタ34,36,38から構成されて
いる。
【００２７】図８は、図７に示すブロック図に対応する
具体的な回路図である。図８に示す回路において、アク
ティブモード用の差動比較回路30は、PMOSトランジスタ
P12,P13及びNMOSトランジスタN14,N15,N16,N17からな
り、スタンバイモード用の差動比較回路32は、PMOSトラ
ンジスタP10,P11及びNMOSトランジスタN10,N11,N12,N13
からなる。
【００２８】図７及び図８に示す回路の動作は、上述の
図５及び図６に示す回路の動作と同様である。但し、図
８に示す内部電源電圧発生回路は、PMOSドライバを用い
て構成されるので、差動比較回路30,32の電源電圧とし
て外部電源電圧VEXTが印加されるように構成されてい
る。即ち、PMOSドライバは、"ロー"レベルの信号に応じ
てオンされるため、PMOSドライバのゲートに大きな電圧
を印加する必要がない。従って、図６に示すように、昇
圧電圧Vpを利用しなくてもよい。そして、スタンバイモ
ードのときに制御信号CSIVCが"ロー"レベルに遷移する
と、PMOSトランジスタ38がオンされ、これによりPMOSト
ランジスタ34のゲートに外部電源電圧VEXTが印加され、
PMOSトランジスタ34が完全にオフする。
【００２９】図８に示す回路の場合は、スタンバイモー
ドのときにアクティブモード用の差動比較回路30自体を
通じて電流通路が形成されるのではないが、上述のNMOS
ドライバを使用したものと同様に、スタンバイモードか
らアクティブモードへの速やかな転換が必要である場合
に、大きなサイズのドライバを完全にオフされた状態か
らオン状態に移行させるためには、相応のスイッチング
時間が必要とされる。
【００３０】従って、図８に示す内部電源電圧発生回路
も、図６に示す内部電源電圧発生回路と同様に、スタン
バイモードからアクティブモードに転換するときに速や
かなスイッチング動作を行うことができないという問題
点があった。
【００３１】
【発明が解決しようとする課題】以上のように、従来の
内部電源電圧発生回路は、アクティブモード用の差動比
較回路の出力ドライバとスタンバイモード用の差動比較
回路の出力ドライバとを別個に備え、それぞれの比較回
路の出力信号によって対応する出力ドライバを制御して
いた。従って、スタンバイモードのときはアクティブモ
ード用の差動比較回路の出力ドライバを完全にオープン
させるための付加的な回路が必要とされた。
【００３２】例えば、NMOSトランジスタを出力ドライバ
として用いる内部電源電圧発生回路の場合は、スタンバ
イモードのときにアクティブモード用の差動比較回路の
出力ドライバであるNMOSトランジスタのゲートに接地電
圧を印加するための付加的な回路構成が必要であり、PM
OSトランジスタを出力ドライバとして用いる内部電源電
圧発生回路の場合は、スタンバイモードのときにアクテ
ィブモード用の差動比較回路の出力ドライバであるPMOS
トランジスタのゲートに電源電圧を印加するための付加
的な回路構成が必要である。
【００３３】しかし、NMOSトランジスタを出力ドライバ
として用いる内部電源電圧発生回路の場合は、スタンバ
イモードのときに、アクティブモード用の差動比較回路
を構成するトランジスタと付加的な回路を通じて電流通
路が形成され、これにより電流を消耗するという問題点
があった。しかも、アクティブモード用の差動比較回路
は、サイズの大きなトランジスタで構成されるため、ア
クティブモード用の差動比較回路を通じて流れる電流の
量は無視することができないほど大きい。
【００３４】また、NMOS又はPMOSトランジスタを出力ド
ライバとして用いる内部電源電圧発生回路の場合は、ス
タンバイモードからアクティブモードに転換するとき
に、アクティブモード用の内部電源電圧発生回路の出力
ドライバが完全にオフされた状態でオン状態に遷移すべ
きであるため、スッチングに長時間を要するという問題
点があった。
【００３５】以上のように、従来の内部電源電圧発生回
路は、高速で動作する半導体メモリ装置には適合でない
という問題点があった。
【００３６】本発明の目的は、スタンバイモードのとき
に、アクティブモード用の回路を通じて流れる電流を低
減した内部電源電圧発生回路を提供することにある。
【００３７】本発明の他の目的は、スタンバイモードか
らアクティブモードへのスイッチング動作を高速に行う
内部電源電圧発生回路を提供することにある。
【００３８】
【課題を解決するための手段】このような目的を達成す
るため本発明に係る内部電源電圧発生回路は、制御信号
に応じてイネーブルされ、アクティブモードのときに、
基準電圧と内部電源電圧との差を比較して出力信号を発
生するアクティブモード用の差動比較回路と、アクティ
ブモードのときとスタンバイモードのときに、基準電圧
と前記内部電源電圧との差を比較して出力信号を発生す
るスタンバイモード用差動比較回路と、前記アクティブ
モード用の差動比較回路とスタンバイモード用の差動比
較回路の出力信号に応じて前記内部電源電圧を発生する
出力ドライバとを備えたことを特徴とする。
【００３９】前記アクティブモード用の差動比較回路及
び出力ドライバは、サイズが大きいトランジスタを用い
て構成されることを特徴とし、前記スタンバイモード用
の差動比較回路は、サイズの小さいトランジスタを用い
て構成されることを特徴とする。
【００４０】
【発明の実施の形態】以下、本発明の好適な実施の形態
について説明する。
【００４１】図１は、本発明の好適な実施の形態に係る
NMOSトランジスタを出力ドライバとして用いた内部電源
電圧発生回路のブロック図である。図１に示す本発明の
好適な実施の形態に係る内部電源発生回路は、図５に示
す内部電源電圧発生回路から、スタンバイモード用の差
動比較回路12の出力ドライバであるNMOSトランジスタ1
6、インバータ18及びNMOSトランジスタ20を除去し、差
動比較回路12の出力信号がNMOSトランジスタ14のゲート
に印加されるように構成されている。
【００４２】即ち、図１に示す内部電源電圧発生回路
は、スタンバイモード用の差動比較回路12とアクティブ
モード用の差動比較回路10の出力ドライバとして、NMOS
トランジスタ14を共通に使用するように構成される。ま
た、図１に示す内部電源電圧発生回路は、スタンバイモ
ードのときに、NMOSトランジスタ14を完全にオフするた
めのインバータ18及びNM0Sトランジスタ20の構成が除去
されている。
【００４３】アクティブモードのときは、制御信号CSIV
Cが"ハイ"レベルとなってアクティブモード用の差動比
較回路10とスタンバイモード用の差動比較回路12とが動
作する。ところが、図１において、スタンバイモード用
の差動比較回路12の出力信号がアクティブモード用の差
動比較回路10の出力端に共通に連結されているので、NM
OSトランジスタ14を駆動するとき、アクティブモード用
の差動比較回路10の出力信号のみで駆動されると言え
る。
【００４４】即ち、小さいサイズのトランジスタからな
るスタンバイモード用の差動比較回路12は、小さいサイ
ズのNMOSトランジスタ（16）を駆動するための信号を発
生するに過ぎないため、アクティブモード用の作動比較
回路10による大きいサイズのNMOSトランジスタ14の駆動
に対して与える影響は小さい。
【００４５】スタンバイモードのときは、制御信号CSIV
Cが"ロー"レベルとなり、アクティブモード用の差動比
較回路10は動作を停止する。このとき、スタンバイモー
ド用の差動比較回路12の出力信号により、大きいサイズ
のNM0Sトランジスタ14が制御されるが、小さいサイズの
差動比較回路12の出力信号が大きいサイズのトランジス
タ14を制御することは容易でない。しかし、スタンバイ
モードのときは必要とされる電流の量が小さく、その変
動幅も小さいので、小さいサイズの差動比較回路12の出
力信号により大きいサイズのトランジスタ14を制御する
場合であっても適当な制御が可能である。
【００４６】そして、本発明の好適な実施の形態に係る
NMOSドライバを用いた内部電源電圧発生回路の場合で
は、スタンバイモードにおいて、大きさサイズのNMOSト
ランジスタ14のゲートに接地電圧を印加してトランジス
タ14を完全にオフさせる必要がないので、図５に示すイ
ンバータ18及びNMOSトランジスタ20のような付加的な回
路構成が必要でなく、電流消耗を防止することができ
る。
【００４７】また、スタンバイモードからアクティブモ
ードへの転換のとき、NMOSトランジスタ16を完全なオフ
状態からオン状態に移行させるのではなく、スタンバイ
モードのときにスタンバイモード用の差動比較回路12の
出力信号によってある程度オンされた状態から完全なオ
ン状態に移行させるため、スイッチング時間を短縮する
ことができる。
【００４８】図２は、図１に示すブロック図に対応する
具体的な回路図である。図２に示す回路は、図６に示す
回路からインバーター18及びNMOSトランジスタ14,16を
除去し、スタンバイモード用の差動比較回路12の出力信
号をNMOSトランジスタ14のゲートに印加するように変更
した回路である。
【００４９】以下、図２に示す回路の動作を説明する。
【００５０】アクティブモードのときの動作は、図６に
示す回路の動作を参考とすれば明らかである。スタンバ
イモードのときは、スタンバイモード用の差動比較回路
12が内部電源電圧VINTと比較基準電圧SREFとを一致させ
るような出力電圧VGを発生する。出力電圧VGは、大きい
サイズのNMOSトランジスタ14を制御する。勿論、小さい
サイズの差動比較回路12が大きいサイズのNMOSトランジ
スタ14を制御することは容易でないが、スタンバイモー
ドのときは電流消耗が少なく、極めて小さい電流だけが
NMOSトランジスタ14から供給されるようにすればよいの
で、適切な制御が可能である。
【００５１】従って、本発明の好適な実施の形態に係る
内部電源電圧発生回路によれば、スタンバイモードのと
きにアクティブモード用の差動比較回路10を通じて流れ
る電流を減少させることができる。
【００５２】また、本発明に好適な形態に係る内部電源
発生回路によれば、スタンバイモードのときに、アクテ
ィブモード用の差動比較回路10の出力ドライバにスタン
バイモード用の差動比較回路の出力信号を印加して内部
電源電圧を発生させるので、アクティブモード用の差動
比較回路10の出力ドライバを完全にオフさせるための付
加的な回路構成が不要であり、スタンバイモードからア
クティブモードへの転換のときのスイッチング時間が短
縮される。
【００５３】図３は、本発明の好適な実施の形態に係る
PMOSトランジスタを出力ドライバとして用いた内部電源
電圧発生回路のブロック図である。図３に示す本発明の
好適な実施の形態に係る内部電源電圧発生回路は、図７
に示す内部電源発生迂回路回路から、スタンバイモード
用の差動比較回路32の出力ドライバであるPMOSトランジ
スタ38、及びPMOSトランジスタ36を除去し、差動比較回
路32の出力信号がPMOSトランジスタ34のゲートに印加さ
れるように構成されている。
【００５４】図４は、図３に示すブロック図に対応する
具体的な回路図である。図４に示す回路は、図８に示す
回路からPMOSトランジスタ36,38を除去し、スタンバイ
モード用の差動比較回路32の出力信号VGがPMOSトランジ
スタ34のゲートに印加されるように構成されている。
【００５５】図３及び図４に示す回路の動作は、上述の
図１及び図２に対する説明から明らかである。
【００５６】図４に示す内部電源電圧発生回路は、スタ
ンバイモードのときに、スタンバイモード用の差動比較
回路32の出力信号VGをPMOSトランジスタ34のゲートに印
加して制御される。勿論、この場合も小さいサイズの差
動比較回路32が大きいサイズのPMOSトランジスタ34を制
御することは容易でないが、スタンバイモードのときは
電流消耗が少なくて、極めて少量の電流だけがPMOSトラ
ンジスタ34から供給されるようにすればよいので、適切
な制御が可能である。
【００５７】従って、本発明の好適な実施の形態に係る
内部電源電圧発生回路は、アクティブモードからスタン
バイモードに転換するときに、PMOSトランジスタ34を完
全にオフするための付加的な回路構成が必要でなく、ま
た、スタンバイモードからアクティブモードへの転換の
ときに、PMOSトランジスタ34を完全なオフ状態からオン
させる必要がないため、スイッチング時間が短縮され
る。
【００５８】
【発明の効果】本発明に係るNMOSドライバを用いた内部
電源電圧発生回路によれば、スタンバイモードのとき
に、アクティブモード用の差動比較回路自体を通じて流
れる電流を低減することができる。
【００５９】また、本発明に係る内部電源電圧発生回路
によれば、スタンバイモード用の差動比較回路とアクテ
ィブモード用の差動比較回路の出力ドライバを大きいサ
イズの一つの出力ドライバを共通に使用することによ
り、付加的な回路構成が要求されず、スタンバイモード
からアクティブモードへの転換のときにスイッチング時
間が短縮される。
【００６０】従って、本発明に係る電源電圧発生回路
は、高速で動作する半導体メモリ装置に適用されて安定
した動作を行うことができる。
【図面の簡単な説明】
【図１】本発明の好適な実施の形態に係るNMOSトランジ
スタを出力ドライバとして用いた内部電源電圧発生回路
のブロック図である。
【図２】図１に示すブロック図に対応する具体的な回路
図である。
【図３】本発明の好適な実施の形態に係るPMOSトランジ
スタを出力ドライバとして用いた内部電源電圧発生回路
のブロック図である。
【図４】図３に示すブロック図に対応する具体的な回路
図である。
【図５】従来のNMOSトランジスタを出力ドライバとして
用いた内部電源電圧発生回路のブロックである。
【図６】図５に示すブロック図に対応する具体的な回路
図である。
【図７】従来のPMOSトランジスタを出力ドライバとして
用いた内部電源電圧発生回路のブロック図である。
【図８】図７に示すブロック図に対応する具体的な回路
図である。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 制御信号に応じてイネーブルされ、アク
    ティブモードのときに、基準電圧と内部電源電圧との差
    を比較して出力信号を発生するアクティブモード用の差
    動比較回路と、 アクティブモードのときとスタンバイモードのときに、
    基準電圧と前記内部電源電圧との差を比較して出力信号
    を発生するスタンバイモード用の差動比較回路と、 前記アクティブモード用の差動比較回路及び前記スタン
    バイモード用の差動比較回路の出力信号に応じて前記内
    部電源電圧を発生する出力ドライバと、 を備えることを特徴とする内部電源電圧発生回路。
  2. 【請求項２】 前記アクティブモード用の差動比較回路
    は、サイズが大きいトランジスタを用いて構成されるこ
    とを特徴とする請求項１に記載の内部電源電圧発生回
    路。
  3. 【請求項３】 前記スタンバイモード用の差動比較回路
    は、サイズが小さいトランジスタを用いて構成されるこ
    とを特徴とする請求項１に記載の内部電源電圧発生回
    路。
  4. 【請求項４】 前記出力ドライバは、サイズの大きいト
    ランジスタを用いて構成されることを特徴とする請求項
    １に記載の内部電源電圧発生回路。
  5. 【請求項５】 昇圧電圧と接地電圧との間に連結され、
    アクティブモードのときに、基準電圧と内部電源電圧と
    の差を比較して第１出力信号を発生するアクティブモー
    ド用の差動比較回路と、 前記昇圧電圧と接地電圧との間に連結され、前記アクテ
    ィブモードのときとスタンバイモードのときに、前記基
    準電圧と前記内部電源電圧との差を比較して第２出力信
    号を発生するスタンバイモード用の差動比較回路と、 外部電源電圧と前記内部電源電圧を発生する端子との間
    に連結され、前記第１出力信号及び前記第２出力信号に
    応じて前記内部電源電圧を発生するNMOS出力ドライバ
    と、 を備えることを特徴とする内部電源電圧発生回路。
  6. 【請求項６】 前記アクティブモード用の差動比較回路
    は、サイズの大きいトランジスタを用いて構成されるこ
    とを特徴とする請求項５に記載の内部電源電圧発生回
    路。
  7. 【請求項７】 前記スタンバイのモード用の差動比較回
    路は、サイズの小さいトランジスタを用いて構成される
    ことを特徴とする請求項５に記載の内部電源電圧発生回
    路。
  8. 【請求項８】 前記NM0S出力ドライバは、サイズの大き
    いNMOSトランジスタを用いて構成されることを特徴とす
    る請求項５に記載の内部電源電圧発生回路。
  9. 【請求項９】 外部電源電圧と接地電圧との間に連結さ
    れ、アクティブモードのときに、基準電圧と内部電源電
    圧との差を比較して第１出力信号を発生するアクティブ
    モード用の差動比較回路と、 外部電源電圧と接地電圧との間に連結され、前記アクテ
    ィブモードのときとスタンバイモードのときに、前記基
    準電圧と前記内部電源電圧との差を比較して第２出力信
    号を発生するスタンバイモード用の差動比較回路と、 外部電源電圧と前記内部電源電圧を発生するための端子
    との間に連結され、前記第１出力信号及び前記第２出力
    信号に応じて前記内部電源電圧を発生するPMOS出力ドラ
    イバと、 を備えることを特徴とする内部電源電圧発生回路。
  10. 【請求項１０】 前記アクティブモード用の差動比較回
    路は、サイズの大きいトランジスタを用いて構成される
    ことを特徴とする請求項９に記載の内部電源電圧発生回
    路。
  11. 【請求項１１】 前記スタンバイモード用の差動比較回
    路は、サイズの小さいトランジスタを用いて構成される
    ことを特徴とする請求項９に記載の内部電源電圧発生回
    路。
  12. 【請求項１２】 前記PMOS出力ドライバは、サイズの大
    きいPMOSトランジスタを用いて構成されることを特徴と
    する請求項９に記載の内部電源電圧発生回路。
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