KR100597625B1

KR100597625B1 - 내부 전원전압 발생회로

Info

Publication number: KR100597625B1
Application number: KR1020000027928A
Authority: KR
Inventors: 노용환
Original assignee: 삼성전자주식회사
Priority date: 2000-05-24
Filing date: 2000-05-24
Publication date: 2006-07-06
Also published as: KR20010106892A

Abstract

본 발명은 반도체 메모리 장치에서 외부의 전원전압의 변화에 관계없이 내부에 안정적으로 일정한 내부 전원전압을 공급하는 내부 전원전압 발생회로에 관한 것으로, 특히 스탠바이 모드에서 액티브 모드로 전환시에 내부 전원전압을 안정적으로 공급할 수 있는 내부 전원전압 발생회로에 관한 것이다. 본 발명에 따른 내부 전원전압 발생회로는 레벨이 서로 상이한 제1기준전압 및 제2기준전압을 사용하며, 스탠바이 모드에서는 기준전압을 상기 제1기준전압보다 높은 레벨의 상기 제2기준전압을 설정하고, 액티브 모드에서는 기준전압을 상기 제1기준전압을 설정할 수 있도록 모드 상태에 따라 두 개의 기준전압을 스탠바이 모드용 차동 비교회로 또는 액티브 모드용 차동 비교회로에 선택적으로 공급하는 전원전압 보상회로를 적어도 구비하며, 상기 전원전압 보상회로는 스탠바이 구동신호가 입력되면 상기 제1기준전압의 공급 경로를 차단하고 상기 제2기준전압 공급 경로를 형성하며, 액티브 구동신호가 입력되면 상기 제1기준전압 공급 경로를 형성하고 상기 제2기준전압 공급경로를 차단하는 회로를 구성함을 특징으로 한다.

반도체, 메모리, 내부 전원전압 발생회로, 기준전압, 스탠바이, 액티브

Description

내부 전원전압 발생회로{INTERNAL VOLTAGE CONVERTER CIRCUIT}

도 1은 종래 제1실시예에 따른 NMOS 트랜지스터를 출력 드라이버로 사용한 내부 전원전압 발생회로의 블록구성도(인용참증 대한민국 특허 출원 1998-39751호의 도 1)

도 2는 도 1에 나타난 블록구성도의 구체 실시예(인용참증 대한민국 특허 출원 1998-39751호의 도 2)

도 3은 종래 제2실시예에 따른 NMOS 트랜지스터를 출력 드라이버로 사용한 내부 전원전압 발생회로의 블록구성도(인용참증 대한민국 특허 출원 1998-39751호의 도 5)

도 4는 도 3에 나타난 블록구성도의 구체 실시예(인용참증 대한민국 특허 출원 1998-39751호의 도 6)

도 5는 종래 내부 전원전압 발생회로에 의한 전류 및 전압 신호 그래프

도 6은 본 발명의 바림직한 제1실시예에 따른 NMOS 트랜지스터를 출력드라이버로 사용한 내부 전원전압 발생회로

도 7은 도 6에 나타난 블록구성도의 구체 실시예

도 8은 본 발명의 바림직한 제2실시예에 따른 PMOS 트랜지스터를 출력드라이 버로 사용한 내부 전원전압 발생회로

도 9는 도 8에 나타난 블록구성도의 구체 실시예

도 10은 본 발명의 바림직한 제3실시예에 따른 NMOS 트랜지스터를 출력드라이버로 사용한 내부 전원전압 발생회로

도 11은 도 10에 나타난 블록구성도의 구체 실시예

도 12는 본 발명의 바림직한 제4실시예에 따른 PMOS 트랜지스터를 출력드라이버로 사용한 내부 전원전압 발생회로

도 13은 도 12에 나타난 블록구성도의 구체 실시예

도 14는 본 발명에 따른 내부 전원전압 발생회로에 의한 전류 및 전압 신호 그래프

본 발명은 반도체 메모리 장치에서 외부의 전원전압의 변화에 관계없이 내부에 안정적으로 일정한 내부 전원전압을 공급하는 내부 전원전압 발생회로에 관한 것으로, 특히 스탠바이 모드에서 액티브 모드로 전환시에 내부 전원전압을 안정적으로 공급할 수 있는 내부 전원전압 발생회로에 관한 것이다.

반도체 메모리 장치에서 외부의 전원전압의 변화에 관계없이 내부에 안정적이고 일정한 내부 전원전압을 공급하는 내부 전원전압 발생회로(IVC: Internal Voltage Converter Circuit)는 여러 가지 방식으로 구현되어 왔다. 상기 내부 전원전압 발생회로는 상기 반도체 메모리 장치의 내부에 안정적인 전압을 공급하는데, 이에 따라 상기 내부 전원전압 발생회로 자체에 흐르는 전류량도 적지 않게 된다.

반도체 메모리 장치는 리드 동작 또는 라이트 동작을 수행하는 구간과 셀 데이터를 보존하고 있는 구간에 따라 소모하는 전류량도 큰 차이를 나타낸다. 여기서, 동작하는 구간을 액티브 모드, 단지 셀 데이터를 보존하고 있는 구간을 스탠바이 모드라 구분하여 명명한다. 상기 스탠바이 모드시에는 액티브 모드시에 비해서 훨씬 작은 전류만이 필요하므로 스탠바이 모드에서의 전류를 줄이기 위한 노력이 계속되고 있다. 더욱이, 휴대용 장치의 사용이 증가하고 에너지 절감에 대한 인식이 확산되면서 상기 스탠바이 모드에서의 전류를 줄이는 기술이 이슈(Issue)로 되고 있다.

종래 전류 소모를 줄이는 내부 전원전압 발생회로가 여러 방안으로 구현되어져 왔는데, 이러한 종래의 내부 전원전압 발생회로가 삼성전자(주)에서 출원한 대한민국 특허출원 1998-39751호(이하, "제1인용참증"이라 칭함) 및 미쯔비시사에서 출원한 미합중국 특허 USP 5,189,316호(이하, "제2인용참증"이라 칭함)에 개시되어 있으며, 도 1 내지 도 5에 상기 인용참증에 개시된 여러 내부 전원전압 발생회로 중에서 NMOS 트랜지스터를 출력 드라이버로 사용하는 내부 전원전압의 2가지 예를 도시하였다. 이를 통해 종래 내부전원 발생회로를 간단히 설명하며; 상기 도 1은 종래 제1실시예에 따른 NMOS 트랜지스터를 출력 드라이버로 사용한 내부 전원전압 발생회로의 블록구성도(제1인용참증 대한민국 특허 출원 1998-39751호의 도 1, 제2 인용참증 USP 5,189,316호의 FIG.4)이고, 상기 도 2는 도 1에 나타난 블록구성도의 구체 실시예(제1인용참증 대한민국 특허 출원 1998-39751호의 도 2)이며, 상기 도 3은 종래 제2실시예에 따른 NMOS 트랜지스터를 출력 드라이버로 사용한 내부 전원전압 발생회로의 블록구성도(제2인용참증 대한민국 특허 출원 1998-39751호의 도 5)이고, 상기 도 4는 도 3에 나타난 블록구성도의 구체 실시예(제2인용참증 대한민국 특허 출원 1998-39751호의 도 6)이다. 상기 도 1 내지 도 4에 대한 상세한 설명은 상기 인용참증에 자세히 기재되어 있으므로 여기서의 언급은 피하기로 한다. 상기 도 1 내지 도 4에 종래 내부 전원전압 발생회로의 예들로서 도시된 종래 내부 전원전압 발생회로의 특징을 설명하면; 기준전압과 내부 전원전압(VINT)의 차이를 증폭하여 트랜지스터의 폭(Width)이 큰 크기의 NMOS 또는 PMOS 드라이버의 게이트를 제어함으로써 내부 전원전압의 레벨이 기준전압(SREF)과 같아지도록 조정하는 것이 일반적인 내부 전원전압 발생회로인데, 이 드라이버의 게이트를 제어하는 차동 비교회로를 액티브 모드용과 스탠바이 모드용으로 구성하고, 각각의 차동 비교회로에 적당한 크기의 드라이버를 각각 사용하여 출력을 합치는 방법을 사용한다. 이때, 큰 크기의 액티브 모드용 차동 비교회로를 상기 스탠바이 모드에서는 오프 시킴으로써 전류소모를 줄이게 된다. 상기 스탠바이 모드에서는 내부 회로에서의 전류 소모가 적으므로 작은 크기의 드라이버와 작은 크기의 스탠바이 모드용 차동 비교회로를 통하여 전류를 공급하는 방법을 사용한다.

이와 같은 종래 내부 전원전압 발생회로는 상기 스탠바이 모드에서 상기 액티브 모드로의 전환에 충분한 시간적인 여유가 있는 디바이스라면 별 문제없이 사 용할 수 있으나, 상기 액티브 모드로의 전환이 빠르게 이루어져야 하는 디바이스에서는 스탠바이 모드에서 액티브 모드로 전환시 내부 전원전압의 전압 레벨이 순간적으로 강하(Drop)되어 그 순간에 디바이스 성능이 저하되는 문제가 생긴다. 이를 도 5를 통해 설명하면; 상기 도 5는 종래 내부 전원전압 발생회로에 의한 전류 및 전압 신호 그래프이다. 상기 도 5에서 보면, 스탠바이 모드에서는 내부 전원전압(VINT)의 레벨이 기준전압(SREF) 레벨을 유지하다가 상기 스탠바이 모드에서 액티브 모드로 전환되는 전환시점 '가'에서 내부 전원전압(VINT)의 레벨이 순간적으로 상기 기준전압(SREF) 레벨 이하로 강하되는 전압 강하가 발생되었다가 다시 기준전압(SREF) 레벨로 상승하게 된다. 상기 스탠바이 모드에서는 내부 회로가 사용하는 전류 I(current)의 양이 적기 때문에 내부 전원전압(VINT) 레벨을 기준전압(SREF)의 레벨과 같도록 하기 위해서는 출력신호(VG) 레벨이 낮게 되며, 상기 액티브 모드에서는 상기 스탠바이 모드와는 반대로 내부 회로가 사용하는 전류 I(current)의 양이 많기 때문에 충분한 전류를 공급하기 위하여 출력신호(VG) 레벨이 높게 된다. 그런데, 상기 스탠바이 모드에서 액티브 모드로 전환되는 시점에서는 상기 액티브 모드에서 사용되는 전류를 충분히 공급할 정도로 출력신호(VG) 레벨이 높지 않기 때문에 상기 스탠바이 모드에서 액티브 모드로의 전환시점에서 내부 전원전압(VINT) 레벨이 순간적으로 기준전압(SREF) 레벨 아래로 강하되는 문제가 발생하였다.

따라서 본 발명의 목적은 상기의 문제점을 해결하기 위하여 상기 액티브 모드로의 전환이 고속으로 이루어지는 디바이스에서도 스탠바이 모드에서 액티브 모드로 전환시 내부 전원전압을 안정적으로 공급할 수 있는 내부 전원전압 발생회로를 제공함에 있다.

본 발명의 다른 목적은 스탠바이 모드에서 액티브 모드로 전환할 때 발생되는 내부 전원전압 강하를 보상하는 내부 전원전압 발생회로를 제공함에 있다.

상기 목적을 달성하기 위해 본 발명에 따른 내부 전원전압 비교회로는 액티브 모드용 차동비교회로; 스탠바이 모드용 차동 비교회로; 액티브 모드용 차동 비교회로 및 스탠바이 모드용 차동 비교회로의 출력신호에 응답하여 내부 전원전압을 발생하기 위한 출력 드라이버에 부가하여 레벨이 서로 상이한 제1기준전압 및 제2기준전압을 사용하며, 스탠바이 모드에서는 기준전압을 상기 제1기준전압보다 높은 레벨의 상기 제2기준전압을 사용하고, 액티브 모드에서는 기준전압을 상기 제1기준전압을 사용할 수 있도록 모드 상태에 따라 두 개의 기준전압을 스탠바이 또는 액티브 모드용 차동 비교회로에 선택적으로 입력하는 전원전압 보상회로로 구성됨을 특징으로 한다.

본 발명에서는 스탠바이 모드에서의 기준전압 레벨을 액티브 모드에서의 기준전압 레벨보다 높게 하는 내부 전원전압 발생회로를 구현한 것이다, 이를 위하여 본 발명에 따른 내부 전원전압 발생회로는 레벨이 서로 상이한 제1기준전압 및 제2 기준전압을 사용하며, 스탠바이 모드에서는 기준전압을 상기 제1기준전압보다 높은 레벨의 상기 제2기준전압을 사용하고, 액티브 모드에서는 기준전압을 상기 제1기준전압을 사용할 수 있도록 모드 상태에 따라 두 개의 기준전압을 스탠바이 또는 액티브 모드용 차동 비교회로에 선택적으로 입력하는 전원전압 보상회로를 구비하는 것을 특징으로 한다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 하기의 설명에서 구체적인 처리흐름과 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게는 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

도 6은 본 발명의 바림직한 제1실시예에 따른 NMOS 트랜지스터를 출력드라이버로 사용한 내부 전원전압 발생회로도이다. 본 발명에 따른 내부 전원전압 발생회로는 액티브 모드용 차동 비교회로(10), 스탠바이 모드용 차동 비교회로(12), NMOS트랜지스터들(14, 16, 20), 인버터(18) 및 전원전압 보상회로(100)로 구성되어 있다.

상기 액티브 모드용 차동 비교회로(10)는 제어신호(CSIVC)에 응답하여 액티브 모드시에 동작하고 스탠바이 모드시에는 동작하지 않는다. 상기 액티브 모드용 차동 비교회로(10)는 제1기준전압(SREF)과 내부 전원전압(VINT)의 차를 비교하여 출력신호(VG1)를 발생한다. NMOS트랜지스터(14)는 외부 전원전압(VEXT)에 연결된 드레인과 전압(VG1)이 인가되는 게이트와 내부 전원전압(VINT) 발생단자에 연결된 소스로 이루어져 전압(VG1)에 응답하여 외부 전원전압(VEXT)을 내부 전원전압(VINT)으로 변환하여 출력한다. 그리고, 상기 도 6에 도시된 내부 전원전압 발생회로는 NMOS트랜지스터(14)를 전류 구동용 드라이버로 사용하기 때문에 액티브 모드용 차동 비교회로(10)의 전원전압으로 승압 전압(Vp)을 이용하여 전압(VG1)의 레벨을 높여 주게 된다. 이와 같이 출력전압(VG1)의 레벨을 높여 주어야만 NMOS트랜지스터(14)가 완전히 온 되어 충분한 전류 구동 능력을 가질 수 있기 때문이다. 그리고, 스탠바이 모드시에는 제어신호(CSIVC)가 "로우"레벨이 되고, 인버터(18)의 출력신호가 "하이" 레벨이 되어 NMOS트랜지스터(20)를 온 한다. 그러면, NMOS트랜지스터(14)의 게이트로 접지전압이 인가되어 NMOS트랜지스터(14)를 완전히 오프 한다. 그래서, 스탠바이 모드시에는 NMOS트랜지스터(14)를 통한 전류가 흐르지 않도록 한다.

상기 스탠바이 모드용 차동 비교회로(12)는 액티브 모드시나 스탠바이 모드시에 항상 동작한다. 이 회로는 제2기준전압(E_SREF)과 내부 전원전압(VINT)의 차를 감지하여 출력신호(VG2)를 발생한다. NMOS트랜지스터(16)는 내부 전원전압(VINT) 발생단자에 연결된 소스와 출력신호(VG2)가 인가되는 게이트와 외부 전원전압(VEXT)에 연결된 드레인으로 이루어져 전압(VG2)에 응답하여 외부 전원전압(VEXT)을 내부 전원전압(VINT)으로 변환하여 출력한다. 그리고, 액티브 모드용 차동 비교회로(10)와 마찬가지로 스탠바이 모드용 차동 비교회로(12)도 승압 전압(Vp)을 전원전압으로 사용하는데, 이는 출력 드라이버로서 NMOS트랜지스터(16)를 사용하기 때문이다.

상기 액티브 모드시와 스탠바이 모드시에 발생되는 내부 전원전압(VINT)은 일정하다. 단지, 액티브 모드시에는 전류를 많이 필요로 하므로 액티브 모드용 차동 비교회로 및 NMOS트랜지스터(14)를 구성하는 트랜지스터들의 크기를 크게 하여 많은 전류를 구동할 수 있도록 하고, 스탠바이 모드시에는 작은 전류만이 필요하므로 스탠바이 모드용 차동 비교회로 및 NMOS트랜지스터(16)를 구성하는 트랜지스터들의 크기를 작게 하여 작은 전류를 구동할 수 있도록 한다.

전원전압 보상회로(100)는 상기 액티브 모드에서는 제1기준전압(SREF)을 상기 액티브 모드용 차동 비교회로(10)로 공급하고, 상기 스탠바이 모드에서는 상기 제1기준전압보다 높은 레벨의 제2기준전압(E_SREF)을 상기 스탠바이 모드용 차동 비교회로(12)로 공급한다.

도 7은 상기 도 6에 나타낸 블럭도의 실시예의 회로도로서, PMOS트랜지스터들(P3, P4)과 NMOS트랜지스터들(N5, N6, N7, N8)로 구성된 액티브 모드용 차동 비교회로(10), PMOS트랜지스터들(P1, P2)과 NMOS트랜지스터들(N1, N2, N3, N4)로 구성된 스탠바이 모드용 차동 비교회로(12), 인버터(18), NMOS트랜지스터들(N14, N16) 및 PMOS트랜지스터들(P101, P102)과 NMOS트랜지스터들(N101, N102)과 인버터(101)로 구성된 전원전압 보상회로(100)로 구성되어 있다.

상기 스탠바이 모드용 차동 비교회로(12)는 승압 전압(Vp)이 인가되는 소스 와 공통 연결된 게이트와 드레인을 가진 PMOS트랜지스터(P1), 승압 전압(Vp)이 인가되는 소스와 PMOS트랜지스터(P1)의 게이트에 연결된 게이트를 가진 PMOS트랜지스터(P2), 제2기준전압(E_SREF)이 인가되는 게이트와 PMOS트랜지스터(P1)의 드레인에 연결된 드레인을 가진 NMOS트랜지스터(N1), PMOS트랜지스터(P2)의 드레인에 연결된 드레인과 내부 전원전압(VINT)이 인가되는 게이트와 NMOS트랜지스터(N1)의 소스에 공통 연결된 소스를 가진 NMOS트랜지스터(N2), 제3기준전압(REF)이 인가되는 게이트와 NMOS트랜지스터(N1)의 소스에 연결된 드레인을 가진 NMOS트랜지스터(N3), 및 제3기준전압(REF)이 인가되는 게이트와 NMOS트랜지스터(N3)의 소스에 연결된 드레인과 접지전압에 연결된 소스를 가진 NMOS트랜지스터(N4)로 구성되어 있다.

상기 액티브 모드용 차동 비교회로(10)는 스탠바이 모드용 차동 비교회로의 구성과 동일하다. 즉, PMOS트랜지스터들(P1, P2)의 구성이 PMOS트랜지스터들(P3, P4)에 각각 해당하고, NMOS트랜지스터들(N1, N2, N3, N4)의 구성이 NMOS트랜지스터들(N5, N6, N7, N8)에 각각 해당한다. 다만, 스탠바이 모드용 차동 비교회로(12)의 NMOS트랜지스터 N1에 대응되는 N5의 게이트에 제1기준전압(SREF)이 연결되며, NMOS트랜지스터들(N7, M8)의 게이트로 각각 기준전압들(REF, CSIVC)이 인가되는 것이 다르다.

그리고, 상술한 바와 같이 액티브 모드용 차동 비교회로(10)를 구성하는 트랜지스터들 및 NMOS트랜지스터(16)의 크기가 스탠바이 모드용 차동 비교회로(12)를 구성하는 트랜지스터들 및 NMOS트랜지스터(14)의 크기보다 크다. 즉, 트랜지스터의 크기가 크다는 것은 폭(width)이 큰 것을 말하는 것으로, 이에 따라 전류 구동능력 이 커지게 된다.

상기 전원전압 보상회로(100)는 PMOS트랜지스터(P101)의 게이트와 NMOS트랜지스터(N102)의 게이트에 스탠바이 입력신호가 공통으로 연결된다. 상기 PMOS트랜지스터(P101)의 드레인은 NMOS트랜지스터(N101)의 소스와 연결되어 제1기준전압(SREF)에 공통으로 연결되며, 소스는 상기 NMOS트랜지스터(N101)의 드레인과 연결된다. 또한, 상기 NMOS트랜지스터(N102)의 소스는 PMOS트랜지스터(P102)의 드레인과 연결되어 제2기준전압(E_SREF)에 공통으로 연결되며, 드레인은 상기 PMOS트랜지스터(P102)의 소스와 연결된다. 상기 NMOS트랜지스터(N101)의 게이트는 상기 PMOS트랜지스터(P102)의 게이트와 연결되며, 상기 NMOS트랜지스터(N101)의 게이트와 상기 PMOS트랜지스터(P102)의 게이트의 연결노드에 인버터(101)의 캐소드가 연결되며. 상기 인버터(101)의 애노드는 상기 스탠바이 입력신호에 연결된다. 그리고, 상기 PMOS트랜지스터(P101)의 소스와 NMOS트랜지스터(N101)의 드레인 연결노드와 상기 PMOS트랜지스터(P102)의 소스와 NMOS트랜지스터(N102)의 드레인 연결노드는 상기 스탠바이 모드용 차동 비교회로(12)의 NMOS트랜지스터(N1)의 게이트에 공통 연결된다.

한편, 기준전압들(SREF, E_SREF, REF)의 레벨은 서로 상이하게 설정하는데, 제3기준전압(REF)의 레벨은 상기 제1기준전압(SREF)의 레벨보다 약간 낮은 레벨로 설정하고, 상기 제2기준전압(E_SREF)의 레벨은 상기 제1기준전압(SREF)의 레벨보다 약간 높은 레벨(예컨대, 종래 스탠바이 모드에서액티브 모드로 전환시점에서 강하되는 전압 레벨 만큼 상승된 레벨)로 설정한다. 그리고, 기준전압들(SREF, E_SREF, REF)은 스탠바이 모드시나 액티브 모드시에 항상 인가되는 신호이고, 제어신호(CSIVC)는 액티브 모드시에만 외부로부터의 칩 선택신호(CS)에 응답하여 내부적으로 만들어지는 신호로서, 상기 제1기준전압(SREF)의 레벨과 동일한 레벨의 신호이다. 그래서, NMOS트랜지스터들(N3, N4, N7)은 정전류원으로서 동작한다.

상술한 바와 같은 구성을 가진 본 발명의 제1실시예에 따른 내부 전원전압 발생회로의 동작을 설명하면 다음과 같다.

액티브 모드로 동작하는 경우에는 전원전압 보상회로(100)의 스탠바이 입력이 "로우" 이므로 PMOS트랜지스터(P101)는 온 되고, NMOS트랜지스터(N102)는 오프 된다. 그리고, 상기 스탠바이 입력이 "로우"임에 따라 인버터(101)의 출력이 "하이"가 되어 NMOS트랜지스터(N101)는 온 되고, PMOS트랜지스터(P102)는 오프 된다. 따라서, 상기 전원전압 보상회로(100)의 출력은 상기 제1기준전압(SREF)이 된다.

제어신호(CSIVC)가 "하이"레벨이므로 액티브 모드용 차동 비교회로(10)와 스탠바이 모드용 차동 비교회로(12)가 모두 동작한다. 제어신호(CSIVC)는 칩 선택신호(CS)가 인에이블 되면 내부적으로 발생되는 신호로서, 액티브 모드시에는 칩 선택신호가 인에이블 되므로 제어신호(CSIVC)가 발생된다. 상기 제1기준전압(SREF)과 내부 전원전압(VINT)을 입력하여 만일 내부 전원전압(VINT)이 상기 제1기준전압(SREF)보다 낮으면, NMOS트랜지스터(N1)를 통하여 흐르는 전류가 NMOS트랜지스터(N2)를 통하여 흐르는 전류보다 커지게 되어, 출력전압(VG2)이 증가하게 된다. 그러면, NMOS트랜지스터(14)가 출력전압(VG2)의 증가에 따라 출력단자(VINT)를 통하여 흐르는 전류를 증가하여 내부 전원전압(VINT)을 증가하게 된다. 반대로, 내부 전원전압(VINT)이 기준전압(SREF)보다 높으면, NMOS트랜지스터(N2)를 통하여 흐르는 전류가 NMOS트랜지스터(N1)를 통하여 흐르는 전류보다 커지게 되어 출력전압(VG1)을 감소하게 된다. 그러면, NMOS트랜지스터(14)가 출력전압(VG1)의 감소에 따라 출력단자를 통하여 흐르는 전류를 감소하여 내부 전원전압(VINT)을 감소하게 된다. 그리고, 액티브 모드용 차동 비교회로(10)가 동작을 할 때 스탠바이 모드용 차동 비교회로(12)도 동일한 동작을 수행하여 NMOS트랜지스터(16)를 온 하여 내부 전원전압(VINT)을 발생하게 된다. 이때, NMOS트랜지스터(14)와 NMOS트랜지스터(16)의 전류 구동 능력에 의해 합쳐진 전류가 내부 전원전압(VINT) 발생단자로 흐르게 된다.

한편, 스탠바이 모드로 동작하는 경우에는 전원전압 보상회로(100)의 스탠바이 입력이 "하이"가 되므로 PMOS트랜지스터(P101)는 오프 되고, NMOS트랜지스터(N102)는 온 된다. 그리고, 상기 스탠바이 입력이 "하이"임에 따라 인버터(101)의 출력이 "로우"가 되어 NMOS트랜지스터(N101)는 오프 되고, PMOS트랜지스터(P102)는 온 된다. 따라서, 상기 전원전압 보상회로(100)의 출력은 상기 제2기준전압(E_SREF)이 된다.

스탠바이 모드시에는 제어신호(CSIVC)가 발생하지 않게 됨으로써 액티브 모드용 차동 비교회로(12)는 인버터(18)의 출력신호가 "하이"레벨이 되고, NMOS트랜지스터(20)가 온 되어 NMOS트랜지스터(16)의 게이트 전압(VG1)을 접지전압으로 한다. 따라서, NMOS트랜지스터(16)가 완전히 오프 되어 전류가 흐르지 못하게 한다.

본 발명의 제1실시예에서는 스탠바이 모드일 때의 기준전압 레벨을 액티브 모드일 때의 기준전압 레벨보다 높게 하여 스탠바이 모드시의 내부 전원전압(VINT) 레벨을 액티브 모드시의 내부 전원전압 레벨보다 높게 둠으로써 스탠바이 모드에서 액티브 모드로 전환시 기준전압 레벨이 제1기준전압(SREF) 레벨 이하로 강하(Drop)되는 전압을 보상하고자 한 것이다.

도 8은 본 발명의 바람직한 제2실시예에 따른 PMOS트랜지스터를 출력 드라이버로 사용한 내부 전원전압 발생회로의 블록도로서, 전원전압 보상회로(100), 액티브 모드용 차동 비교회로(30), 스탠바이 모드용 차동 비교회로(32) 및 PMOS트랜지스터들(34, 36, 38)로 구성되어 있다.

도 9는 상기 도 8에 나타낸 블록도의 실시예의 회로도로서, 상기 액티브 모드용 차동 비교회로(30)는 PMOS트랜지스터들(P12, P13), 및 NMOS트랜지스터들(N14, N15, N16, N17)로 구성되고, 상기 스탠바이 모드용 차동 비교회로(32)는 PMOS트랜지스터들(P10, P11), 및 NMOS트랜지스터들(N10, N11, N12, N13)로 구성되고, 상기 전원전압 보상회로(100)의 구성은 상기 본 발명의 제1실시예에서 설명한 전원전압 보상회로(100)의 구성과 동일하다. 즉, 액티브 모드로 동작하는 경우에는 전원전압 보상회로(100)의 스탠바이 입력이 "로우" 이므로 PMOS트랜지스터(P101)는 온 되고, NMOS트랜지스터(N102)는 오프 된다. 그리고, 상기 스탠바이 입력이 "로우"임에 따라 인버터(101)의 출력이 "하이"가 되어 NMOS트랜지스터(N101)는 온 되고, PMOS트랜지스터(P102)는 오프된다. 따라서, 상기 전원전압 보상회로(100)의 출력은 상기 제1기준전압(SREF)이 된다. 그리고, 스탠바이 모드로 동작하는 경우에는 전원전압 보상회로(100)의 스탠바이 입력이 "하이"가 되므로 PMOS트랜지스터(P101)는 오프 되고, NMOS트랜지스터(N102)는 온 된다. 그리고, 상기 스탠바이 입력이 "하이"임에 따라 인버터(101)의 출력이 "로우"가 되어 NMOS트랜지스터(N101)는 오프 되고, PMOS트랜지스터(P102)는 온 된다. 따라서, 상기 전원전압 보상회로(100)의 출력은 상기 제2기준전압(E_SREF)이 된다.

상기 도 8 및 도 9에 나타낸 블록 및 회로에 대한 동작 설명은 상술한 도 6 및 도 7에 대한 설명을 참고하기 바란다. 단지, 도 9에 나타낸 내부 전원전압 발생회로는 PMOS드라이버를 사용하여 구성되기 때문에 차동 비교회로들(30, 32)의 전원전압으로 외부 전원전압(VEXT)이 인가되도록 구성되어 있다. 즉, PMOS드라이버는 "로우"레벨의 신호에 응답하여 온 되기 때문에 PMOS드라이버의 게이트로 큰 전압을 인가할 필요가 없다. 따라서, 상기 도 7에 나타낸 것처럼, 승압 전압(Vp)을 이용하지 않아도 상관없다. 그리고, 스탠바이 모드시에 제어신호(CSIVC)가 "로우"레벨로 천이하게 되면 PMOS트랜지스터(36)가 온 되어 PMOS트랜지스터(34)의 게이트로 외부 전원전압(VEXT)을 인가하여 PMOS트랜지스터(34)를 완전히 오프 한다.

상기 도 8 및 도 9에 도시된 본 발명의 제2실시예의 전원전압 보상회로(100)의 동작은 상술한 바와 같이 상기의 본 발명의 제1실시예와 동일하게 동작한다. 즉, 본 발명의 제2실시예 역시 스탠바이 모드일 때의 기준전압 레벨을 액티브 모드일 때의 기준전압 레벨보다 높게 하여 스탠바이 모드시의 내부 전원전압(VINT) 레벨을 액티브 모드시의 내부 전원전압 레벨보다 높게 둠으로써 스탠바이 모드에서 액티브 모드로 전환시 강하(Drop)되는 전압을 보상하고자 한 것이다.

도 10은 본 발명의 바람직한 제3실시예에 따른 NMOS트랜지스터를 출력 드라 이버로 사용한 내부 전원전압 발생회로의 블록도로서, 상기 도 6에 나타낸 내부 전원전압 발생회로의 구성과 동일하며, 단지 스탠바이 모드용 차동 비교회로(12)의 출력 드라이버인 NMOS트랜지스터(16)를 제거하고 차동 비교회로(12)의 출력신호가 NMOS트랜지스터(14)의 게이트로 인가되어 구성되고, 인버터(18), 및 NMOS트랜지스터(20)를 제거하여 구성되어 있다.

즉, 도 10의 내부 전원전압 발생회로는 스탠바이 모드용 차동 비교회로와 액티브 모드용 차동 비교회로의 출력 드라이버로 NMOS트랜지스터(14)를 공통으로 사용하도록 구성하였다. 그리고, 스탠바이 모드시에 NMOS트랜지스터(14)를 완전히 오프하기 위한 인버터(18) 및 NMOS트랜지스터(20)의 구성을 제거하였다.

액티브 모드시에는 제어신호(CSIVC)가 "하이"레벨이 되어 액티브 모드용 차동 비교회로(10)와 스탠바이 모드용 차동 비교회로(12)가 모두 동작한다. 그런데, 도 10에서는 스탠바이 모드용 차동 비교회로(12)의 출력신호가 액티브 모드용 차동 비교회로(10)의 출력단에 공통으로 묶여 있으므로 NMOS트랜지스터(14)를 구동할 때 액티브 모드용 차동 비교회로(10)의 출력신호에 의해서만 구동된다. 그리고, 스탠바이 모드시에는 제어신호(CSIVC)가 "로우"레벨이 되어 액티브 모드용 차동 비교회로(10)는 동작하지 않는다. 본 발명의 제3실시예에서는 스탠바이 모드에서 액티브 모드로의 전환시에 내부 전원전압의 레벨을 NMOS트랜지스터(16)가 완전히 오프 된 상태에서 온 상태로 만드는 것이 아니라, 스탠바이 모드시에 스탠바이 모드용 차동 비교회로의 출력신호에 의해서 어느 정도 온 된 상태에서 완전히 온 상태로 만드는 동작을 수행하기 때문에 스위칭 시간이 빨라지게 된다.

도 11은 상기 도 10에 나타낸 블럭도의 실시예의 회로도로서, 도 7의 구성에서 인버터(18), 및 NMOS트랜지스터들(14, 16)을 제거하고 스탠바이 모드용 차동 비교회로(12)의 출력신호를 NMOS트랜지스터(14)의 게이트로 인가하여 구성되어 있다.

도 11에 나타낸 회로의 동작을 설명하면 다음과 같다. 액티브 모드시의 동작은 도 7의 동작 설명을 참고하기 바란다. 스탠바이 모드시는 스탠바이 모드용 차동 비교회로(12)가 내부 전원전압(VINT)이 제2기준전압(E_SREF)과 동일하게 되도록 하기 위하여 출력전압을 발생한다. 출력전압은 NMOS트랜지스터(16)의 게이트로 인가되어 크기가 큰 NMOS트랜지스터(14)를 제어하게 된다. 물론, 작은 크기의 차동 비교회로(12)가 큰 크기의 NMOS트랜지스터(14)를 제어하기가 쉽지는 않지만, 스탠바이 모드시에는 전류 소모가 작으므로 아주 작은 전류만을 흐르게 하면 되기 때문에 적절한 제어가 가능하다.

한편, 스탠바이 모드에서 액티브 모드로 전환시에는 본 발명의 제 1실시예에서 상술한 바와 같이 스탠바이 모드일 때의 기준전압 레벨을 액티브 모드일 때의 기준전압 레벨보다 높게 둠으로써 스탠바이 모드에서 액티브 모드로 전환시 강하(Drop)되는 전압을 보상하고자 한 것이다. 본 발명의 제3실시예 역시 스탠바이 모드로 동작시에는 상기 전원전압 보상회로(100)의 출력이 제2기준전압(E_SREF)이 되어 상기 스탠바이 모드용 차동 비교회로(12)로 기준전압을 공급하고, 액티브 모드로 동작시에는 상기 전원전압 보상회로(100)의 출력이 제1기준전압(SREF)이 되어 상기 액티브 모드용 차동 비교회로(10)로 기준전압을 공급하게 된다. 따라서, 스탠바이 모드로 동작하는 경우에는 기준전압을 제2기준전압(E_SREF)으로 설정함으로써 상기 액티브 모드로 동작할 때 설정하는 제1기준전압(SREF)보다 높은 레벨의 기준전압을 상기 스탠바이 모드용 차동 비교회로(12)로 공급하여 출력전압(VG) 및 내부 전원전압(VINT) 레벨을 높임으로써 액티브 모드로 전환되는 경우에 내부 전원전압의 전압 강하가 액티브 모드용 차동 비교회로(10)의 기준전압으로 설정한 제1기준전압(SREF)의 레벨이 되도록 하는 것이다.

도 12는 본 발명의 바람직한 제4실시예에 따른 PMOS트랜지스터를 출력 드라이버로 사용한 내부 전원전압 발생회로의 블록도로서, 상기 도 8에 나타낸 내부 전원전압 발생회로의 구성과 동일하며, 단지 스탠바이 모드용 차동 비교회로(32)의 출력 드라이버인 PMOS트랜지스터(38)를 제거하고 차동 비교회로(32)의 출력신호를 PMOS트랜지스터(34)의 게이트로 인가하고 PMOS트랜지스터(36)를 제거하여 구성되어 있다.

도 13은 상기 도 12에 나타낸 블럭도의 실시예의 회로도로서, 도 9의 구성에서 PMOS트랜지스터들(36, 38)을 제거하고 스탠바이 모드용 차동 비교회로(32)의 출력신호를 PMOS트랜지스터(34)의 게이트로 인가하여 구성되어 있다.

상기 도 12 및 도 13에 나타낸 블록 및 회로의 동작 설명은 상술한 도 10 및 도 11에 대한 설명을 참고하기 바란다.

도 13에 나타낸 내부 전원전압 발생회로는 스탠바이 모드시에 스탠바이 모드용 차동 비교회로(32)의 출력신호를 PMOS트랜지스터(34)의 게이트로 인가하여 제어하게 된다. 본 발명의 제4실시예 역시 상술한 제1 내지 제3실시예의 경우와 같이 스탠바이 모드일 때의 기준전압(E_SREF) 레벨을 액티브 모드일 때의 기준전압(SREF) 레벨보다 높게 하여 스탠바이 모드시의 내부 전원전압(VINT) 레벨을 액티브 모드시의 내부 전원전압 레벨보다 높게 둠으로써 스탠바이 모드에서 액티브 모드로 전환시 강하(Drop)되는 전압을 보상하고자 한 것이다. 그 상세한 동작은 상술한 본 발명의 제1실시예에서 설명한 전원전압 보상회로(100)의 구성 및 동작과 동일하다.

상술한 본 발명의 바람직한 제1실시예 및 제4실시예에서는 내부 전원전압 발생회로의 구성에 있어서, 스탠바이 모드에서의 기준전압을 액티브 모드에서의 기준전압인 상기 제1기준전압보다 높은 레벨의 상기 제2기준전압을 사용하고, 상기 액티브 모드에서는 기준전압을 상기 제1기준전압을 사용할 수 있도록 한 후, 모드 상태에 따라 두 개의 기준전압을 스탠바이 또는 액티브 모드용 차동 비교회로에 선택적으로 입력하는 전원전압 보상회로를 구비함으로써 스탠바이 모드에서 액티브 모드로 전환시 강하되는 전압을 보상하고자 하였다. 이렇게 함으로써 스탠바이 모드에서 액티브 모드로의 전환이 고속으로 이루어지는 반도체 메모리 장치에서도 내부 전원전압 발생회로는 스탠바이 모드에서 액티브 모드로 전환시 내부 전원전압을 안정적으로 공급할 수 있게 된다. 이를 도 14를 통하여 확인하면; 상기 도 14는 본 발명에 따른 내부 전원전압 발생회로에 의한 전류 및 전압 신호 그래프이다. 상기 도 14에서 보면 내부 전원전압 발생회로의 기준전압을 설정함에 있어서, 스탠바이 모드시에는 제2기준전압인 E_SREF를 설정하고, 액티브 모드시에는 제1기준전압인 SREF로 설정함으로써 상기 스탠바이 모드에서 액티브 모드로의 전환시의 내부 전원전압 VINT이 상기 액티브 모드에서의 기준전압 SREF 레벨로 됨으로써 고속 동작시 에도 안정적으로 내부 전원전압을 공급할 수 있게 된다.

상술한 본 발명을 정리하면; 본 발명에 따른 내부 전원전압 발생회로는 레벨이 서로 상이한 제1기준전압 및 제2기준전압을 사용하며, 스탠바이 모드에서는 기준전압을 상기 제1기준전압보다 높은 레벨의 상기 제2기준전압을 설정하고, 액티브 모드에서는 기준전압을 상기 제1기준전압을 설정할 수 있도록 모드 상태에 따라 두 개의 기준전압을 스탠바이 모드용 차동 비교회로 또는 액티브 모드용 차동 비교회로에 선택적으로 공급하는 전원전압 보상회로를 적어도 구비하며, 상기 전원전압 보상회로는 스탠바이 구동신호가 입력되면 상기 제1기준전압의 공급 경로를 차단하고 상기 제2기준전압 공급 경로를 형성하며, 액티브 구동신호가 입력되면 상기 제1기준전압 공급 경로를 형성하고 상기 제2기준전압 공급경로를 차단하는 회로를 구성함을 특징으로 한다.

따라서, 본 발명에 따른 내부 전원전압 발생회로는 상술한 바와 같이 액티브 모드시에 기준전압과 내부 전원전압의 차를 비교하여 출력 신호를 발생하는 액티브 모드용 차동 비교회로와, 스탠바이 모드시에 기준전압과 상기 내부 전원전압의 차를 비교하여 출력신호를 발생하는 스탠바이 모드용 차동 비교회로 및 상기 액티브 모드용 차동 비교회로 및 상기 스탠바이 모드용 차동 비교회로의 출력신호에 응답하여 상기 내부 전원전압을 발생하기 위한 출력드라이버 및 전원전압 보상회로로 구성되는데, 상기 본 발명에 따른 전원전압 보상회로는 액티브 구동신호가 입력되면 제1기준전압을 선택하고, 스탠바이 구동신호가 입력되면 상기 제1기준전압보다 소정 레벨 높은 제2기준전압을 선택하는 기준전압 선택부와; 상기 기준전압 선택부 에서 상기 액티브 구동신호의 입력에 따라 상기 제1기준전압이 선택되면 상기 제1기준전압을 상기 액티브 모드용 차동 비교회로의 기준전압으로 공급하는 제1기준전압 공급부와; 상기 기준전압 선택부에서 상기 스탠바이 구동신호의 입력에 따라 상기 제2기준전압이 선택되면 상기 제2기준전압을 상기 스탠바이 모드용 차동 비교회로의 기준전압으로 공급하는 제2기준전압 공급부;로 구성된다. 이때, 상기 기준전압 선택부는 일 예로 상기 제1 내지 제4실시예에 도시되어 있는 전원전압 보상회로(100)의 스탠바이 입력 및 인버터(101)로 구성된 회로를 말하며, 상기 제1기준전압 공급부는 PMOS트랜지스터(P101) 및 NMOS트랜지스터(N101)로 구성된 회로를 말하며, 상기 제2기준전압 공급부는 PMOS트랜지스터(P102) 및 NMOS트랜지스터(N102)로 구성된 회로를 말한다. 상술한 바와 같이 상기 제1기준전압 공급부는 상기 제1기준전압이 선택(스탠바이 구동신호 "로우" 입력)되면 NMOS트랜지스터(N101)를 온 하고 PMOS트랜지스터(P101)를 온 시킴으로써 상기 제1기준전압의 공급경로를 형성하여 상기 제1기준전압을 출력한다. 그러나, 상기 제2기준전압 공급부는 상기 제1기준전압이 선택되면 PMOS트랜지스터(P102) 및 NMOS트랜지스터(N102)를 오프 시킴으로써 상기 제2기준전압 공급경로를 차단한다. 그리고, 상기 제2기준전압 공급부는 상기 제2기준전압이 선택(스탠바이 구동신호 "하이" 입력)되면 NMOS트랜지스터(N102)를 온 하고 PMOS트랜지스터(P102)를 온 시킴으로써 상기 제2기준전압의 공급경로를 형성하여 상기 제2기준전압을 출력한다. 그러나, 상기 제1기준전압 공급부는 상기 제2기준전압이 선택되면 PMOS트랜지스터(P101) 및 NMOS트랜지스터(N101)를 오프 시킴으로써 상기 제1기준전압 공급경로를 차단한다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명은 내부 전원전압 발생회로 내에서 스탠바이 모드로 동작할 때 공급하는 기준전압을 액티브 모드로 동작할 때 공급하는 기준전압보다 높게 둠으로써 스탠바이 모드에서 액티브 모드로의 전환이 고속으로 이루어지는 반도체 메모리 장치에서도 스탠바이 모드에서 액티브 모드로 전환시 내부 전원전압을 안정적으로 공급할 수 있는 이점이 있다.

Claims

내부 전원전압 발생회로에 있어서:

레벨이 서로 상이한 제1기준전압 및 제2기준전압을 사용하며, 스탠바이 모드에서는 기준전압을 상기 제1기준전압보다 높은 레벨의 상기 제2기준전압을 설정하고, 액티브 모드에서는 기준전압을 상기 제1기준전압을 설정할 수 있도록 모드 상태에 따라 두 개의 기준전압을 스탠바이 모드용 차동 비교회로 또는 액티브 모드용 차동 비교회로에 선택적으로 공급하는 전원전압 보상회로를 적어도 구비함을 특징으로 하는 회로.
제 1항에 있어서, 상기 전원전압 보상회로는;

스탠바이 구동신호가 입력되면 상기 제1기준전압의 공급 경로를 차단하고 상기 제2기준전압 공급 경로를 형성하며, 액티브 구동신호가 입력되면 상기 제1기준전압 공급 경로를 형성하고 상기 제2기준전압 공급경로를 차단하는 회로를 구성함을 특징으로 하는 내부 전원전압 발생회로.
액티브 모드시에 기준전압과 내부 전원전압의 차를 비교하여 출력 신호를 발생하는 액티브 모드용 차동 비교회로와, 스탠바이 모드시에 기준전압과 상기 내부 전원전압의 차를 비교하여 출력신호를 발생하는 스탠바이 모드용 차동 비교회로 및 상기 액티브 모드용 차동 비교회로 및 상기 스탠바이 모드용 차동 비교회로의 출력신호에 응답하여 상기 내부 전원전압을 발생하기 위한 출력드라이버를 구비하는 내부 전원전압 발생회로에 있어서,

액티브 구동신호가 입력되면 제1기준전압을 선택하고, 스탠바이 구동신호가 입력되면 상기 제1기준전압보다 소정 레벨 높은 제2기준전압을 선택하는 기준전압 선택부와;

상기 기준전압 선택부에서 상기 액티브 구동신호의 입력에 따라 상기 제1기준전압이 선택되면 상기 제1기준전압을 상기 액티브 모드용 차동 비교회로의 기준전압으로 공급하는 제1기준전압 공급부와;

상기 기준전압 선택부에서 상기 스탠바이 구동신호의 입력에 따라 상기 제2기준전압이 선택되면 상기 제2기준전압을 상기 스탠바이 모드용 차동 비교회로의 기준전압으로 공급하는 제2기준전압 공급부;로 구성된 전원전압 보상회로를 더 구비함을 특징으로 하는 회로.
제 3항에 있어서,

상기 제1기준전압 공급부는 상기 제2기준전압이 선택되면 상기 액티브 모드용 차동 비교회로로의 상기 제1기준전압 공급을 차단함을 특징으로 하는 내부 전원전압 발생회로.
제 3항에 있어서,

상기 제2기준전압 공급부는 상기 제1기준전압이 선택되면 상기 스탠바이 모드용 차동 비교회로로의 상기 제2기준전압 공급을 차단함을 특징으로 하는 내부 전원전압 발생회로.