KR100991290B1 - 플래시 메모리 장치의 전압 강하 컨버터 회로 - Google Patents

플래시 메모리 장치의 전압 강하 컨버터 회로 Download PDF

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Abstract

본 발명은 플래시 메모리 장치의 전압 강하 컨버터 회로에 관한 것으로, 본 발명은 대기 모드에서 동작 모드로 전환될 때 동작 모드 기준전압 생성부의 출력이 안정화 될 때까지 대기 모드 기준전압 생성부의 출력을 동작 모드 기준전압으로 사용하여 대기 모드에서 동작 모드로 전환될 경우 발생하는 전원 노이즈를 제거할 수 있고, 내부 전원의 노이즈를 제거하고 일정한 내부 전원전압을 생성함으로써 칩의 성능을 향상시킬 수 있는 플래시 메모리 장치의 전압 강하 컨버터 회로를 제공한다.
기준전압 생성, 밴드겝 전압, 전압 드라이버, 기준전압 선택부

Description

플래시 메모리 장치의 전압 강하 컨버터 회로{Voltage down converter circuit for a NAND flash memory apparatus}
도 1은 본 발명에 따른 전압 강하 컨버터의 블록도이다.
도 2는 본 발명의 전압 강하 컨버터내의 각 블록 출력의 타이밍도이다.
도 3은 본 발명의 파워업 신호 생성부의 회로도이다.
도 4는 본 발명의 제 1 기준 전압 생성부의 회로도이다.
도 5는 본 발명의 제어 신호 생성부의 회로도 이다.
도 6은 본 발명의 대기 모드용 전압 드라이버의 회로도이다.
도 7은 본 발명의 밴드겝 전압 생성부의 회로도 이다.
도 8은 본 발명의 전압 레벨 제어부의 회로도이다.
도 9는 본 발명의 기준전압 선택부의 회로도이다.
도 10은 본 발명의 동작 모드 전압 드라이버 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 파워업 신호 생성부 200, 500 : 기준전압 생성부
300 : 제어신호 생성부 400 : 대기모드용 전압 드라이버
600 : 기준전압 선택부 700 : 동작 모드용 전압 드라이버
510 : 밴드겝 전압 생성부 520 : 전압 레벨 제어부
210, 220, 514 : 전류 밀러부 512 : 전압 분배부
본 발명은 플래시 메모리 장치의 전압 강하 컨버터 회로에 관한 것으로, 특히 낸드 플래시 장치에 안정한 내부 전압을 공급할 수 있는 전압 강하 컨버터에 관한 것이다.
낸드형 플래시 장치의 전압 강하 컨버터(Voltage Down Converter; VDC)는 외부 공급전압에 무관하게 플래시 장치 내부 회로에서 사용되는 전원전압을 일정하게 유지하기 위해 만들어 졌다. 일반적으로 플래시 메모리의 특성상 저전력 소모를 요구하고, 이에 따라 대기(Standby) 상태의 전류소모를 10㎂ 이하로 제한하는 설계 스펙(Spec.)을 요구한다.
이러한 요구를 충족시키기 위해 대기 모드와 동작 모드각각에 독립적인 경로를 갖도록 하여 대기 모드시의 소비 전력이 동작 모드보다 작게 되도록 하고 있다. 이러한, 독립적인 경로를 갖는 회로에 있어서는 대기 모드에서 동작 모드로 그 모드가 바뀔 경우 내부 전원전압이 순간적으로 불안정해지는 구간이 발생하게 된다. 이로써, 내부 전원전압에 노이즈가 발생하게 되어 칩의 동작에 악양향을 끼치게 되는 문제가 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 대기 모드에서 동작 모드로 전환할 경우, 대기 모드에서 생성된 전원전압을 동작 모드의 전원전압이 안정화 될 때까지 사용하여 내부 전원전압이 순간적으로 불안정해지는 현상을 방지할 수 있는 플래시 메모리 장치의 전압 강하 컨버터 회로를 제공한다.
본 발명에 따른 외부 전압에 따라 파워업 신호를 생성하는 파워업 신호 생성부와, 상기 파워업 신호에 따라 대기 모드 기준전압을 생성하는 제 1 기준전압 생성부와, 동작 모드 인에이블 신호에 따라 동작 모드 기준전압을 생성하는 제 2 기준전압 생성부와, 상기 동작 모드 인에이블 신호에 따라 제어 신호를 출력하는 제어 신호 생성부와, 상기 제어신호와 상기 대기 모드 기준전압에 따라 내부 전원전압을 출력하는 대기 모드용 전압 드라이버와, 상기 제어 신호에 따라 상기 대기 모드 기준전압 또는 상기 동작 모드 기준전압 중 하나의 기준전압을 출력하는 기준전압 선택부 및 상기 기준전압 선택부의 출력과 상기 동작 모드 인에이블 신호에 따라 내부 전원전압을 출력하는 동작 모드용 전압 드라이버를 포함하고, 동작 모드에서 상기 동작 모드 기준전압이 안정화될 때까지, 상기 기준 전압 선택부는 상기 대기 모드 기준전압을 상기 동작 모드용 전압 드라이버에 인가하는 플래시 메모리 장치의 전압 강하 컨버터 회로를 제공한다.
바람직하게, 상기 제 2 기준전압 생성부는 상기 동작모드 인에이블 신호에 따라 밴드겝 전압을 생성하는 밴드겝 전압 생성부 및 상기 밴드겝 전압과 상기 동작 모드 인에이블 신호에 따라 상기 밴드겝 전압의 레벨을 조정하고 트리밍 하여 상기 동작 모드 기준전압을 출력하는 전압 레벨 제어부를 포함한다.
바람직하게, 상기 기준전압 선택부는 상기 제어신호를 입력받아 반전하는 제 1 인버터 및 제 2 인버터와, 상기 제 1 인버터에 의해 반전된 상기 제어신호에 따라 NMOS 트랜지스터가 동작하고, 상기 제어신호에 따라 PMOS 트랜지스터가 동작하여 상기 대기 모드 기준전압을 출력단으로 전송하는 제 1 전송게이트 및 상기 제 2 인버터에 의해 반전된 상기 제어신호에 따라 PMOS 트랜지스터가 동작하고, 상기 제어신호에 따라 NMOS 트랜지스터가 구동하여 상기 동작 모드 기준전압을 출력단으로 전송하는 제 2 전송게이트를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본 발명에 따른 전압 강하 컨버터의 블록도이다.
도 2는 본 발명의 전압 강하 컨버터내의 각 블록 출력의 타이밍도이다.
도 1 및 도 2를 참조하면, 외부 전압(Vext)에 따라 파워업 신호(POR)를 생성하는 파워업 신호 생성부(100)와, 파워업 신호(POR)에 따라 대기 모드시 대기 모드 기준전압(Vst-ref)을 생성하는 제 1 기준전압 생성부(200)와, 동작 모드 인에이블 신호(EN)를 소정시간 딜레이하여 제어 신호(STB-OFF)를 출력하는 제어 신호 생성부(300)와, 제어신호(STB-OFF)와 대기 모드 기준전압 신호(Vst-ref)에 따라 내부 전원전압(Vin)을 출력하는 대기 모드용 전압 드라이버(400)와, 동작 모드 인에이블 신호(EN)에 따라 동작 모드 기준전압(Vbg-ref)을 생성하는 제 2 기준전압 생성부(500)와, 제어 신호(STB-OFF)에 따라 대기 모드 기준전압(Vst-ref) 또는 동작 모드 기준전압(Vbg-ref)을 중 하나의 기준전압을 출력하는 기준전압 선택부(600)와, 기준전압 선택부(600)의 출력과 동작 모드 인에이블 신호(EN)에 따라 내부 전원전압(Vin)을 출력하는 동작 모드용 전압 드라이버(700)를 포함한다.
제 2 기준전압 생성부(500)는 동작모드 인에이블 신호(EN)에 따라 밴드겝 전압(Vbg)을 생성하는 밴드겝 전압 생성부(510)와, 밴드겝 전압(Vbg)과 동작 모드 인에이블 신호(EN)에 따라 밴드겝 전압(Vbg)의 레벨을 조정하고 트리밍 하여 동작 모드 기준전압(Vbg-ref)을 출력하는 전압 레벨 제어부(520)를 포함한다.
상술한 구성을 갖는 본 발명의 전압 강하 컨버터 회로에 관한 동작을 설명한다.
플래시 메모리 장치에 외부 전원전압(Vext)이 인가되면, 외부 전원전압(Vext)은 0V에서 소정 전압까지 상승한다. 이때 외부 전원전압(Vext)의 상승을 감시하다가 소정 레벨 이상의 전압이 인가될 경우, 파워업 신호 생성부(100) 는 플래시 메모리 장치 내부의 회로에 로직 로우 상태의 파워업 신호(POR)를 출력하여 회로의 구동을 준비한다. 이때, 플래시 메모리 장치의 내부에서 사용될 내부 전원전압(Vin)에 맞게 외부 전원전압(Vext)을 전압 강하한다. 이는, 외부 전원전압(Vext)은 2.7 내지 3.6V이지만, 내부 회로 동작에서 사용되는 전원전압(Vin)은 1.8 내지 2.2V이기 때문이다.
처음 전원이 인가된 후, 대기모드일 경우의 내부 전원전압 생성에 관해 설명한다.
외부 전원전압(Vext)에 의해 파워업 신호 생성부(100)는 파워업 신호(POR)를 생성한다. 파워업 신호(POR)에 따라 제 1 기준전압 생성부(200)는 대기 모드시 사용할 대기 모드 기준전압(Vst-ref)을 생성한다. 이때, 제 1 기준전압 생성부(200)의 전류 소모를 작게(5㎂이하) 하는 것이 바람직하다. 이때 동작 모드 인에이블 신호(EN)가 인가되지 않았기 때문에 제어신호 생성부(300)의 제어신호(STB-OFF)는 대기 모드용 전압 드라이버(400)를 구동시킨다. 대기 모드용 전압 드라이버(400)는 대기 모드 기준전압(Vst-ref)을 입력받아 대기모드시 사용될 내부 전원전압(Vin)을 생성하여 플래시 메모리 장치 내부에 인가한다.
이후, 동작 모드 인에이블 신호(EN)가 로직하이인 동작모드일 경우를 설명한다.
로직 하이인 동작 모드 인에이블 신호(EN)에 따라 밴드겝 전압 생성부(510)는 밴드겝 전압(Vbg)을 생성한다. 밴드겝 전압 생성부(510)는 온도나 기타 외부 전원전압(Vext) 변화에 대해 출력되는 전압값이 변화하지 않는다. 전압 레벨 제어부(520)는 동작 모드 인에이블 신호(EN)에 따라 구동하여 밴드겝 전압(Vbg)의 전압 레벨을 조절하거나 또는, 트리밍 하여 동작 모드 기준전압(Vbg-ref)을 생성한다. 한편, 제 1 기준전압 생성부(200)는 계속적으로 대기 모드 기준전압(Vst-ref)을 생성한다.
제어신호 생성부(300)는 로직 하이인 동작 모드 인에이블 신호(EN)를 소정시간 딜레이시켜 로직 하이의 제어 신호(STB-OFF)를 생성한다. 이로인해 동작 모드 인에이블 신호(EN)가 입력된 직후에는 제어신호(STB-OFF)가 로직 로우이기 때문에 기준전압 선택부(600)는 제 1 기준전압 생성부(200)의 출력인 대기 모드 기준전압(Vst-ref)을 동작 모드용 전압 드라이버(700)에 인가한다. 그후, 소정시간 딜레이된 후, 로직 하이의 제어신호(EN)가 인가되면 기준전압 선택부(600)는 동작 모드 기준전압(Vbg-ref)을 동작 모드용 전압 드라이버(700)에 인가한다. 이를 통해 동작모드 신호 입력 초기 즉, 제어신호(STB-OFF)가 로직 하이가 되기까지의 딜레이 시간동안 내부 전원전압(Vin)의 노이즈 발생을 방지할 수 있다. 동작 모드용 전압 드라이버(700)는 인에이블 신호(EN)에 따라 구동하여 기준전압 선택부(600)의 출력인 대기 모드용 기준전압(Vst-ref) 또는 동작 모드용 기준전압(Vgb-ref)을 드라이빙 하여 내부 전원전압(Vin)을 생성한다. 이때 대기 모드용 전압 드라이버(400)는 제어신호(STB-OFF)에 의해 동작하지 않게 된다.
상술한 도 1의 블록도를 구체적인 회로를 바탕으로 설명한다.
도 3은 본 발명의 파워업 신호 생성부의 회로도이다.
도 2 및 도 3을 참조하면, 외부 전원전압(Vext)과 제 1 노드(Q1) 사이에 접 속된 제 1 저항(R1)과, 제 1 노드(Q1)와 접지전원(Vss) 사이에 접속되어 제 1 노드(Q1)에 따라 구동하는 제 1 NMOS 트랜지스터(N1)와, 외부 전원전압(Vext)과 제 2 노드(Q2) 사이에 접속되어 제 1 노드(Q1)에 따라 구동하는 제 1 PMOS 트랜지스터(P1)와, 제 2 노드(Q2)와 접지전원(Vss) 사이에 병렬 접속된 제 2 저항(R2) 및 제 1 커패시터(C1)와, 제 2 노드(Q2)의 로직 상태를 반전하는 제 1 인버터(I1)를 포함한다.
상술한 구성을 갖는 파워업 신호 생성부의 동작을 설명한다.
외부의 전원전압(Vext)이 순차적으로 상승하면서 인가되면 제 1 저항(R1) 및 제 1 NMOS 트랜지스터(N1)에 의해 전압 분배되어 제 1 노드(Q1)에는 일정한 전압이 흐르게 된다. 제 1 노드(Q1)의 전압에 따라 구동하는 제 1 PMOS 트랜지스터(P1)는 외부의 전원전압(Vext)이 순차적으로 상승하면서, Vgs가 변화 하여 제 2 노드(Q2)의 전압값을 변화 시킨다. 제 2 노드(Q2)의 전압은 서서히 상승하다가 소정 범위가 되면 제 1 인버터(I1)에 의해 반전되어 로직 로우의 파워업 신호(POR)를 생성한다.
도 4는 본 발명의 제 1 기준 전압 생성부의 회로도이다.
도 2 및 도 4를 참조하면, 제 1 기준 전압 생성부(200)는 파워업 신호(POR)에 따라 초기 전원을 인가하는 제 10 NMOS 트랜지스터(N10)와 외부 전원전압(Vext)을 전압 분배하여 대기 모드 기준전압(Vst-ref)을 생성하는 다단의 전류 밀러를 포함한다. 다단의 전류 밀러는 제 1 전류 밀러부(210) 및 제 2 전류 밀러부(220)로 구성하는 것이 바람직하다.
제 1 전류 밀러부(210)는 외부 전원전압(Vext)과 제 10 노드(Q10) 사이에 접 속되어 제 10 노드(Q10)에 따라 구동하는 제 10 PMOS 트랜지스터(P10)와, 외부 전원전압(Vext)과 제 11 노드(Q11) 사이에 접속되어 제 10 노드(Q10)에 따라 구동하는 제 11 PMOS 트랜지스터(P11)와, 제 10 노드(Q10)와 접지전원(Vss) 사이에 접속되어 제 11 노드(Q11)에 따라 구동하는 제 11 NMOS 트랜지스터(N11)와, 제 11 노드(Q11)와 접지전원(Vss) 사이에 접속되어 제 11 노드(Q11)에 따라 구동하는 제 12 NMOS 트랜지스터(N12)를 포함한다. 전력 소모를 줄이기 위해 제 11 NMOS 트랜지스터(N11)와 접지전원(Vss) 사이에 접속된 제 10 저항(R10)을 더 포함할 수 있다.
제 2 전류 밀러부(220)는 외부 전원전압(Vss)과 제 12 노드(Q12) 사이에 접속되어 제 10 노드(Q10)에 따라 구동되는 제 12 PMOS 트랜지스터(P12)와, 제 12 노드(Q12)와 접지전원(Vss)사이에 직렬 접속된 제 13 및 제 14 NMOS 트랜지스터(N13 및 N14)를 포함하되, 제 13 NMOS 트랜지스터(N13)는 제 12 노드(Q12)에 따라 구동하고, 제 14 NMOS 트랜지스터(N14)는 외부 전원전압(Vext)에 따라 구동한다. 제 12 노드(Q12)와 접지전원(Vss) 사이에 커패시터 접속된 제 15 NMOS 트랜지스터(N15)를 더 포함하여 제 12노드(Q12)의 출력인 대기 모드 기준전압(Vst-ref)의 리플 발생을 방지할 수 있다. 파워업 신호(POR)에 따라 구동하는 제 10 NMOS 트랜지스터(N10)는 제 10 노드(Q10)와 접지전원(Vss) 사이에 접속된다.
상술한 구성을 갖는 본 발명의 제 1 기준 전압 생성부의 동작을 설명한다.
파워업 신호 생성부(100)의 파워업 신호(POR)는 순차적으로 증가하여 순간적으로 로직 하이에서 로우가 된다. 따라서, 제 10 NMOS 트랜지스터(N10)는 순간적으로 구동하였다가 구동하지 않게 된다. 이로인해 제 1 전류 밀러부(210)의 제 10 노 드(Q10)에 접지전원 즉, 로직 로우의 신호를 인가하여 제 1 전류 밀러부(210)를 구동시킨다. 제 1 전류 밀러부(210)의 제 10 PMOS 트랜지스터(P10), 제 11 NMOS 트랜지스터(N11) 및 제 10 저항(R10)으로 흐르는 전류는 제 11 PMOS 트랜지스터(P11) 및 제 12 NMOS 트랜지스터(N12)로 흐르는 전류는 동일한 값이 된다. 또한, 제 2 전류 밀러부(220)의 제 12 PMOS 트랜지스터(P12), 제 13 NMOS 트랜지스터(N13) 및 제 14 NMOS 트랜지스터(N14)로 흐르는 전류를 동일한 값이 된다. 따라서, 동일한 전류가 흐를 경우 저항값을 조절하여 목표로 하는 전압을 생성하게 되는데 이때 전류의 흐름을 고정시키고, 저항값을 셋팅해 놓으면 일정한 레벨의 전압이 생성된다. 제 2 전류 밀러부(220)에 흐르는 전류는 일정하고, 제 13 및 제 14 NMOS 트랜지스터(N13 및 N14)의 저항값에 의해 제 12 노드(Q12)에 걸리는 전압값은 일정한 레벨의 대기 모드 기준전압(Vst-ref)이 출력된다. 본 실시예에서는 제 13 및 제 14 NMOS 트랜지스터(N13 및 N14)의 저항값을 조절하여 대기 모드 기준전압(Vst-ref)으로 약 1V의 전압이 출력되도록 하는 것이 바람직하다.
도 5는 본 발명의 제어 신호 생성부의 회로도 이다.
도 2 및 도 5를 참조하면, 제어 신호 생성부(300)는 동작 모드 인에이블 신호(EN)를 소정시간 딜레이 하기 위한 딜레이부(310)와, 딜레이부(310)의 출력과 동작 모드 인에이블 신호(EN)의 로직 조합을 통해 소정의 신호를 생성하는 낸드 게이트(NG)와, 낸드 게이트(NG)의 출력을 반전하여 제어 신호(STB-OFF)를 생성하는 제 20 인버터(I20)를 포함한다. 딜레이부(310)는 제 2 기준전압 생성부(500)의 기준전압(Vbg-ref)이 안정화 되는 시간을 고려하여 다수의 인버터를 직렬 연결하여 구성 하는 것이 바람직하다.
상술한 구성을 갖는 제어 신호 생성부의 동작을 설명한다.
제어 신호 생성부(300)는 동작 모드 인에이블 신호(EN)가 로직 로우일 경우에는 낸드 게이트(NG)와 제 20 인버터(I20)에 의해 로직 로우의 제어 신호(STB-OFF)를 생성한다. 한편, 동작 모드 인에이블 신호(EN)가 로직 하이가 될 경우에는 딜레이부(310)에 의해 지연된 시간만큼 로직 로우를 유지하다가 딜레이 시간후에 로직 하이의 제어 신호(STB-OFF)를 생성한다.
도 6은 본 발명의 대기 모드용 전압 드라이버의 회로도이다.
도 2 및 도 6을 참조하면, 대기 모드용 전압 드라이버(400)는 외부 전원전압(Vext)과 내부 전원전압(Vin) 출력단 사이에 접속된 제 30 PMOS 트랜지스터(P30)와, 내부 전원전압(Vin) 출력단과 제 30 노드(Q30) 사이에 접속된 제 31 PMOS 트랜지스터(P31)와, 제 30 노드(Q30)와 접지전원(Vss)사이에 접속된 제 32 PMOS 트랜지스터(P32)와, 반전된 제어신호(STB-OFF)에 따라 구동하고, 음단자는 대기 모드 기준전압(Vst-ref) 입력단에 접속되고, 양단자는 제 30 노드(Q30)에 접속되어, 제 1 증폭 신호를 출력하는 제 1 연산 증폭기(OP1)를 포함하되, 제 30 PMOS 트랜지스터(P30)는 제 1 증폭 신호에 따라 구동하고, 제 31 PMOS 트랜지스터(P31)는 제 30 노드(Q30)에 따라 구동하고, 제 32 PMOS 트랜지스터(P32)는 접지전원(Vss)에 따라 구동한다.
상술한 구성을 갖는 본 발명의 대기 모드용 전압 드라이버의 동작을 설명한다.
제어신호(STB-OFF)가 로직 로우가 되면 이의 반전된 신호를 입력받는 제 1 연산 증폭기(OP1)는 로직 하이를 입력받아 구동하게 된다. 이때 제 1 연산 증폭기(OP1)의 음 단자에 입력되는 대기 모드 기준전압(Vst-ref)에 의해 소정의 증폭신호가 출력되어 제 30 PMOS 트랜지스터(P30)가 턴온된다. 이때 제 31 및 제 32 PMOS 트랜지스터(P31 및 P32)에 의해 전압 분배되어 대기 모드 기준전압(Vst-ref)보다 약 2배가 높은 전압이 내부 전원전압(Vin) 출력단에 인가된다. 그후 제 30 노드(Q30)의 전압이 피드백 되어 제 1 연산증폭기(OP1)의 양 단자에 인가되어 음단자에 인가된 대기 모드 기준전압(Vst-ref)과 비교되어 드라이빙 되는 내부 기준전압(Vin)의 상태를 일정하게 유지한다. 제 30 PMOS 트랜지스터(P30)는 전류 스펙을 만족시키기 위해 작은 사이즈의 PMOS 드라이버를 사용하는 것이 바람직하다.
도 7은 본 발명의 밴드겝 전압 생성부의 회로도 이다.
도 2 및 도 7을 참조하면, 외부 전원전압(Vext)과 밴드겝 전압(Vbg) 출력단 사이에 접속되고 제 2 증폭신호(OPS2)에 따라 구동하는 제 40 PMOS 트랜지스터(P40)와, 밴드겝 전압(Vbg) 출력단과 접지전원(Vss) 사이에 접속되고, 커런트 밀러를 이용한 밴드겝 전압(Vbg) 출력단의 전압을 분배하는 전압 분배부(512)와, 동작 모드 인에이블 신호(EN)에 따라 전압 분배부(512)내의 커런트 밀러의 각 노드의 전압을 입력받아 제 2 증폭신호(OPS2)를 생성하는 제 2 연산 증폭기(OP2)를 포함한다.
전압 분배부(512)는 밴드겝 전압(Vbg) 출력단과 접지전원(Vss) 사이에 직렬 접속된 제 40 저항(R40), 제 40 전류 밀러부(514) 및 제 41 저항(R41)을 포함한다. 제 40 전류 밀러부(514)는 제 40 저항(R40)과 제 41 저항(R41) 사이에 각기 직렬 연결된 제 42 저항(R42), 제 1 BJT 트랜지스터(BT1) 및 제 43 저항(R43)과, 제 44 저항(R44) 및 제 2 BJT 트랜지스터(BT2)를 포함하되, 제 1 및 제 2 BJT 트랜지스터(BT1 및 BT2)는 각각의 콜랙터 단자가 베이스 단자에 접속된다.
제 2 연산 증폭기(OP2)의 양 단자에는 제 1 BJT 트랜지스터(BT1)의 콜랙터 단자가 접속되고, 음 단자에는 제 2 BJT 트랜지스터(BT2)의 콜랙터 단자가 접속된다.
상술한 구성의 밴드겝 전압 생성부의 동작을 설명한다.
밴드겝 전압 생성부(510)는 동작 모드 인에이블 신호(EN)가 로직 하이인 구간에서 동작하되, 소자의 동작시 발생하는 온도나 외부 전원전압(Vext) 변화에 대해 생성되는 밴드겝 전압(Vbg)이 변화하지 않고 일정한 레벨이 되도록 하는 것이 바람직하다.
동작 모드 인에이블 신호(EN)가 로직 로우인 구간에서는 제 2 연산 증폭기(OP2)가 동작하지 않아 전체적인 밴드겝 전압 생성부(510)가 동작하지 않는다. 로직 로우의 동작 모드 인에이블 신호(EN)가 인가되면 제 2 연산 증폭기(OP2)는 동작하게 되고, 이로써, 제 40 PMOS 트랜지스터(P40)를 제어하게 된다. 제 2 연산 증폭기(OP2)의 증폭 신호(OPS2)에 따라 제 40 PMOS 트랜지스터(P40)는 외부 전원전압(Vext)을 전압 분배부(512)에 인가하게 되고, 제 40 전류 밀러(514)를 포함하는 전압 분배부(512)는 인가되는 전압을 분배하여 소정의 전압을 밴드겝 전압(Vbg)으로 출력한다.
이때, 도 7의 회로에서 제 40 전류 밀러(514) 내의 제 42 저항(R42) 노드로 흐르는 전류를 I1이라하고, 제 44 저항(R44) 노드로 흐르는 전류를 I2라고 하고, 제 42와 제 44 저항(R42 = R44)을 서로 동일한 저항 값으로 할 경우, 밴드겝 전압 생성부의 출력인 밴드겝 전압은,
Figure 112003043478519-pat00001
Figure 112003043478519-pat00002
가 된다. 여기서 Vt는 열 전압(Thermal Voltage)이고 VBE1 및 VBE2는 각각 BJT트랜지스터의 베이스와 에미터 전압 차이를 나타낸다. 상기와 같이 밴드겝 전압 생성부(510)의 출력인 벤드겝 전압(Vbg)은 VBE1 또는 VBE2 의 온도 특성을 고려 각각의 저항값을 조절하여 온도나 다른 외부 전원전압(Vext)의 변화에 의해 변화 하는 현상을 최소화 할 수 있다.
도 8은 본 발명의 전압 레벨 제어부의 회로도이다.
도 2 및 도 8을 참조하면, 전압 레벨 제어부(520)는 증폭 및 퓨즈 회로를 이용하여 형성하는 것이 바람직하다. 동작 모드 기준전압(Vbg-ref) 출력단과 접지전원(Vss) 사이에 직렬 접속된 제 50 저항(R50) 및 제 51 가변저항(R51)과, 동작 모드 인에이블 신호(EN)에 따라 구동하여 음단자에는 밴드겝 전압(Vbg) 입력단이 접 속되고, 양단자에는 제 51 가변저항(R51) 단자에 접속되어 소정의 증폭 신호를 생성하는 제 3 연산 증폭기(OP3)를 포함한다.
상술한 구성의 전압 레벨 제어부의 동작을 설명하면 다음과 같다.
동작 모드 인에이블 신호(EN)가 인가되면 제 3 연산 증폭기(OP3)는 동작하고, 제 50 및 제 51 저항(R50 및 R51)의 전압분배 차에 의해 일정한 레벨로 버퍼링 되고 트리밍된 동작 모드 기준전압(Vbg-ref)을 생성한다.
동작 모드 기준전압은,
Figure 112003043478519-pat00003
가 된다. 제 51 가변저항(R51)의 저항값을 조절하여 목표로 하는 동작 모드 기준전압(Vbg-ref) 레벨을 설정할 수 있다.
도 9는 본 발명의 기준전압 선택부의 회로도이다.
도 2 및 도 9를 참조하면, 기준전압 선택부(600)는 제어신호(SBT-OFF)를 입력받아 각기 반전하는 제 60 인버터(I60) 및 제 61 인버터(I61)와, 제 60 인버터(I60)에 의해 반전된 제어신호(SBT-OFF)에 따라 NMOS 트랜지스터가 동작하고, 제어신호(SBT-OFF)에 따라 PMOS 트랜지스터가 동작하여 대기 모드 기준전압(Vst-ref)을 출력단으로 전송하는 제 60 전송게이트(T60)와, 제 61 인버터(I60)에 의해 반전된 제어신호(SBT-OFF)에 따라 PMOS 트랜지스터가 동작하고, 제어신호(STB-OFF)에 따라 NMOS 트랜지스터가 구동하여 동작 모드 기준전압(Vbg-ref)을 출력단으로 전송하는 제 61 전송게이트(T61)를 포함한다.
상술한 구성을 갖는 기준전압 선택부의 동작을 설명한다.
제어신호(STB-OFF)가 로직 로우 상태일 경우 제 60 전송게이트(T60)가 동작하여 대기 모드 기준전압(Vst-ref)을 출력한다. 한편 동작 모드 인에이블 신호(EN)가 인가된 후 소정시간 후에 제어신호(STB-OFF)가 로직 하이 상태가 되면 제 61 전송게이트(T61)가 동작하여 동작 모드 기준전압(Vbg-ref)을 출력한다. 소정시간은 밴드겝 전압(Vbg)이 안정화 되는 시간을 지칭한다.
도 10은 본 발명의 동작 모드 전압 드라이버 회로도이다.
도 10을 참조하면, 동작 모드 전압 드라이버(700)는 외부 전원전압(Vext)과 내부 전원전압(Vin) 출력단 사이에 접속된 제 70 PMOS 트랜지스터(P70)와, 내부 전원전압(Vin) 출력단과 제 70 노드(Q70) 사이에 접속된 제 71 PMOS 트랜지스터(P71)와, 제 70 노드(Q70)와 접지전원(Vss)사이에 접속된 제 72 PMOS 트랜지스터(P72)와, 동작 모드 인에이블 신호(EN)에 따라 구동하고, 음단자는 기준전압 선택부(600)의 출력단자에 접속되고, 양단자는 제 70 노드(Q70)에 접속되어, 제 4 증폭 신호(OPS4)를 출력하는 제 4 연산 증폭기(OP4)를 포함하되, 제 70 PMOS 트랜지스터(P70)는 제 4 증폭 신호(OPS4)에 따라 구동하고, 제 71 PMOS 트랜지스터(P71)는 제 70 노드(Q70)에 따라 구동하고, 제 72 PMOS 트랜지스터(P72)는 접지전원(Vss)에 따라 구동한다.
상술한 구성을 갖는 본 발명의 동작 모드용 전압 드라이버의 동작을 설명한다.
동작 모드 인에이블 신호(EN)가 로직 로우가 되면 제 4 연산 증폭기(OP4)는 동작하지 않아 전체적인 동작 모드용 전압 드라이버(700)의 동작이 되지 않도록 한다. 동작 모드 인에이블 신호(EN)가 로직하이가 인가되면 제 4 연산 증폭기(OP4)는 동작하게 되고, 기준전압 선택부(600)의 출력과 제 71 및 제 72 PMOS 트랜지스터(P71 및 P72)에 의해 전압 분배되어 제 70 노드(Q70)에 인가된 전압 값에 의해 소정의 증폭 신호(OPS4)를 출력한다. 증폭 신호(OPS4)에 따라 제 70 PMOS 트랜지스터(P70)가 구동한다. 따라서, 내부 전원전압(Vin) 출력단에는 제 71 및 제 72 PMOS 트랜지스터(P71 및 P72)에 의해 기준전압 선택부(600)에서 입력된 전압의 2배의 전압이 내부 전압으로 출력된다. 제 70 PMOS 트랜지스터(P70)는 동작모드시 사용하는 소자이기 때문에 큰 전류 소모를 충족시켜줄 수 있는 사이즈로 형성하는 것이 바람직하다. 대기 모드용 전압 드라이버(400)의 제 30 PMOS 트랜지스터(P30)보다 약 8 내지 15배 정도 더 큰 사이즈의 PMOS 트랜지스터를 사용하는 것이 바람직하다.
본 발명은 동작 모드 전환시 제 2 기준전압 생성부(500)가 동작하여 안정된 동작 모드 기준전압(Vbg-ref)을 생성할 때까지 대기 모드에서 생성되는 대기 모드 기준전압(Vst-ref)을 동작 모드용 기준전압으로 사용하여 칩 내부에 일정한 전원전압을 공급할 수 있다. 즉, 대기 모드에서 동작 모드로 전환될 때 발생하는 전원 노이즈 현상을 제거하여 내부 전원을 일정하게 유지할 수 있어 칩의 성능을 향상시킬 수 있다.
상술한 바와 같이, 본 발명은 대기 모드에서 동작 모드로 전환될 때 동작 모드 기준전압 생성부의 출력이 안정화 될 때까지 대기 모드 기준전압 생성부의 출력을 동작 모드 기준전압으로 사용하여 대기 모드에서 동작 모드로 전환될 경우 발생하는 전원 노이즈를 제거할 수 있다.
또한, 내부 전원의 노이즈를 제거하고 일정하게 안정된 내부 전원전압을 생성함으로써 칩의 성능을 향상시킬 수 있다.

Claims (6)

  1. 외부 전압에 따라 파워업 신호를 생성하는 파워업 신호 생성부;
    상기 파워업 신호에 따라 대기 모드 기준전압을 생성하는 제 1 기준전압 생성부;
    동작 모드 인에이블 신호에 따라 동작 모드 기준전압을 생성하는 제 2 기준전압 생성부;
    상기 동작 모드 인에이블 신호에 따라 제어 신호를 출력하는 제어 신호 생성부;
    상기 제어신호와 상기 대기 모드 기준전압에 따라 내부 전원전압을 출력하는 대기 모드용 전압 드라이버;
    상기 제어 신호에 따라 상기 대기 모드 기준전압 또는 상기 동작 모드 기준전압 중 하나의 기준전압을 출력하는 기준전압 선택부; 및
    상기 기준전압 선택부의 출력과 상기 동작 모드 인에이블 신호에 따라 내부 전원전압을 출력하는 동작 모드용 전압 드라이버를 포함하고,
    동작 모드에서 상기 동작 모드 기준 전압이 안정화될 때까지, 상기 기준전압 선택부는 상기 대기 모드 기준전압을 상기 동작 모드용 전압 드라이버에 인가하는 플래시 메모리 장치의 전압 강하 컨버터 회로.
  2. 제 1 항에 있어서, 상기 제 2 기준전압 생성부는,
    상기 동작모드 인에이블 신호에 따라 밴드겝 전압을 생성하는 밴드겝 전압 생성부; 및
    상기 밴드겝 전압과 상기 동작 모드 인에이블 신호에 따라 상기 밴드겝 전압의 레벨을 조정하고 트리밍 하여 상기 동작 모드 기준전압을 출력하는 전압 레벨 제어부를 포함하는 플래시 메모리 장치의 전압 강하 컨버터 회로.
  3. 제 1 항에 있어서, 상기 기준전압 선택부는,
    상기 제어신호를 입력받아 반전하는 제 1 인버터 및 제 2 인버터;
    상기 제 1 인버터에 의해 반전된 상기 제어신호에 따라 NMOS 트랜지스터가 동작하고, 상기 제어신호에 따라 PMOS 트랜지스터가 동작하여 상기 대기 모드 기준전압을 출력단으로 전송하는 제 1 전송게이트; 및
    상기 제 2 인버터에 의해 반전된 상기 제어신호에 따라 PMOS 트랜지스터가 동작하고, 상기 제어신호에 따라 NMOS 트랜지스터가 구동하여 상기 동작 모드 기준전압을 출력단으로 전송하는 제 2 전송게이트를 포함하는 플래시 메모리 장치의 전압 강하 컨버터 회로.
  4. 제 1 항에 있어서,
    상기 제 1 기준전압 생성부의 전류 소모를 10㎂이하로 하는 플래시 메모리 장치의 전압 강하 컨버터 회로.
  5. 제 1 항에 있어서, 상기 제어 신호 생성부는,
    상기 동작 모드 인에이블 신호를 딜레이하여 출력하는 딜레이부;
    상기 딜레이부의 출력과 상기 동작 모드 인에이블 신호의 로직 조합을 통해 소정의 신호를 생성하는 낸드 게이트; 및
    상기 낸드 게이트의 출력을 반전하여 상기 제어 신호를 생성하는 인버터를 포함하는 플래시 메모리 장치의 전압 강하 컨버터 회로.
  6. 제 5 항에 있어서, 상기 딜레이부는,
    상기 동작 모드 기준전압이 안정화될 때까지 상기 동작 모드 인에이블 신호를 딜레이 할 수 있도록 직렬 연결된 다수의 인버터를 포함하는 플래시 메모리 장치의 전압 강하 컨버터 회로.
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