JPH1168538A - 起動回路及び半導体集積回路装置 - Google Patents
起動回路及び半導体集積回路装置Info
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- JPH1168538A JPH1168538A JP22242197A JP22242197A JPH1168538A JP H1168538 A JPH1168538 A JP H1168538A JP 22242197 A JP22242197 A JP 22242197A JP 22242197 A JP22242197 A JP 22242197A JP H1168538 A JPH1168538 A JP H1168538A
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- circuit
- potential
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- inverter circuit
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Abstract
(57)【要約】
【課題】消費電力を低減することのできる起動回路を提
供すること。 【解決手段】起動回路は、ソースが電源端子に接続され
るとともにそのゲートが入力端子に接続されたＰチャネ
ルＭＯＳトランジスタＴＰを含むインバータ回路１を備
える。インバータ回路１の電源端子には外部電源に基づ
いて上昇する第１電源ＶＦが供給され、入力端子には外
部電源に基づいて上昇する第２電源ＶＣが供給される。
そして、第１電源ＶＦを第２電源ＶＣよりも先に上昇さ
せると共に、両電源ＶＦ，ＶＣの電位差を前記Ｐチャネ
ルＭＯＳトランジスタＴＰのしきい値電圧以上にした
後、再びしきい値電圧以下にするようにしてインバータ
回路１から起動信号ＳＴＴＸが出力される。
供すること。 【解決手段】起動回路は、ソースが電源端子に接続され
るとともにそのゲートが入力端子に接続されたＰチャネ
ルＭＯＳトランジスタＴＰを含むインバータ回路１を備
える。インバータ回路１の電源端子には外部電源に基づ
いて上昇する第１電源ＶＦが供給され、入力端子には外
部電源に基づいて上昇する第２電源ＶＣが供給される。
そして、第１電源ＶＦを第２電源ＶＣよりも先に上昇さ
せると共に、両電源ＶＦ，ＶＣの電位差を前記Ｐチャネ
ルＭＯＳトランジスタＴＰのしきい値電圧以上にした
後、再びしきい値電圧以下にするようにしてインバータ
回路１から起動信号ＳＴＴＸが出力される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に備えら
れて内部回路を初期化するための起動信号を生成する起
動回路に関する。
れて内部回路を初期化するための起動信号を生成する起
動回路に関する。
【０００２】フリップフロップ回路、ラッチ回路等を内
部回路として備えた半導体集積回路装置においては、起
動回路が設けられ、電源投入時に起動回路にてフリップ
フロップ回路、ラッチ回路等を初期セットさせて半導体
集積回路装置の誤動作を防止している。また、近年では
半導体集積回路装置の低消費電力化が進められ、その半
導体集積回路装置に搭載された起動回路においても消費
電力を低減する要望がある。
部回路として備えた半導体集積回路装置においては、起
動回路が設けられ、電源投入時に起動回路にてフリップ
フロップ回路、ラッチ回路等を初期セットさせて半導体
集積回路装置の誤動作を防止している。また、近年では
半導体集積回路装置の低消費電力化が進められ、その半
導体集積回路装置に搭載された起動回路においても消費
電力を低減する要望がある。
【０００３】
【従来の技術】図６は、半導体集積回路装置の一部回路
図であって、従来の起動回路５１の回路図である。起動
回路５１には、高電位電源Ｖccと低電位電源Ｖssが外部
電源として供給される。
図であって、従来の起動回路５１の回路図である。起動
回路５１には、高電位電源Ｖccと低電位電源Ｖssが外部
電源として供給される。
【０００４】起動回路５１は、分圧部５２、初段部５３
及び波形整形部５４を備える。分圧部５２は、高電位電
源Ｖccと低電位電源Ｖss（０Ｖ）との間に直列接続され
た抵抗Ｒ１，Ｒ２を備える。分圧部５２は、抵抗Ｒ１，
Ｒ２の抵抗比にて高電位電源Ｖccを分圧した分圧電圧Ｖ
n1を初段部５３に出力する。
及び波形整形部５４を備える。分圧部５２は、高電位電
源Ｖccと低電位電源Ｖss（０Ｖ）との間に直列接続され
た抵抗Ｒ１，Ｒ２を備える。分圧部５２は、抵抗Ｒ１，
Ｒ２の抵抗比にて高電位電源Ｖccを分圧した分圧電圧Ｖ
n1を初段部５３に出力する。
【０００５】初段部５３は、高電位電源Ｖccと低電位電
源Ｖssとの間に直列接続された抵抗Ｒ３とＮチャネルＭ
ＯＳトランジスタ（以下、単にＮＭＯＳトランジスタと
いう）ＴＮ１を備える。ＮＭＯＳトランジスタＴＮ１の
ゲートには分圧電圧Ｖn1が入力され、ＮＭＯＳトランジ
スタＴＮ１は分圧電圧Ｖn1に基づいてオン又はオフす
る。初段部５３は、ＮＭＯＳトランジスタＴＮ１がオン
するとＨレベル（高電位電源レベル）の信号Ｓ１１を、
ＮＭＯＳトランジスタＴＮ１がオフするとＬレベル（低
電位電源レベル）の信号Ｓ１１を波形整形部５４に出力
する。
源Ｖssとの間に直列接続された抵抗Ｒ３とＮチャネルＭ
ＯＳトランジスタ（以下、単にＮＭＯＳトランジスタと
いう）ＴＮ１を備える。ＮＭＯＳトランジスタＴＮ１の
ゲートには分圧電圧Ｖn1が入力され、ＮＭＯＳトランジ
スタＴＮ１は分圧電圧Ｖn1に基づいてオン又はオフす
る。初段部５３は、ＮＭＯＳトランジスタＴＮ１がオン
するとＨレベル（高電位電源レベル）の信号Ｓ１１を、
ＮＭＯＳトランジスタＴＮ１がオフするとＬレベル（低
電位電源レベル）の信号Ｓ１１を波形整形部５４に出力
する。
【０００６】波形整形部５４は、直列接続された偶数個
（図６において２個）のインバータ回路５５，５６を備
える。初段のインバータ回路５５には初段部５３から信
号Ｓ１１が入力される。波形整形部５４は、信号Ｓ１１
を波形整形して起動信号ＳＴＴＸとして内部回路（図示
略）に出力する。
（図６において２個）のインバータ回路５５，５６を備
える。初段のインバータ回路５５には初段部５３から信
号Ｓ１１が入力される。波形整形部５４は、信号Ｓ１１
を波形整形して起動信号ＳＴＴＸとして内部回路（図示
略）に出力する。
【０００７】この半導体集積回路装置に供給される外部
電源（高電位電源Ｖcc）が立ち上がると、定電流源を生
成している抵抗Ｒ３から電流が流れ始める。このとき、
分圧部５２から出力される分圧電圧Ｖn1がＮＭＯＳトラ
ンジスタＴＮ１のしきい値電圧Ｖthn を越えていないた
め、ＮＭＯＳトランジスタＴＮ１はオフしている。従っ
て、初段部５３はＨレベルの信号を出力し、起動信号Ｓ
ＴＴＸはＨレベルとなる。このＨレベルの起動信号によ
り内部回路のフリップフロップ回路等を所定のレベルに
初期セットすることにより、内部回路の誤動作を防止す
る。
電源（高電位電源Ｖcc）が立ち上がると、定電流源を生
成している抵抗Ｒ３から電流が流れ始める。このとき、
分圧部５２から出力される分圧電圧Ｖn1がＮＭＯＳトラ
ンジスタＴＮ１のしきい値電圧Ｖthn を越えていないた
め、ＮＭＯＳトランジスタＴＮ１はオフしている。従っ
て、初段部５３はＨレベルの信号を出力し、起動信号Ｓ
ＴＴＸはＨレベルとなる。このＨレベルの起動信号によ
り内部回路のフリップフロップ回路等を所定のレベルに
初期セットすることにより、内部回路の誤動作を防止す
る。
【０００８】更に高電位電源Ｖccが上昇して分圧電圧Ｖ
n1がＮＭＯＳトランジスタＴＮ１のしきい値電圧Ｖthn
を越えると、ＮＭＯＳトランジスタＴＮ１はオンし、起
動信号ＳＴＴＸはＬレベルとなる。このＮＭＯＳトラン
ジスタＴＮ１がオンするタイミング、即ち、分圧部５２
を構成する抵抗Ｒ１，Ｒ２の抵抗比は、高電位電源Ｖcc
に基づいて内部回路が正常に動作する電圧範囲（動作範
囲）に対応して設定されている。内部回路は、この起動
信号ＳＴＴＸの立ち下がりに基づいて初期セットする。
この後、起動回路５１は、高電位電源Ｖccが内部回路の
動作範囲にある間、起動信号ＳＴＴＸをＬレベルに保持
する。
n1がＮＭＯＳトランジスタＴＮ１のしきい値電圧Ｖthn
を越えると、ＮＭＯＳトランジスタＴＮ１はオンし、起
動信号ＳＴＴＸはＬレベルとなる。このＮＭＯＳトラン
ジスタＴＮ１がオンするタイミング、即ち、分圧部５２
を構成する抵抗Ｒ１，Ｒ２の抵抗比は、高電位電源Ｖcc
に基づいて内部回路が正常に動作する電圧範囲（動作範
囲）に対応して設定されている。内部回路は、この起動
信号ＳＴＴＸの立ち下がりに基づいて初期セットする。
この後、起動回路５１は、高電位電源Ｖccが内部回路の
動作範囲にある間、起動信号ＳＴＴＸをＬレベルに保持
する。
【０００９】
【発明が解決しようとする課題】ところで、近年では半
導体集積回路装置の低消費電力化が進められ、上記の起
動回路５１においても消費電力の低減が要求されてい
る。しかしながら、従来の起動回路５１は、分圧部５２
により高電位電源Ｖccの変化を検出しているため、抵抗
Ｒ１，Ｒ２に通常動作時にも電流が流れているため、通
常の動作中にも電力を消費する。また、初段部５３を構
成するＮＭＯＳトランジスタＴＮ１が通常動作時にオン
しているため、抵抗Ｒ３及びＮＭＯＳトランジスタＴＮ
１を介して電流が流れので初段部５３においても電力を
消費する。従って、従来の起動回路５１は、半導体集積
回路が通常に動作している場合にも電力を消費している
ため、半導体集積回路装置全体の消費電力低減の妨げと
なっていた。
導体集積回路装置の低消費電力化が進められ、上記の起
動回路５１においても消費電力の低減が要求されてい
る。しかしながら、従来の起動回路５１は、分圧部５２
により高電位電源Ｖccの変化を検出しているため、抵抗
Ｒ１，Ｒ２に通常動作時にも電流が流れているため、通
常の動作中にも電力を消費する。また、初段部５３を構
成するＮＭＯＳトランジスタＴＮ１が通常動作時にオン
しているため、抵抗Ｒ３及びＮＭＯＳトランジスタＴＮ
１を介して電流が流れので初段部５３においても電力を
消費する。従って、従来の起動回路５１は、半導体集積
回路が通常に動作している場合にも電力を消費している
ため、半導体集積回路装置全体の消費電力低減の妨げと
なっていた。
【００１０】本発明は上記問題点を解決するためになさ
れたものであって、その目的は消費電力を低減すること
のできる起動回路及び半導体集積回路装置を提供するこ
とにある。
れたものであって、その目的は消費電力を低減すること
のできる起動回路及び半導体集積回路装置を提供するこ
とにある。
【００１１】
【課題を解決するための手段】図１は本発明の原理説明
図である。起動回路は、ソースが電源端子に接続される
とともにそのゲートが入力端子に接続されたＰチャネル
ＭＯＳトランジスタＴＰを含むインバータ回路１を備え
る。インバータ回路１の電源端子には外部電源に基づい
て上昇する第１電源ＶＦが供給され、入力端子には外部
電源に基づいて上昇する第２電源ＶＣが供給される。そ
して、第１電源ＶＦを第２電源ＶＣよりも先に上昇させ
ると共に、両電源ＶＦ，ＶＣの電位差を前記Ｐチャネル
ＭＯＳトランジスタＴＰのしきい値電圧以上にした後、
再びしきい値電圧以下にするようにしてインバータ回路
１から起動信号ＳＴＴＸが出力される。
図である。起動回路は、ソースが電源端子に接続される
とともにそのゲートが入力端子に接続されたＰチャネル
ＭＯＳトランジスタＴＰを含むインバータ回路１を備え
る。インバータ回路１の電源端子には外部電源に基づい
て上昇する第１電源ＶＦが供給され、入力端子には外部
電源に基づいて上昇する第２電源ＶＣが供給される。そ
して、第１電源ＶＦを第２電源ＶＣよりも先に上昇させ
ると共に、両電源ＶＦ，ＶＣの電位差を前記Ｐチャネル
ＭＯＳトランジスタＴＰのしきい値電圧以上にした後、
再びしきい値電圧以下にするようにしてインバータ回路
１から起動信号ＳＴＴＸが出力される。
【００１２】請求項２に記載の発明は、外部電源の立ち
上がり時に該外部電源に基づいて動作する内部回路を初
期化するための起動信号を生成する起動回路であって、
前記外部電源に基づいて上昇する第１，第２電源をそれ
ぞれ生成する第１，第２電位生成部と、ソースが電源端
子に接続されるとともにそのゲートが入力端子に接続さ
れたＰチャネルＭＯＳトランジスタを含み、電源端子に
は前記第１電源が供給され、入力端子には前記第２電源
が供給されるインバータ回路とを備え、前記第１電源を
第２電源よりも先に上昇させると共に、両電源の電位差
を前記ＰチャネルＭＯＳトランジスタのしきい値電圧以
上にした後、再びしきい値電圧以下にして前記インバー
タ回路に含まれるＰチャネルＭＯＳトランジスタをオン
オフさせて起動信号を出力するように前記第１，第２電
位生成部を構成した。
上がり時に該外部電源に基づいて動作する内部回路を初
期化するための起動信号を生成する起動回路であって、
前記外部電源に基づいて上昇する第１，第２電源をそれ
ぞれ生成する第１，第２電位生成部と、ソースが電源端
子に接続されるとともにそのゲートが入力端子に接続さ
れたＰチャネルＭＯＳトランジスタを含み、電源端子に
は前記第１電源が供給され、入力端子には前記第２電源
が供給されるインバータ回路とを備え、前記第１電源を
第２電源よりも先に上昇させると共に、両電源の電位差
を前記ＰチャネルＭＯＳトランジスタのしきい値電圧以
上にした後、再びしきい値電圧以下にして前記インバー
タ回路に含まれるＰチャネルＭＯＳトランジスタをオン
オフさせて起動信号を出力するように前記第１，第２電
位生成部を構成した。
【００１３】請求項３に記載の発明は、請求項１又は２
に記載の起動回路において、前記第１電源と第２電源と
の電位差を前記ＰチャネルＭＯＳトランジスタのしきい
値電圧以下にした後、第２電源を第１電源よりも高くし
た。
に記載の起動回路において、前記第１電源と第２電源と
の電位差を前記ＰチャネルＭＯＳトランジスタのしきい
値電圧以下にした後、第２電源を第１電源よりも高くし
た。
【００１４】請求項４に記載の発明は、請求項１乃至３
のうちの何れか１項に記載の起動回路において、前記イ
ンバータ回路に含まれるＰチャネルＭＯＳトランジスタ
のドレインは抵抗を介して低電位電源に接続され、トラ
ンジスタと抵抗との間の接続点から前記起動信号を出力
するようにした。
のうちの何れか１項に記載の起動回路において、前記イ
ンバータ回路に含まれるＰチャネルＭＯＳトランジスタ
のドレインは抵抗を介して低電位電源に接続され、トラ
ンジスタと抵抗との間の接続点から前記起動信号を出力
するようにした。
【００１５】請求項５に記載の発明は、請求項１又は２
に記載の起動回路において、前記インバータ回路の出力
端子に接続され、インバータ回路からの出力信号を波形
整形する波形整形回路を備え、該波形整形回路の出力信
号を前記起動信号として内部回路に供給するようにし
た。
に記載の起動回路において、前記インバータ回路の出力
端子に接続され、インバータ回路からの出力信号を波形
整形する波形整形回路を備え、該波形整形回路の出力信
号を前記起動信号として内部回路に供給するようにし
た。
【００１６】請求項６に記載の発明は、請求項１乃至３
のうちの何れか１項に記載の起動回路と、前記外部電源
に基づいてその外部電源よりも低い内部動作電源を生成
する内部降圧回路と、前記起動回路の出力する起動信号
に基づいて初期化し、前記内部降圧回路にて生成された
内部動作電源に基づいて動作する内部回路とを備える。
のうちの何れか１項に記載の起動回路と、前記外部電源
に基づいてその外部電源よりも低い内部動作電源を生成
する内部降圧回路と、前記起動回路の出力する起動信号
に基づいて初期化し、前記内部降圧回路にて生成された
内部動作電源に基づいて動作する内部回路とを備える。
【００１７】請求項７に記載の発明は、請求項４に記載
の半導体集積回路装置において、前記第１，第２電位生
成部は、前記内部降圧回路を構成する基準電位生成回路
である。
の半導体集積回路装置において、前記第１，第２電位生
成部は、前記内部降圧回路を構成する基準電位生成回路
である。
【００１８】（作用）従って、本発明によれば、基準電
源と内部電源との電位差に基づいてインバータ回路１を
構成するＰチャネルＭＯＳトランジスタＴＰがオンオフ
して起動信号ＳＴＴＸが出力される。そして、第１，第
２電源ＶＦ，ＶＣの電位差がＰチャネルＭＯＳトランジ
スタＴＰのしきい値電圧以下になると、そのＰチャネル
ＭＯＳトランジスタＴＰはオフして電流が流れないの
で、起動回路は電力を消費しない。
源と内部電源との電位差に基づいてインバータ回路１を
構成するＰチャネルＭＯＳトランジスタＴＰがオンオフ
して起動信号ＳＴＴＸが出力される。そして、第１，第
２電源ＶＦ，ＶＣの電位差がＰチャネルＭＯＳトランジ
スタＴＰのしきい値電圧以下になると、そのＰチャネル
ＭＯＳトランジスタＴＰはオフして電流が流れないの
で、起動回路は電力を消費しない。
【００１９】請求項２に記載の発明によれば、第１，第
２電位生成部は、それぞれ外部電源に基づいて上昇する
第１，第２電源を生成する。インバータ回路には、ソー
スが電源端子に接続されるとともにそのゲートが入力端
子に接続されたＰチャネルＭＯＳトランジスタが含ま
れ、その電源端子には第１電源が供給され、入力端子に
は第２電源が供給される。そして、第１，第２電位生成
部は、第１電源を第２電源よりも先に上昇させると共
に、両電源の電位差をＰチャネルＭＯＳトランジスタの
しきい値電圧以上にした後、再びしきい値電圧以下にし
てインバータ回路に含まれるＰチャネルＭＯＳトランジ
スタをオンオフさせて起動信号を出力するように構成さ
れる。そのため、第１，第２電源の電位差がＰチャネル
ＭＯＳトランジスタのしきい値電圧以下になると、その
ＰチャネルＭＯＳトランジスタはオフして電流が流れな
いので、起動回路は電力を消費しない。
２電位生成部は、それぞれ外部電源に基づいて上昇する
第１，第２電源を生成する。インバータ回路には、ソー
スが電源端子に接続されるとともにそのゲートが入力端
子に接続されたＰチャネルＭＯＳトランジスタが含ま
れ、その電源端子には第１電源が供給され、入力端子に
は第２電源が供給される。そして、第１，第２電位生成
部は、第１電源を第２電源よりも先に上昇させると共
に、両電源の電位差をＰチャネルＭＯＳトランジスタの
しきい値電圧以上にした後、再びしきい値電圧以下にし
てインバータ回路に含まれるＰチャネルＭＯＳトランジ
スタをオンオフさせて起動信号を出力するように構成さ
れる。そのため、第１，第２電源の電位差がＰチャネル
ＭＯＳトランジスタのしきい値電圧以下になると、その
ＰチャネルＭＯＳトランジスタはオフして電流が流れな
いので、起動回路は電力を消費しない。
【００２０】請求項３に記載の発明によれば、第１電源
と第２電源との電位差をＰチャネルＭＯＳトランジスタ
のしきい値電圧以下にした後、第２電源を第１電源より
も高くされる。そのため、ＰチャネルＭＯＳトランジス
タは、ゲート電位がソース電位より高くなって完全にオ
フされ、電流が流れない。
と第２電源との電位差をＰチャネルＭＯＳトランジスタ
のしきい値電圧以下にした後、第２電源を第１電源より
も高くされる。そのため、ＰチャネルＭＯＳトランジス
タは、ゲート電位がソース電位より高くなって完全にオ
フされ、電流が流れない。
【００２１】請求項４に記載の発明によれば、インバー
タ回路に含まれるＰチャネルＭＯＳトランジスタのドレ
インは抵抗を介して低電位電源に接続され、トランジス
タと抵抗との間の接続点から起動信号が出力される。そ
のため、インバータ回路を構成するトランジスタが一種
類になり、バラツク要素が一種類になるため、起動信号
の出力が安定する。
タ回路に含まれるＰチャネルＭＯＳトランジスタのドレ
インは抵抗を介して低電位電源に接続され、トランジス
タと抵抗との間の接続点から起動信号が出力される。そ
のため、インバータ回路を構成するトランジスタが一種
類になり、バラツク要素が一種類になるため、起動信号
の出力が安定する。
【００２２】請求項５に記載の発明によれば、インバー
タ回路の出力端子には波形整形回路が接続される。波形
整形回路は、インバータ回路からの出力信号を波形整形
し、その波形整形回路の出力信号が起動信号として内部
回路へ供給される。
タ回路の出力端子には波形整形回路が接続される。波形
整形回路は、インバータ回路からの出力信号を波形整形
し、その波形整形回路の出力信号が起動信号として内部
回路へ供給される。
【００２３】請求項６に記載の発明によれば、請求項１
乃至３のうちの何れか１項に記載の起動回路と、外部電
源に基づいてその外部電源よりも低い内部動作電源を生
成する内部降圧回路と、起動回路の出力する起動信号に
基づいて初期化し、内部降圧回路にて生成された内部動
作電源に基づいて動作する内部回路とが備えられる。
乃至３のうちの何れか１項に記載の起動回路と、外部電
源に基づいてその外部電源よりも低い内部動作電源を生
成する内部降圧回路と、起動回路の出力する起動信号に
基づいて初期化し、内部降圧回路にて生成された内部動
作電源に基づいて動作する内部回路とが備えられる。
【００２４】請求項７に記載の発明によれば、第１，第
２電位生成部は、内部降圧回路を構成する基準電位生成
回路である。
２電位生成部は、内部降圧回路を構成する基準電位生成
回路である。
【００２５】
【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図２〜図５に従って説明する。尚、説明の便宜
上、図６と同様の構成については同一の符号を付してそ
の説明を一部省略する。
の形態を図２〜図５に従って説明する。尚、説明の便宜
上、図６と同様の構成については同一の符号を付してそ
の説明を一部省略する。
【００２６】図５は、半導体装置のブロック回路図であ
る。半導体装置１１は、内部降圧回路１２、内部回路１
３、及び、起動回路１４を備える。内部回路１３は、例
えばメモり回路よりなり、フリップフロック回路やラッ
チ回路等（図示略）を含む。内部降圧回路１２は、半導
体装置１１の消費電力低減を図るために設けられてい
る。起動回路１４は、内部回路１３のフリップフロップ
回路等を初期セットするために設けられている。
る。半導体装置１１は、内部降圧回路１２、内部回路１
３、及び、起動回路１４を備える。内部回路１３は、例
えばメモり回路よりなり、フリップフロック回路やラッ
チ回路等（図示略）を含む。内部降圧回路１２は、半導
体装置１１の消費電力低減を図るために設けられてい
る。起動回路１４は、内部回路１３のフリップフロップ
回路等を初期セットするために設けられている。
【００２７】内部降圧回路１２は、基準電位発生部１５
と降圧部１６とを備える。基準電位発生部１５には、高
電位電源Ｖccが入力される。基準電位発生部１５は、高
電位電源Ｖccに基づいて、予め設定された電圧にて一定
となる基準電源ＦＬＡＴを生成し、降圧部１６に出力す
る。降圧部１６には、高電位電源Ｖccと基準電源ＦＬＡ
Ｔが入力される。降圧部１６は、基準電源ＦＬＡＴに基
づいて高電位電源Ｖccを降圧した内部電源Ｖc1を生成
し、その生成した内部電源Ｖc1を内部回路１３に出力す
る。内部回路１３は、供給される内部電源Ｖc1に基づい
て動作する。内部電源Ｖc1は、高電位電源Ｖccに比べて
低電圧であるため、消費電力が少ない。
と降圧部１６とを備える。基準電位発生部１５には、高
電位電源Ｖccが入力される。基準電位発生部１５は、高
電位電源Ｖccに基づいて、予め設定された電圧にて一定
となる基準電源ＦＬＡＴを生成し、降圧部１６に出力す
る。降圧部１６には、高電位電源Ｖccと基準電源ＦＬＡ
Ｔが入力される。降圧部１６は、基準電源ＦＬＡＴに基
づいて高電位電源Ｖccを降圧した内部電源Ｖc1を生成
し、その生成した内部電源Ｖc1を内部回路１３に出力す
る。内部回路１３は、供給される内部電源Ｖc1に基づい
て動作する。内部電源Ｖc1は、高電位電源Ｖccに比べて
低電圧であるため、消費電力が少ない。
【００２８】また、内部降圧回路１２の基準電位発生部
１５は、高電位電源Ｖccに基づいて、その高電位電源Ｖ
ccと平行な電位の第２内部電源Ｖc2を生成する。そし
て、基準電位発生部１５は、生成した基準電源ＦＬＡＴ
と第２内部電源Ｖc2を起動回路１４に出力する。起動回
路１４は、両電源ＦＬＡＴ，Ｖc2に基づいて、高電位電
源Ｖccの投入時に所定時間だけＨレベルとなる起動信号
ＳＴＴＸを生成し、内部回路１３に出力する。内部回路
１３は、その起動信号ＳＴＴＸを受け、内部に設けられ
た図示しないフリップフロップ回路等を初期セットす
る。
１５は、高電位電源Ｖccに基づいて、その高電位電源Ｖ
ccと平行な電位の第２内部電源Ｖc2を生成する。そし
て、基準電位発生部１５は、生成した基準電源ＦＬＡＴ
と第２内部電源Ｖc2を起動回路１４に出力する。起動回
路１４は、両電源ＦＬＡＴ，Ｖc2に基づいて、高電位電
源Ｖccの投入時に所定時間だけＨレベルとなる起動信号
ＳＴＴＸを生成し、内部回路１３に出力する。内部回路
１３は、その起動信号ＳＴＴＸを受け、内部に設けられ
た図示しないフリップフロップ回路等を初期セットす
る。
【００２９】図３に示すように、基準電位発生部１５
は、第１電位発生部１５ａと第２電位発生部１５ｂとを
備えている。第１電位発生部１５ａは、ＰチャネルＭＯ
Ｓトランジスタ（以下、ＰＭＯＳトランジスタという）
ＴＰ１１，ＴＰ１２、及び、抵抗Ｒ４を備える。ＰＭＯ
ＳトランジスタＴＰ１１，ＴＰ１２及び抵抗Ｒ４は、高
電位電源Ｖccと低電位電源Ｖssとの間に直列に接続され
ている。第１ＰＭＯＳトランジスタＴＰ１１のソースは
高電位電源Ｖccに接続され、ドレインは第２ＰＭＯＳト
ランジスタＴＰ１２のソースに接続されている。その第
２ＰＭＯＳトランジスタＴＰ１２のドレインは、抵抗Ｒ
４を介して低電位電源Ｖssに接続されている。また、両
ＰＭＯＳトランジスタＴＰ１１，ＴＰ１２のゲートはそ
れぞれ同トランジスタＴＰ１１，ＴＰ１２のドレインに
接続されている。そして、第２ＰＭＯＳトランジスタＴ
Ｐ１２のドレインと抵抗Ｒ４との接続点のノードＮ１１
の電位を第２内部電源Ｖc2として起動回路１４に出力す
る。
は、第１電位発生部１５ａと第２電位発生部１５ｂとを
備えている。第１電位発生部１５ａは、ＰチャネルＭＯ
Ｓトランジスタ（以下、ＰＭＯＳトランジスタという）
ＴＰ１１，ＴＰ１２、及び、抵抗Ｒ４を備える。ＰＭＯ
ＳトランジスタＴＰ１１，ＴＰ１２及び抵抗Ｒ４は、高
電位電源Ｖccと低電位電源Ｖssとの間に直列に接続され
ている。第１ＰＭＯＳトランジスタＴＰ１１のソースは
高電位電源Ｖccに接続され、ドレインは第２ＰＭＯＳト
ランジスタＴＰ１２のソースに接続されている。その第
２ＰＭＯＳトランジスタＴＰ１２のドレインは、抵抗Ｒ
４を介して低電位電源Ｖssに接続されている。また、両
ＰＭＯＳトランジスタＴＰ１１，ＴＰ１２のゲートはそ
れぞれ同トランジスタＴＰ１１，ＴＰ１２のドレインに
接続されている。そして、第２ＰＭＯＳトランジスタＴ
Ｐ１２のドレインと抵抗Ｒ４との接続点のノードＮ１１
の電位を第２内部電源Ｖc2として起動回路１４に出力す
る。
【００３０】図４に示すように、高電位電源Ｖccが投入
されて上昇するとき、第１電位発生部１５ａのＰＭＯＳ
トランジスタＴＰ１１，ＴＰ１２は、高電位電源Ｖccが
両トランジスタＴＰ１１，ＴＰ１２のしきい値電圧の和
（この場合、各ＰＭＯＳトランジスタＴＰ１１，ＴＰ１
２が同じ特性であればしきい値電圧の２倍＝２Ｖthp）
以上となるまでオフしている。従って、第２内部電源Ｖ
c2は、低電位電源Ｖssのレベルとなっている。そして、
高電位電源Ｖccが両トランジスタＴＰ１１，ＴＰ１２の
しきい値電圧の和を越えると、両トランジスタＴＰ１
１，ＴＰ１２がオンし、第２内部電源Ｖc2が高電位電源
Ｖccと平行に上昇する。そして、高電位電源Ｖccが一定
の電位となると、両トランジスタＴＰ１１，ＴＰ１２が
オンしているため、第２内部電源Ｖc2は、高電位電源Ｖ
ccから両トランジスタＴＰ１１，ＴＰ１２のしきい値電
圧の和だけ低い電位で一定となる。
されて上昇するとき、第１電位発生部１５ａのＰＭＯＳ
トランジスタＴＰ１１，ＴＰ１２は、高電位電源Ｖccが
両トランジスタＴＰ１１，ＴＰ１２のしきい値電圧の和
（この場合、各ＰＭＯＳトランジスタＴＰ１１，ＴＰ１
２が同じ特性であればしきい値電圧の２倍＝２Ｖthp）
以上となるまでオフしている。従って、第２内部電源Ｖ
c2は、低電位電源Ｖssのレベルとなっている。そして、
高電位電源Ｖccが両トランジスタＴＰ１１，ＴＰ１２の
しきい値電圧の和を越えると、両トランジスタＴＰ１
１，ＴＰ１２がオンし、第２内部電源Ｖc2が高電位電源
Ｖccと平行に上昇する。そして、高電位電源Ｖccが一定
の電位となると、両トランジスタＴＰ１１，ＴＰ１２が
オンしているため、第２内部電源Ｖc2は、高電位電源Ｖ
ccから両トランジスタＴＰ１１，ＴＰ１２のしきい値電
圧の和だけ低い電位で一定となる。
【００３１】第２電位発生部１５ｂは、抵抗Ｒ５及びＮ
チャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジ
スタという）ＴＮ１１，ＴＮ１２を備える。抵抗Ｒ５及
びＮＭＯＳトランジスタＴＮ１１，ＴＮ１２は、高電位
電源Ｖccと低電位電源Ｖssとの間に直列に接続されてい
る。抵抗Ｒ５の一端は高電位電源Ｖccに接続され、他端
は第１ＮＭＯＳトランジスタＴＮ１１のドレインに接続
されている。第１ＮＭＯＳトランジスタＴＮ１１のソー
スは第２ＮＭＯＳトランジスタＴＮ１２のドレインに接
続され、その第２ＮＭＯＳトランジスタＴＮ１２のソー
スは低電位電源Ｖssに接続されている。両ＮＭＯＳトラ
ンジスタＴＮ１１，ＴＮ１２のゲートは、同トランジス
タＴＮ１１，ＴＮ１２のドレインに接続されている。そ
して、第１ＮＭＯＳトランジスタＴＮ１１のドレインと
抵抗Ｒ５との接続点のノードＮ１２の電位を基準電源Ｆ
ＬＡＴとして内部回路１３及び起動回路１４に出力す
る。
チャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジ
スタという）ＴＮ１１，ＴＮ１２を備える。抵抗Ｒ５及
びＮＭＯＳトランジスタＴＮ１１，ＴＮ１２は、高電位
電源Ｖccと低電位電源Ｖssとの間に直列に接続されてい
る。抵抗Ｒ５の一端は高電位電源Ｖccに接続され、他端
は第１ＮＭＯＳトランジスタＴＮ１１のドレインに接続
されている。第１ＮＭＯＳトランジスタＴＮ１１のソー
スは第２ＮＭＯＳトランジスタＴＮ１２のドレインに接
続され、その第２ＮＭＯＳトランジスタＴＮ１２のソー
スは低電位電源Ｖssに接続されている。両ＮＭＯＳトラ
ンジスタＴＮ１１，ＴＮ１２のゲートは、同トランジス
タＴＮ１１，ＴＮ１２のドレインに接続されている。そ
して、第１ＮＭＯＳトランジスタＴＮ１１のドレインと
抵抗Ｒ５との接続点のノードＮ１２の電位を基準電源Ｆ
ＬＡＴとして内部回路１３及び起動回路１４に出力す
る。
【００３２】図４に示すように、高電位電源Ｖccが投入
されて上昇するとき、第２電位発生部１５ｂのＮＭＯＳ
トランジスタＴＮ１１，ＴＮ１２は、高電位電源Ｖccが
両トランジスタＴＮ１１，ＴＮ１２のしきい値電圧の和
（この場合、各ＮＭＯＳトランジスタＴＮ１１，ＴＮ１
２が同じ特性であればしきい値電圧の２倍＝２Ｖthn）
以上となるまでオフしている。従って、基準電源ＦＬＡ
Ｔは、高電位電源Ｖccとともに上昇する。そして、高電
位電源Ｖccが両トランジスタＴＮ１１，ＴＮ１２のしき
い値電圧の和を越えると、両トランジスタＴＮ１１，Ｔ
Ｎ１２がオンし、ノードＮ１２の電位は低電位電源Ｖss
から両トランジスタＴＮ１１，ＴＮ１２のしきい値電圧
の和だけ高い電位で一定となる。
されて上昇するとき、第２電位発生部１５ｂのＮＭＯＳ
トランジスタＴＮ１１，ＴＮ１２は、高電位電源Ｖccが
両トランジスタＴＮ１１，ＴＮ１２のしきい値電圧の和
（この場合、各ＮＭＯＳトランジスタＴＮ１１，ＴＮ１
２が同じ特性であればしきい値電圧の２倍＝２Ｖthn）
以上となるまでオフしている。従って、基準電源ＦＬＡ
Ｔは、高電位電源Ｖccとともに上昇する。そして、高電
位電源Ｖccが両トランジスタＴＮ１１，ＴＮ１２のしき
い値電圧の和を越えると、両トランジスタＴＮ１１，Ｔ
Ｎ１２がオンし、ノードＮ１２の電位は低電位電源Ｖss
から両トランジスタＴＮ１１，ＴＮ１２のしきい値電圧
の和だけ高い電位で一定となる。
【００３３】図２に示すように、起動回路１４は、初段
部１７及び波形整形部５４を備えている。初段部１７
は、ＰＭＯＳトランジスタＴＰ１とＮＭＯＳトランジス
タＴＮ１を直列に接続したインバータ回路にて構成され
る。インバータ回路の高電位側電源端子となるＰＭＯＳ
トランジスタＴＰ１のソースには基準電源ＦＬＡＴが供
給され、低電位側電源端子となるＮＭＯＳトランジスタ
ＴＮ１のソースは低電位電源Ｖssに接続されている。イ
ンバータ回路の入力端子となる両トランジスタＴＰ１，
ＴＮ１のゲートには第２内部電源Ｖc2が入力される。イ
ンバータ回路の出力端子となる両トランジスタＴＰ１，
ＴＮ１の接続点は波形整形部５４に接続されている。
部１７及び波形整形部５４を備えている。初段部１７
は、ＰＭＯＳトランジスタＴＰ１とＮＭＯＳトランジス
タＴＮ１を直列に接続したインバータ回路にて構成され
る。インバータ回路の高電位側電源端子となるＰＭＯＳ
トランジスタＴＰ１のソースには基準電源ＦＬＡＴが供
給され、低電位側電源端子となるＮＭＯＳトランジスタ
ＴＮ１のソースは低電位電源Ｖssに接続されている。イ
ンバータ回路の入力端子となる両トランジスタＴＰ１，
ＴＮ１のゲートには第２内部電源Ｖc2が入力される。イ
ンバータ回路の出力端子となる両トランジスタＴＰ１，
ＴＮ１の接続点は波形整形部５４に接続されている。
【００３４】初段部１７は、基準電源ＦＬＡＴを動作電
源とするインバータ回路により、第２内部電源Ｖc2の電
位に応じた信号Ｓ１を波形整形部５４に出力する。波形
整形部５４は、従来と同様に、直列接続された偶数個
（図６において２個）のインバータ回路５５，５６を備
える。初段のインバータ回路５５には初段部１７から信
号Ｓ１が入力される。波形整形部５４は、信号Ｓ１を波
形整形して次段のインバータ回路５６から起動信号ＳＴ
ＴＸとして内部回路１３に出力する。
源とするインバータ回路により、第２内部電源Ｖc2の電
位に応じた信号Ｓ１を波形整形部５４に出力する。波形
整形部５４は、従来と同様に、直列接続された偶数個
（図６において２個）のインバータ回路５５，５６を備
える。初段のインバータ回路５５には初段部１７から信
号Ｓ１が入力される。波形整形部５４は、信号Ｓ１を波
形整形して次段のインバータ回路５６から起動信号ＳＴ
ＴＸとして内部回路１３に出力する。
【００３５】次に、上記のように構成された起動回路１
４の作用を図４に従って説明する。先ず、高電位電源Ｖ
ccが立ち上がり始めると、それに伴って基準電源ＦＬＡ
Ｔが上昇する。このとき、基準電位発生部１５の第１電
位発生部１５ａは、高電位電源ＶccがＰＭＯＳトランジ
スタＴＰ１１，ＴＰ１２のしきい値電圧の和（＝２Ｖth
p ）より低く、両トランジスタＴＰ１１，ＴＰ１２が共
にオンしていないため、Ｌレベルの第２内部電源Ｖc2を
出力する。そして、基準電源ＦＬＡＴと第２内部電源Ｖ
c2との電位差が起動回路１４の初段のインバータ回路を
構成するＰＭＯＳトランジスタＴＰ１のしきい値電圧Ｖ
thより低い間、そのＰＭＯＳトランジスタＴＰ１がオフ
しているため、Ｌレベルの起動信号ＳＴＴＸを出力す
る。
４の作用を図４に従って説明する。先ず、高電位電源Ｖ
ccが立ち上がり始めると、それに伴って基準電源ＦＬＡ
Ｔが上昇する。このとき、基準電位発生部１５の第１電
位発生部１５ａは、高電位電源ＶccがＰＭＯＳトランジ
スタＴＰ１１，ＴＰ１２のしきい値電圧の和（＝２Ｖth
p ）より低く、両トランジスタＴＰ１１，ＴＰ１２が共
にオンしていないため、Ｌレベルの第２内部電源Ｖc2を
出力する。そして、基準電源ＦＬＡＴと第２内部電源Ｖ
c2との電位差が起動回路１４の初段のインバータ回路を
構成するＰＭＯＳトランジスタＴＰ１のしきい値電圧Ｖ
thより低い間、そのＰＭＯＳトランジスタＴＰ１がオフ
しているため、Ｌレベルの起動信号ＳＴＴＸを出力す
る。
【００３６】更に、高電位電源Ｖccが上昇し、それに伴
って上昇する基準電源ＦＬＡＴと第２内部電源Ｖc2との
電位差がＰＭＯＳトランジスタＴＰ１のしきい値電圧Ｖ
thより大きくなると、そのＰＭＯＳトランジスタＴＰ１
はオンする。このとき、ＮＭＯＳトランジスタＴＮ１は
第２内部電源Ｖc2がＬレベルであるためオフしている。
従って、初段部１７はＨレベル（基準電源ＦＬＡＴのレ
ベル）の信号Ｓ１を出力する。波形整形部５４は、この
信号Ｓ１を受け、Ｈレベルの起動信号ＳＴＴＸを内部回
路１３に出力する。内部回路１３は、供給されるＨレベ
ルの起動信号ＳＴＴＸにより内部のフリップフロップ回
路等を所定のレベルに初期セットする。
って上昇する基準電源ＦＬＡＴと第２内部電源Ｖc2との
電位差がＰＭＯＳトランジスタＴＰ１のしきい値電圧Ｖ
thより大きくなると、そのＰＭＯＳトランジスタＴＰ１
はオンする。このとき、ＮＭＯＳトランジスタＴＮ１は
第２内部電源Ｖc2がＬレベルであるためオフしている。
従って、初段部１７はＨレベル（基準電源ＦＬＡＴのレ
ベル）の信号Ｓ１を出力する。波形整形部５４は、この
信号Ｓ１を受け、Ｈレベルの起動信号ＳＴＴＸを内部回
路１３に出力する。内部回路１３は、供給されるＨレベ
ルの起動信号ＳＴＴＸにより内部のフリップフロップ回
路等を所定のレベルに初期セットする。
【００３７】更に、高電位電源Ｖccが上昇して第１電位
発生部１５ａのＰＭＯＳトランジスタＴＰ１１，ＴＰ１
２のしきい値電圧の和（＝２Ｖthp ）を越えると、その
トランジスタＴＰ１１，ＴＰ１２がオンする。従って、
第２内部電源Ｖc2は、高電位電源Ｖccの上昇に伴って上
昇する。
発生部１５ａのＰＭＯＳトランジスタＴＰ１１，ＴＰ１
２のしきい値電圧の和（＝２Ｖthp ）を越えると、その
トランジスタＴＰ１１，ＴＰ１２がオンする。従って、
第２内部電源Ｖc2は、高電位電源Ｖccの上昇に伴って上
昇する。
【００３８】また、高電位電源Ｖccが上昇して第２電位
発生部１５ｂのＮＭＯＳトランジスタＴＮ１１，ＴＮ１
２のしきい値電圧の和（＝２Ｖthn ）を越えると、その
トランジスタＴＮ１１，ＴＮ１２がオンする。従って、
基準電源ＦＬＡＴは、両ＮＭＯＳトランジスタＴＮ１
１，ＴＮ１２のしきい値電圧の和（＝２Ｖthn ）だけ低
電位電源Ｖssから上昇した電位で一定となる。
発生部１５ｂのＮＭＯＳトランジスタＴＮ１１，ＴＮ１
２のしきい値電圧の和（＝２Ｖthn ）を越えると、その
トランジスタＴＮ１１，ＴＮ１２がオンする。従って、
基準電源ＦＬＡＴは、両ＮＭＯＳトランジスタＴＮ１
１，ＴＮ１２のしきい値電圧の和（＝２Ｖthn ）だけ低
電位電源Ｖssから上昇した電位で一定となる。
【００３９】従って、基準電源ＦＬＡＴが一定になる
と、第２内部電源Ｖc2が上昇するため、両電源ＦＬＡ
Ｔ，Ｖc2の電位差は小さくなる。そして、基準電源ＦＬ
ＡＴと第２内部電源Ｖc2の電位差がＰＭＯＳトランジス
タＴＰ１のしきい値電圧Ｖthより小さくなると，ＰＭＯ
ＳトランジスタＴＰ１がオフしＮＭＯＳトランジスタＴ
Ｎ１がオンする。従って、初段部１７は、Ｌレベルの信
号を出力する。波形整形部５４は、このＬレベルの信号
を受け、Ｌレベルの起動信号ＳＴＴＸを内部回路１３に
出力する。内部回路１３は、Ｌレベルの起動信号ＳＴＴ
Ｘに基づいて、通常の動作を開始する。
と、第２内部電源Ｖc2が上昇するため、両電源ＦＬＡ
Ｔ，Ｖc2の電位差は小さくなる。そして、基準電源ＦＬ
ＡＴと第２内部電源Ｖc2の電位差がＰＭＯＳトランジス
タＴＰ１のしきい値電圧Ｖthより小さくなると，ＰＭＯ
ＳトランジスタＴＰ１がオフしＮＭＯＳトランジスタＴ
Ｎ１がオンする。従って、初段部１７は、Ｌレベルの信
号を出力する。波形整形部５４は、このＬレベルの信号
を受け、Ｌレベルの起動信号ＳＴＴＸを内部回路１３に
出力する。内部回路１３は、Ｌレベルの起動信号ＳＴＴ
Ｘに基づいて、通常の動作を開始する。
【００４０】このとき、起動回路１４の初段部１７を構
成するＰＭＯＳトランジスタＴＰ１はオフしているた
め、初段部１７に電流が流れない。従って、起動回路１
４は内部回路１３の通常動作時において電流が流れない
ので、電力を消費しない分、半導体装置１１の消費電力
が低減される。
成するＰＭＯＳトランジスタＴＰ１はオフしているた
め、初段部１７に電流が流れない。従って、起動回路１
４は内部回路１３の通常動作時において電流が流れない
ので、電力を消費しない分、半導体装置１１の消費電力
が低減される。
【００４１】そして、高電位電源Ｖccが一定の電位とな
ると、第２内部電源Ｖc2は、高電位電源Ｖccから第１電
位発生部１５ａのＰＭＯＳトランジスタＴＰ１１，ＴＰ
１２のしきい値電圧の和（＝２Ｖthp ）だけ低い電位で
一定となる。このとき、第２内部電源Ｖc2の電位が基準
電源ＦＬＡＴのでんいよりも高くなるように第１，第２
電位発生部１５ａ，１５ｂの各トランジスタＴＰ１１，
ＴＰ１２，ＴＮ１１，ＴＮ１２のしきい値電圧Ｖthp ，
Ｖthn が設定されている。
ると、第２内部電源Ｖc2は、高電位電源Ｖccから第１電
位発生部１５ａのＰＭＯＳトランジスタＴＰ１１，ＴＰ
１２のしきい値電圧の和（＝２Ｖthp ）だけ低い電位で
一定となる。このとき、第２内部電源Ｖc2の電位が基準
電源ＦＬＡＴのでんいよりも高くなるように第１，第２
電位発生部１５ａ，１５ｂの各トランジスタＴＰ１１，
ＴＰ１２，ＴＮ１１，ＴＮ１２のしきい値電圧Ｖthp ，
Ｖthn が設定されている。
【００４２】即ち、第２内部電源Ｖc2と基準電源ＦＬＡ
Ｔは、高電位電源Ｖccの上昇に従って電位差が起動回路
１４の初段部１７を構成するＰＭＯＳトランジスタＴＰ
１のしきい値電圧Ｖthより大きくなった後、再びしきい
値電圧Ｖth以下となる。更に、両電源Ｖc2，ＦＬＡＴ
は、交差して第２内部電源Ｖc2の方が基準電源ＦＬＡＴ
よりも高くなるように基準電位発生部１５が構成されて
いる。
Ｔは、高電位電源Ｖccの上昇に従って電位差が起動回路
１４の初段部１７を構成するＰＭＯＳトランジスタＴＰ
１のしきい値電圧Ｖthより大きくなった後、再びしきい
値電圧Ｖth以下となる。更に、両電源Ｖc2，ＦＬＡＴ
は、交差して第２内部電源Ｖc2の方が基準電源ＦＬＡＴ
よりも高くなるように基準電位発生部１５が構成されて
いる。
【００４３】従って、初段部１７を構成するＰＭＯＳト
ランジスタＴＰ１は、そのゲートに印可される第２内部
電源Ｖc2の電位がソースに印可される基準電源ＦＬＡＴ
よりも高くなるので、完全にオフとなり電流が流れな
い。
ランジスタＴＰ１は、そのゲートに印可される第２内部
電源Ｖc2の電位がソースに印可される基準電源ＦＬＡＴ
よりも高くなるので、完全にオフとなり電流が流れな
い。
【００４４】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。○起動回路１４の初段部１７
をインバータ回路にて構成する。インバータ回路の電源
端子に印可する基準電源ＦＬＡＴと、入力端子に印可す
る第２内部電源Ｖc2との電位差を高電位電源Ｖccの上昇
に従ってインバータ回路を構成するＰＭＯＳトランジス
タＴＰ１のしきい値電圧Ｖth以上にした後、再びしきい
値電圧Ｖth以下となるようにした。すると、高電位電源
Ｖccが立ち上がる半導体装置１１の起動時には、インバ
ータ回路を構成するＰＭＯＳトランジスタＴＰ１がオン
しＮＭＯＳトランジスタＴＮ１がオフしてＨレベルの起
動信号ＳＴＴＸが出力される。そのＨレベルの起動信号
に基づいて内部回路１３が初期セットすることにより、
半導体装置１１の誤動作が防止される。また、高電位電
源Ｖccが一定となって半導体装置１１の通常動作時に
は、ＰＭＯＳトランジスタＴＰ１がオフするようにし
た。その結果、半導体装置１１の通常動作時には初段部
１７に電流が流れないので、半導体装置１１の消費電力
を低減することができる。
ば、以下の効果を奏する。○起動回路１４の初段部１７
をインバータ回路にて構成する。インバータ回路の電源
端子に印可する基準電源ＦＬＡＴと、入力端子に印可す
る第２内部電源Ｖc2との電位差を高電位電源Ｖccの上昇
に従ってインバータ回路を構成するＰＭＯＳトランジス
タＴＰ１のしきい値電圧Ｖth以上にした後、再びしきい
値電圧Ｖth以下となるようにした。すると、高電位電源
Ｖccが立ち上がる半導体装置１１の起動時には、インバ
ータ回路を構成するＰＭＯＳトランジスタＴＰ１がオン
しＮＭＯＳトランジスタＴＮ１がオフしてＨレベルの起
動信号ＳＴＴＸが出力される。そのＨレベルの起動信号
に基づいて内部回路１３が初期セットすることにより、
半導体装置１１の誤動作が防止される。また、高電位電
源Ｖccが一定となって半導体装置１１の通常動作時に
は、ＰＭＯＳトランジスタＴＰ１がオフするようにし
た。その結果、半導体装置１１の通常動作時には初段部
１７に電流が流れないので、半導体装置１１の消費電力
を低減することができる。
【００４５】尚、本発明は前記実施の形態の他、以下の
態様で実施してもよい。上記実施形態において、起動回
路１４の初段部１７を構成するＮＭＯＳトランジスタＴ
Ｎ１を、図６に示すように、抵抗Ｒ２１に置き換えて実
施してもよい。この場合、バラツク要素（例えば、プロ
セスによるＭＯＳトランジスタのしきい値のばらつき）
を一種類にすることができるため、ＰＭＯＳトランジス
タＴＰ１のしきい値のみで起動信号ＳＴＴＸを安定して
出力することができる。
態様で実施してもよい。上記実施形態において、起動回
路１４の初段部１７を構成するＮＭＯＳトランジスタＴ
Ｎ１を、図６に示すように、抵抗Ｒ２１に置き換えて実
施してもよい。この場合、バラツク要素（例えば、プロ
セスによるＭＯＳトランジスタのしきい値のばらつき）
を一種類にすることができるため、ＰＭＯＳトランジス
タＴＰ１のしきい値のみで起動信号ＳＴＴＸを安定して
出力することができる。
【００４６】上記実施形態において、基準電位発生部１
５の回路構成を適宜変更して実施してもよい。例えば、
第２内部電源Ｖc2と基準電源ＦＬＡＴは、それぞれ高電
位電源Ｖccと平行に上昇及び一定となるが、それに限定
されず、両電源Ｖc2，ＦＬＡＴの電位差が高電位電源Ｖ
ccの投入時に初段部１７のＰＭＯＳトランジスタＴＰ１
のしきい値電圧Ｖth以上となった後に再びしきい値電圧
Ｖth以下になればよい。さらには、第２内部電源Ｖc2
は、基準電源ＦＬＡＴと交わる必要もない。
５の回路構成を適宜変更して実施してもよい。例えば、
第２内部電源Ｖc2と基準電源ＦＬＡＴは、それぞれ高電
位電源Ｖccと平行に上昇及び一定となるが、それに限定
されず、両電源Ｖc2，ＦＬＡＴの電位差が高電位電源Ｖ
ccの投入時に初段部１７のＰＭＯＳトランジスタＴＰ１
のしきい値電圧Ｖth以上となった後に再びしきい値電圧
Ｖth以下になればよい。さらには、第２内部電源Ｖc2
は、基準電源ＦＬＡＴと交わる必要もない。
【００４７】上記実施形態は、基準電位発生部１５と降
圧部１６よりなる内部降圧回路１２を備えて低消費電力
化した半導体装置１１に具体化したが、基準電位発生部
１５のみを備えた半導体装置に起動回路１４を備えて具
体化してもよい。
圧部１６よりなる内部降圧回路１２を備えて低消費電力
化した半導体装置１１に具体化したが、基準電位発生部
１５のみを備えた半導体装置に起動回路１４を備えて具
体化してもよい。
【００４８】
【発明の効果】以上詳述したように、請求項１乃至５に
記載の発明によれば、消費電力を低減することが可能な
起動回路を提供することができる。
記載の発明によれば、消費電力を低減することが可能な
起動回路を提供することができる。
【００４９】また、請求項６又は７に記載の発明によれ
ば、消費電力を低減することが可能な半導体集積回路装
置を提供することができる。
ば、消費電力を低減することが可能な半導体集積回路装
置を提供することができる。
【図１】 本発明の原理説明図。
【図２】 一実施形態の起動回路の回路図。
【図３】 基準電位発生部の回路図。
【図４】 起動回路の各部の波形図。
【図５】 一実施形態の半導体装置のブロック回路図。
【図６】 別の起動回路の回路図。
【図７】 従来の起動回路の回路図。
【図８】 従来の起動回路の波形図。
１ インバータ回路 ＴＰ ＰチャネルＭＯＳトランジスタ ＳＴＴＸ 起動信号 Ｖcc 外部電源としての高電位電源 ＶＦ 第１電源としての基準電源 ＶＣ 第２電源としての内部電源 Ｖth しきい値電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 一 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 小川 和樹 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内
Claims (7)
- 【請求項１】 外部電源の立ち上がり時に該外部電源に
基づいて動作する内部回路を初期化するための起動信号
を生成する起動回路であって、 ソースが電源端子に接続されるとともにそのゲートが入
力端子に接続されたＰチャネルＭＯＳトランジスタを含
むインバータ回路を備え、 該インバータ回路の電源端子には前記外部電源に基づい
て上昇する第１電源を動作電源として供給し、前記イン
バータ回路の入力端子には前記外部電源に基づいて上昇
する第２電源を入力し、前記インバータ回路の出力信号
を前記起動信号として内部回路に供給し、 前記第１電源を第２電源よりも先に上昇させると共に、
両電源の電位差を前記ＰチャネルＭＯＳトランジスタの
しきい値電圧以上にした後、再びしきい値電圧以下にす
るようにした起動回路。 - 【請求項２】 外部電源の立ち上がり時に該外部電源に
基づいて動作する内部回路を初期化するための起動信号
を生成する起動回路であって、 前記外部電源に基づいて上昇する第１，第２電源をそれ
ぞれ生成する第１，第２電位生成部と、 ソースが電源端子に接続されるとともにそのゲートが入
力端子に接続されたＰチャネルＭＯＳトランジスタを含
み、電源端子には前記第１電源が供給され、入力端子に
は前記第２電源が供給されるインバータ回路とを備え、 前記第１電源を第２電源よりも先に上昇させると共に、
両電源の電位差を前記ＰチャネルＭＯＳトランジスタの
しきい値電圧以上にした後、再びしきい値電圧以下にし
て前記インバータ回路に含まれるＰチャネルＭＯＳトラ
ンジスタをオンオフさせて起動信号を出力するように前
記第１，第２電位生成部を構成した起動回路。 - 【請求項３】 請求項１又は２に記載の起動回路におい
て、 前記第１電源と第２電源との電位差を前記ＰチャネルＭ
ＯＳトランジスタのしきい値電圧以下にした後、第２電
源を第１電源よりも高くした起動回路。 - 【請求項４】 請求項１乃至３のうちの何れか１項に記
載の起動回路において、 前記インバータ回路に含まれるＰチャネルＭＯＳトラン
ジスタのドレインは抵抗を介して低電位電源に接続さ
れ、トランジスタと抵抗との間の接続点から前記起動信
号を出力するようにした起動回路。 - 【請求項５】 請求項１乃至４のうちの何れか１項に記
載の起動回路において、 前記インバータ回路の出力端子に接続され、インバータ
回路からの出力信号を波形整形する波形整形回路を備
え、該波形整形回路の出力信号を前記起動信号として内
部回路に供給するようにした起動回路。 - 【請求項６】 請求項１乃至５のうちの何れか１項に記
載の起動回路と、 前記外部電源に基づいてその外部電源よりも低い内部動
作電源を生成する内部降圧回路と、 前記起動回路の出力する起動信号に基づいて初期化し、
前記内部降圧回路にて生成された内部動作電源に基づい
て動作する内部回路とを備えた半導体集積回路装置。 - 【請求項７】 請求項６に記載の半導体集積回路装置に
おいて、 前記第１，第２電位生成部は、前記内部降圧回路を構成
する基準電位生成回路である半導体集積回路装置。
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|---|---|---|---|
| JP22242197A JPH1168538A (ja) | 1997-08-19 | 1997-08-19 | 起動回路及び半導体集積回路装置 |
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| JP22242197A JPH1168538A (ja) | 1997-08-19 | 1997-08-19 | 起動回路及び半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1168538A true JPH1168538A (ja) | 1999-03-09 |
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|---|---|---|---|
| JP22242197A Pending JPH1168538A (ja) | 1997-08-19 | 1997-08-19 | 起動回路及び半導体集積回路装置 |
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