JP2000089837A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JP2000089837A JP2000089837A JP10255741A JP25574198A JP2000089837A JP 2000089837 A JP2000089837 A JP 2000089837A JP 10255741 A JP10255741 A JP 10255741A JP 25574198 A JP25574198 A JP 25574198A JP 2000089837 A JP2000089837 A JP 2000089837A
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Abstract
(57)【要約】
【課題】 電源電圧Ｖｃｃおよび周囲温度の依存度が低
い、高精度の安定した出力電圧を得ると共に、待機状態
から動作状態に移行開始の際には高速立ち上げを実現
し、安定してからの動作状態における低消費電流を実現
すること。 【解決手段】 定電圧を外部に出力する低消費定電圧回
路２１のプリチャージ回路に、同一回路形式の高速定電
圧回路２２を使用し、二つの定電圧回路２１、２２の出
力ノードＮ２４、Ｎ２３両者を、スイッチ回路２３が、
電源電圧は供給されているが不揮発性半導体記憶装置と
して動作していない待機状態から動作状態に移行する際
のみ接続し、これ以外の状態では切り離し、高速定電圧
回路２２も非動作状態である。特に、定電圧回路２１、
２２で、閾値電圧Ｖtの差を利用したＶｔ差分回路方式
の使用は出力を安定化し、また同一回路形式の使用は高
速定電圧回路２２のプリチャージで出力に対するオーバ
シュートを回避できる。
い、高精度の安定した出力電圧を得ると共に、待機状態
から動作状態に移行開始の際には高速立ち上げを実現
し、安定してからの動作状態における低消費電流を実現
すること。 【解決手段】 定電圧を外部に出力する低消費定電圧回
路２１のプリチャージ回路に、同一回路形式の高速定電
圧回路２２を使用し、二つの定電圧回路２１、２２の出
力ノードＮ２４、Ｎ２３両者を、スイッチ回路２３が、
電源電圧は供給されているが不揮発性半導体記憶装置と
して動作していない待機状態から動作状態に移行する際
のみ接続し、これ以外の状態では切り離し、高速定電圧
回路２２も非動作状態である。特に、定電圧回路２１、
２２で、閾値電圧Ｖtの差を利用したＶｔ差分回路方式
の使用は出力を安定化し、また同一回路形式の使用は高
速定電圧回路２２のプリチャージで出力に対するオーバ
シュートを回避できる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体装
置、例えばフラッシュメモリ、ＥＰＲＯＭ、ＥＥＰＲＯ
Ｍ、マスクＲＯＭなど、に搭載される基準電圧発生回路
に関し、特に、待機状態から動作状態に移行する際に、
高速で所定の定電圧に立ち上げることができ、更に待機
状態および安定した動作状態で低消費電流を実現すると
共に電源電圧または周囲温度の変化に対して強い安定し
た高精度の定電圧を得ることができる基準電圧発生回路
に関する。
置、例えばフラッシュメモリ、ＥＰＲＯＭ、ＥＥＰＲＯ
Ｍ、マスクＲＯＭなど、に搭載される基準電圧発生回路
に関し、特に、待機状態から動作状態に移行する際に、
高速で所定の定電圧に立ち上げることができ、更に待機
状態および安定した動作状態で低消費電流を実現すると
共に電源電圧または周囲温度の変化に対して強い安定し
た高精度の定電圧を得ることができる基準電圧発生回路
に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置には、構成する
回路および部品などの要素と同様に装置としても高性能
が求められている。高性能であるためには、電源電圧が
供給されていても装置としての動作をしない待機状態で
は電流消費がないこと、動作速度が速いこと、更に安定
した高精度の出力を得られること、などが必要条件であ
る。この構成要素として、定電圧を出力して装置内に供
給する基準電圧発生回路がある。
回路および部品などの要素と同様に装置としても高性能
が求められている。高性能であるためには、電源電圧が
供給されていても装置としての動作をしない待機状態で
は電流消費がないこと、動作速度が速いこと、更に安定
した高精度の出力を得られること、などが必要条件であ
る。この構成要素として、定電圧を出力して装置内に供
給する基準電圧発生回路がある。
【０００３】フラッシュメモリなどに代表される不揮発
性半導体記憶装置では、一般に市場から、待機状態では
電流を消費しないことが要求される。従って、不揮発性
半導体記憶装置は、電源電圧を印加されているが非動作
状態である待機状態にある場合、内部の各回路には電流
消費がない状態を実現する。
性半導体記憶装置では、一般に市場から、待機状態では
電流を消費しないことが要求される。従って、不揮発性
半導体記憶装置は、電源電圧を印加されているが非動作
状態である待機状態にある場合、内部の各回路には電流
消費がない状態を実現する。
【０００４】他方、ＤＲＡＭまたはＳＲＡＭなどの揮発
性半導体装置は、例えば、ＣＰＵなどの上位システムと
同時に電源電圧が印加され、常に上位システムと同時に
動作状態になっている。従って、内部の各ノードでは、
電位が安定した状態でデータの読み出しなど、ユーザの
操作を待つ状態である。この状態は高速動作を期待され
たものであり、不揮発性半導体記憶装置の待機状態とは
異なる。
性半導体装置は、例えば、ＣＰＵなどの上位システムと
同時に電源電圧が印加され、常に上位システムと同時に
動作状態になっている。従って、内部の各ノードでは、
電位が安定した状態でデータの読み出しなど、ユーザの
操作を待つ状態である。この状態は高速動作を期待され
たものであり、不揮発性半導体記憶装置の待機状態とは
異なる。
【０００５】このような、電源投入時に上位システムが
安定化した状態に達するまでに要する時間は、半導体記
憶装置が安定化に要する時間よりはるかに長い。例え
ば、半導体記憶装置が安定化に要する時間は、１００μ
秒程度である。従って、揮発性半導体記憶装置内で使用
する基準電圧発生回路は、微小な動作電流により非常に
長い時間をかけて安定な定電圧を出力すればよいように
設計される。また、このような基準電圧発生回路は、電
源電圧が供給されている間は、装置の動作状態に無関係
に常に一定電圧値を出力できればよい。このような揮発
性半導体記憶装置内で使用する基準電圧発生回路におい
て、動作状態毎に変化する出力負荷に拘わらず回路の出
力電圧を一定に保持する技術は公知である。
安定化した状態に達するまでに要する時間は、半導体記
憶装置が安定化に要する時間よりはるかに長い。例え
ば、半導体記憶装置が安定化に要する時間は、１００μ
秒程度である。従って、揮発性半導体記憶装置内で使用
する基準電圧発生回路は、微小な動作電流により非常に
長い時間をかけて安定な定電圧を出力すればよいように
設計される。また、このような基準電圧発生回路は、電
源電圧が供給されている間は、装置の動作状態に無関係
に常に一定電圧値を出力できればよい。このような揮発
性半導体記憶装置内で使用する基準電圧発生回路におい
て、動作状態毎に変化する出力負荷に拘わらず回路の出
力電圧を一定に保持する技術は公知である。
【０００６】翻って、本発明による不揮発性半導体記憶
装置で用いる基準電圧発生回路は、動作待ちの状態であ
る待機状態の場合、電源電圧が印加されているにも拘わ
らず消費電流を生じないように機能要求されている。従
って、出力を、例えば、グラウンドレベルに固定して回
路動作を停止している待機状態から動作状態に移行する
場合、基準電圧発生回路の出力は、グラウンドレベルか
ら高速に遷移して安定した所定値になることが必要であ
る。
装置で用いる基準電圧発生回路は、動作待ちの状態であ
る待機状態の場合、電源電圧が印加されているにも拘わ
らず消費電流を生じないように機能要求されている。従
って、出力を、例えば、グラウンドレベルに固定して回
路動作を停止している待機状態から動作状態に移行する
場合、基準電圧発生回路の出力は、グラウンドレベルか
ら高速に遷移して安定した所定値になることが必要であ
る。
【０００７】従来、この種の基準電圧発生回路では、低
消費電流と高速の立ち上げ動作との相反する条件を両立
させることが必要であった。その理由は、動作状態での
消費電流を小さく抑えるために、構成する回路定数で電
流値を小さくするように設定する場合、動作状態への移
行の際には寄生負荷容量のために充電時間がかかり、基
準電圧を出力するまでの時間が遅くなるからである。す
なわち、出力される基準電圧が安定した動作状態での消
費電流を小さな値の規格を満たすように設計した場合、
動作電流は非常に小さい値となるので、比較的大きな寄
生負荷容量を充電する時間が増大し、動作開始初期状態
の立ち上がり速度を速くすることができないという問題
点が生じる。
消費電流と高速の立ち上げ動作との相反する条件を両立
させることが必要であった。その理由は、動作状態での
消費電流を小さく抑えるために、構成する回路定数で電
流値を小さくするように設定する場合、動作状態への移
行の際には寄生負荷容量のために充電時間がかかり、基
準電圧を出力するまでの時間が遅くなるからである。す
なわち、出力される基準電圧が安定した動作状態での消
費電流を小さな値の規格を満たすように設計した場合、
動作電流は非常に小さい値となるので、比較的大きな寄
生負荷容量を充電する時間が増大し、動作開始初期状態
の立ち上がり速度を速くすることができないという問題
点が生じる。
【０００８】このような問題点を解決するため、例え
ば、特開平９−１７１８１号公報に記載されている半導
体メモリ装置の定電圧発生装置がある。
ば、特開平９−１７１８１号公報に記載されている半導
体メモリ装置の定電圧発生装置がある。
【０００９】この定電圧発生装置では、図９に示される
ように、定電圧発生部１０１が、電源電圧Ｖｃｃを印加
された際、電圧バイアス部によるバイアス電圧に従うプ
ッシュプル動作で電源電圧Ｖｃｃを分圧した定電圧Ｖｃ
ｃ／２を出力する。一方、プルアップ部１０２は、電源
電圧Ｖｃｃを印加された際、トランジスタを介してこの
電源電圧Ｖｃｃを定電圧出力に供給する。プルアップ部
１０２が電源電圧Ｖｃｃを供給することにより、定電圧
発生部１０１の出力電圧の上昇が加速される。制御部１
０３は、電源電圧Ｖｃｃの印加でプルアップ部１０２を
動作させた後、定電圧発生部１０１の出力を監視し、プ
ルアップ制御電圧のレベルに到達した際にプルアップ部
１０２の動作を抑止している。
ように、定電圧発生部１０１が、電源電圧Ｖｃｃを印加
された際、電圧バイアス部によるバイアス電圧に従うプ
ッシュプル動作で電源電圧Ｖｃｃを分圧した定電圧Ｖｃ
ｃ／２を出力する。一方、プルアップ部１０２は、電源
電圧Ｖｃｃを印加された際、トランジスタを介してこの
電源電圧Ｖｃｃを定電圧出力に供給する。プルアップ部
１０２が電源電圧Ｖｃｃを供給することにより、定電圧
発生部１０１の出力電圧の上昇が加速される。制御部１
０３は、電源電圧Ｖｃｃの印加でプルアップ部１０２を
動作させた後、定電圧発生部１０１の出力を監視し、プ
ルアップ制御電圧のレベルに到達した際にプルアップ部
１０２の動作を抑止している。
【００１０】
【発明が解決しようとする課題】上述した従来の基準電
圧発生回路のうち、上記公開公報に記載された定電圧発
生装置では、所定の定出力電圧を高速で得ることはでき
るが、定電圧発生回路をプリチャージする際、制御タイ
ミングによっては、オーバーシュートを引き起こしかね
ず、更に、電源電圧または周囲温度の依存度も大きいと
いう実用上の面で問題点がある。
圧発生回路のうち、上記公開公報に記載された定電圧発
生装置では、所定の定出力電圧を高速で得ることはでき
るが、定電圧発生回路をプリチャージする際、制御タイ
ミングによっては、オーバーシュートを引き起こしかね
ず、更に、電源電圧または周囲温度の依存度も大きいと
いう実用上の面で問題点がある。
【００１１】その理由は、定電圧出力をプルアップする
回路が、定電圧発生回路の出力に、プルアップのための
電源電圧Ｖｃｃを供給するので、定電圧出力に対してト
ランジスタ負荷を介し所定の定電圧より高い電源電圧を
直接供給することになるからである。オーバーシュート
の防止には反応速度の早い制御回路を備えることになる
が、一般的に高速の半導体装置は、動作の際の消費電流
が大きく、装置全体の低消費電流を実現するための障害
となる。
回路が、定電圧発生回路の出力に、プルアップのための
電源電圧Ｖｃｃを供給するので、定電圧出力に対してト
ランジスタ負荷を介し所定の定電圧より高い電源電圧を
直接供給することになるからである。オーバーシュート
の防止には反応速度の早い制御回路を備えることになる
が、一般的に高速の半導体装置は、動作の際の消費電流
が大きく、装置全体の低消費電流を実現するための障害
となる。
【００１２】また、オーバーシュートの防止のためにプ
リチャージの回路に用いるトランジスタの能力を小さく
する場合には定電流出力の立ち上がり速度を低下させる
という問題を生じる。
リチャージの回路に用いるトランジスタの能力を小さく
する場合には定電流出力の立ち上がり速度を低下させる
という問題を生じる。
【００１３】本発明の課題は、上記問題点を解決して、
待機状態から動作状態に移行する際には高速で所定の定
電圧に立ち上げ、かつ、待機状態および安定した動作状
態では低消費電流を実現すると共に、電源電圧または周
囲温度の変化に対して強い安定した高精度の定電圧を得
ることができる基準電圧発生回路を提供することであ
る。
待機状態から動作状態に移行する際には高速で所定の定
電圧に立ち上げ、かつ、待機状態および安定した動作状
態では低消費電流を実現すると共に、電源電圧または周
囲温度の変化に対して強い安定した高精度の定電圧を得
ることができる基準電圧発生回路を提供することであ
る。
【００１４】
【課題を解決するための手段】本発明による不揮発性半
導体装置に搭載される基準電圧発生回路は、同一回路形
式を有する第一の定電圧回路および第二の定電圧回路、
これら両者の出力を接続する接続路を形成し、この接続
路を開閉するスイッチ回路ならびにこれらを制御する制
御手段を備え、第一の定電圧回路は安定した動作状態に
あって消費電力を小さく抑えつつ所定の定電圧を外部へ
出力する回路定数を有し、第二の定電圧回路は待機状態
から動作状態に移行する際に出力に所定の定電圧を高速
で得られる回路定数を有し、かつ制御手段は、待機状態
から動作状態に移行開始する際、第一の定電圧回路およ
び第二の定電圧回路を起動すると共にスイッチ回路を接
続状態に制御し、外部出力がほぼ所定の定電圧に達した
際には、第二の定電圧回路を非動作状態にすると共にス
イッチ回路を開放状態にしている。
導体装置に搭載される基準電圧発生回路は、同一回路形
式を有する第一の定電圧回路および第二の定電圧回路、
これら両者の出力を接続する接続路を形成し、この接続
路を開閉するスイッチ回路ならびにこれらを制御する制
御手段を備え、第一の定電圧回路は安定した動作状態に
あって消費電力を小さく抑えつつ所定の定電圧を外部へ
出力する回路定数を有し、第二の定電圧回路は待機状態
から動作状態に移行する際に出力に所定の定電圧を高速
で得られる回路定数を有し、かつ制御手段は、待機状態
から動作状態に移行開始する際、第一の定電圧回路およ
び第二の定電圧回路を起動すると共にスイッチ回路を接
続状態に制御し、外部出力がほぼ所定の定電圧に達した
際には、第二の定電圧回路を非動作状態にすると共にス
イッチ回路を開放状態にしている。
【００１５】このように、動作状態において定電圧を出
力する低消費電流の第一の定電圧回路と高速で立ち上げ
動作する第二の定電圧回路とが同一回路形式であること
により、待機状態から動作状態に移行開始の際には第二
の定電圧回路が大電流による高速立ち上げを実現し、安
定してからの動作状態における低消費電流を第一の定電
圧回路が実現している。また、待機状態から動作状態に
移行する際には、同一回路形式の第一の定電圧回路と第
二の定電圧回路との出力がスイッチ回路により接続され
ているので、定電圧出力に対するオーバシュートが回避
されると共に電源電圧または周囲温度の依存度を小さく
することができる。
力する低消費電流の第一の定電圧回路と高速で立ち上げ
動作する第二の定電圧回路とが同一回路形式であること
により、待機状態から動作状態に移行開始の際には第二
の定電圧回路が大電流による高速立ち上げを実現し、安
定してからの動作状態における低消費電流を第一の定電
圧回路が実現している。また、待機状態から動作状態に
移行する際には、同一回路形式の第一の定電圧回路と第
二の定電圧回路との出力がスイッチ回路により接続され
ているので、定電圧出力に対するオーバシュートが回避
されると共に電源電圧または周囲温度の依存度を小さく
することができる。
【００１６】また、基本的な定電圧回路として、閾値電
圧の差分を利用した回路方式を採用して安定した定電圧
出力を得ている。
圧の差分を利用した回路方式を採用して安定した定電圧
出力を得ている。
【００１７】すなわち、具体的な各定電圧回路は、ゲー
トを制御端子、およびソースを電源電圧、それぞれに接
続する第１のｐＭＯＳトランジスタと、ソースをウェル
に短絡し第１の定電流手段を介して第１のｐＭＯＳトラ
ンジスタのドレイン、およびゲートをドレインに短絡し
てグラウンド、それぞれに接続すると共に他のｐＭＯＳ
トランジスに有する通常の閾値電圧より高い閾値電圧を
有する第２のｐＭＯＳトランジスタと、ソースをウェル
に短絡して第２のｐＭＯＳトランジスタのソース、およ
びゲートをドレインに短絡して第２の定電流手段を介し
てグラウンド、それぞれに接続する第３のｐＭＯＳトラ
ンジスタと、ゲートを制御端子、ドレインを第３のｐＭ
ＯＳトランジスタのゲートおよび出力端子、ならびにソ
ースをグラウンド、それぞれに接続するｎＭＯＳトラン
ジスタとを備えている。
トを制御端子、およびソースを電源電圧、それぞれに接
続する第１のｐＭＯＳトランジスタと、ソースをウェル
に短絡し第１の定電流手段を介して第１のｐＭＯＳトラ
ンジスタのドレイン、およびゲートをドレインに短絡し
てグラウンド、それぞれに接続すると共に他のｐＭＯＳ
トランジスに有する通常の閾値電圧より高い閾値電圧を
有する第２のｐＭＯＳトランジスタと、ソースをウェル
に短絡して第２のｐＭＯＳトランジスタのソース、およ
びゲートをドレインに短絡して第２の定電流手段を介し
てグラウンド、それぞれに接続する第３のｐＭＯＳトラ
ンジスタと、ゲートを制御端子、ドレインを第３のｐＭ
ＯＳトランジスタのゲートおよび出力端子、ならびにソ
ースをグラウンド、それぞれに接続するｎＭＯＳトラン
ジスタとを備えている。
【００１８】また、スイッチ回路は、二つの定電圧回路
の出力ノードを接続する接続路以外に、電源電圧と出力
定電圧との中間電圧を得るそれぞれの中間ノードを接続
する接続路を設け、これらの接続路を同時に開閉するこ
とにより、更に安定した高精度の性能を得ることができ
る。
の出力ノードを接続する接続路以外に、電源電圧と出力
定電圧との中間電圧を得るそれぞれの中間ノードを接続
する接続路を設け、これらの接続路を同時に開閉するこ
とにより、更に安定した高精度の性能を得ることができ
る。
【００１９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２０】図１は本発明の実施の一形態を示す機能ブ
ロック図である。図１に示された基準電圧発生回路で
は、第一の定電圧回路として低消費定電圧回路１、第二
の定電圧回路として高速定電圧回路２、およびスイッチ
回路３が備えられるものとし、動作制御のための制御端
子Ｔ１、Ｔ２およびＴ３、ならびに出力端子Ｔ４が設け
られるものとする。
ロック図である。図１に示された基準電圧発生回路で
は、第一の定電圧回路として低消費定電圧回路１、第二
の定電圧回路として高速定電圧回路２、およびスイッチ
回路３が備えられるものとし、動作制御のための制御端
子Ｔ１、Ｔ２およびＴ３、ならびに出力端子Ｔ４が設け
られるものとする。
【００２１】低消費定電圧回路１は、動作状態にあって
小さい消費電流、また立ち上げの際には比較的遅い動作
を有するものとする。低消費定電圧回路１は、制御端子
Ｔ１により制御され基準電圧発生回路の出力端子Ｔ４に
出力する。この出力端子Ｔ４はスイッチ回路３の一方の
端子にも接続されている。
小さい消費電流、また立ち上げの際には比較的遅い動作
を有するものとする。低消費定電圧回路１は、制御端子
Ｔ１により制御され基準電圧発生回路の出力端子Ｔ４に
出力する。この出力端子Ｔ４はスイッチ回路３の一方の
端子にも接続されている。
【００２２】高速定電圧回路２は、電源電圧Ｖｃｃおよ
び周囲温度それぞれの依存傾向を揃えるため、低消費定
電圧回路１と同一の回路形式を有するものとする。高速
定電圧回路２は、動作状態にあって大きな消費電流、ま
た立ち上げの際には比較的速い動作を有するものとす
る。高速定電圧回路２は、制御端子Ｔ２により制御さ
れ、その出力端子はスイッチ回路３の他方の端子に接続
されている。
び周囲温度それぞれの依存傾向を揃えるため、低消費定
電圧回路１と同一の回路形式を有するものとする。高速
定電圧回路２は、動作状態にあって大きな消費電流、ま
た立ち上げの際には比較的速い動作を有するものとす
る。高速定電圧回路２は、制御端子Ｔ２により制御さ
れ、その出力端子はスイッチ回路３の他方の端子に接続
されている。
【００２３】スイッチ回路３は、制御端子Ｔ３から受け
る制御信号によって、二つの端子それぞれに接続する低
消費定電圧回路１の出力と高速定電圧回路２の出力とを
接続する接続路を形成し、この接続路の接続および切り
離しを行なうものとする。
る制御信号によって、二つの端子それぞれに接続する低
消費定電圧回路１の出力と高速定電圧回路２の出力とを
接続する接続路を形成し、この接続路の接続および切り
離しを行なうものとする。
【００２４】次に、図１を参照して図１に示される機能
ブロック構成による動作について説明する。
ブロック構成による動作について説明する。
【００２５】待機状態において、基準電圧発生回路の消
費電流が「なし」であるような回路設計であるならば、
出力端子Ｔ４のレベルは、電源電圧Ｖｃｃおよびグラウ
ンドＧｎｄのいずれであってもよい。また、この待機状
態では、スイッチ回路３の状態も同様に、接続および切
り離しのいずれであってもよい。これらの条件は、動作
状態になった際の回路性能、特に出力端子Ｔ４における
定電圧出力の高速化を考慮して決められる。
費電流が「なし」であるような回路設計であるならば、
出力端子Ｔ４のレベルは、電源電圧Ｖｃｃおよびグラウ
ンドＧｎｄのいずれであってもよい。また、この待機状
態では、スイッチ回路３の状態も同様に、接続および切
り離しのいずれであってもよい。これらの条件は、動作
状態になった際の回路性能、特に出力端子Ｔ４における
定電圧出力の高速化を考慮して決められる。
【００２６】基準電圧発生回路が動作状態を開始する場
合、制御端子Ｔ１、Ｔ２の動作開始信号によって低消費
定電圧回路１および高速定電圧回路２は動作状態に入
る。制御端子Ｔ３の動作開始信号によってスイッチ回路
３は、出力端子Ｔ４に接続する低消費定電圧回路１の出
力を高速定電圧回路２の出力と接続状態に形成する。従
って、動作状態の開始初期には、主に高速定電圧回路２
の性能によって、出力端子Ｔ４の電圧レベルは、それま
での電源電圧ＶｃｃまたはグラウンドＧｎｄのレベルか
ら定電圧レベルに高速に遷移する。
合、制御端子Ｔ１、Ｔ２の動作開始信号によって低消費
定電圧回路１および高速定電圧回路２は動作状態に入
る。制御端子Ｔ３の動作開始信号によってスイッチ回路
３は、出力端子Ｔ４に接続する低消費定電圧回路１の出
力を高速定電圧回路２の出力と接続状態に形成する。従
って、動作状態の開始初期には、主に高速定電圧回路２
の性能によって、出力端子Ｔ４の電圧レベルは、それま
での電源電圧ＶｃｃまたはグラウンドＧｎｄのレベルか
ら定電圧レベルに高速に遷移する。
【００２７】出力端子Ｔ４で安定した定電圧出力になっ
た状態では、制御端子Ｔ２の起動終了信号により高速定
電圧回路２は非動作状態になり、また、制御端子Ｔ３の
開放信号によりスイッチ回路３は切り離し状態を形成す
る。従って、出力端子Ｔ４の定電圧レベルは低消費定電
圧回路１の性能によって安定し、かつ装置全体の消費電
流も低く抑えることができる。
た状態では、制御端子Ｔ２の起動終了信号により高速定
電圧回路２は非動作状態になり、また、制御端子Ｔ３の
開放信号によりスイッチ回路３は切り離し状態を形成す
る。従って、出力端子Ｔ４の定電圧レベルは低消費定電
圧回路１の性能によって安定し、かつ装置全体の消費電
流も低く抑えることができる。
【００２８】次に、図２を参照して、図１に示された同
一回路形成を有する低消費定電圧回路または高速定電圧
回路における実施の一形態について説明する。
一回路形成を有する低消費定電圧回路または高速定電圧
回路における実施の一形態について説明する。
【００２９】図２は、二種類のＭＯＳＦＥＴ（金属酸化
物半導体電界効果トランジスタ、以後、トランジスタと
略称する）を用い、これらトランジスタの閾値電圧Ｖｔ
の差を利用した方式（以後、Ｖｔ差分方式と略称する）
を使用した一形態を示す定電圧発生回路である。
物半導体電界効果トランジスタ、以後、トランジスタと
略称する）を用い、これらトランジスタの閾値電圧Ｖｔ
の差を利用した方式（以後、Ｖｔ差分方式と略称する）
を使用した一形態を示す定電圧発生回路である。
【００３０】この回路では、ｐチャネルＭＯＳトランジ
スタ１１、１２および１３、ｎチャネルＭＯＳトランジ
スタ１４、ならびに定電流手段１５、１６が用いられ、
制御端子Ｔ１１、Ｔ１２から入力する制御信号の制御を
受けて出力端子Ｔ１３へ定電圧を出力する。
スタ１１、１２および１３、ｎチャネルＭＯＳトランジ
スタ１４、ならびに定電流手段１５、１６が用いられ、
制御端子Ｔ１１、Ｔ１２から入力する制御信号の制御を
受けて出力端子Ｔ１３へ定電圧を出力する。
【００３１】トランジスタ１１では、ゲートは制御端子
Ｔ１１、ソースは電源電圧Ｖｃｃ、ドレインは定電流手
段１５を介してトランジスタ１２のソース、それぞれに
接続されている。トランジスタ１２のゲートとドレイン
とは短絡されてグラウンドＧｎｄに接続されている。ト
ランジスタ１２のソースはトランジスタ１３のソースに
接続されている。トランジスタ１３のゲートとドレイン
は短絡されて定電流手段１６を介してグラウンドＧｎｄ
に接続されている。また、トランジスタ１４では、ゲー
トは制御端子Ｔ１２、ドレインは出力端子Ｔ１３、また
ソースはグラウンドＧｎｄ、それぞれに接続されてい
る。
Ｔ１１、ソースは電源電圧Ｖｃｃ、ドレインは定電流手
段１５を介してトランジスタ１２のソース、それぞれに
接続されている。トランジスタ１２のゲートとドレイン
とは短絡されてグラウンドＧｎｄに接続されている。ト
ランジスタ１２のソースはトランジスタ１３のソースに
接続されている。トランジスタ１３のゲートとドレイン
は短絡されて定電流手段１６を介してグラウンドＧｎｄ
に接続されている。また、トランジスタ１４では、ゲー
トは制御端子Ｔ１２、ドレインは出力端子Ｔ１３、また
ソースはグラウンドＧｎｄ、それぞれに接続されてい
る。
【００３２】定電流手段１５の電流値Ｉ１２は、一般的
に、定電流手段１６の電流値Ｉ１６の２倍、換言すれ
ば、電流値Ｉ１６は電流値Ｉ１５の「１／２」倍であ
る。
に、定電流手段１６の電流値Ｉ１６の２倍、換言すれ
ば、電流値Ｉ１６は電流値Ｉ１５の「１／２」倍であ
る。
【００３３】また、図中でシンボルが円形内にあるトラ
ンジスタ１２は、閾値電圧Ｖｔｐ０が通常のトランジス
タよりも高く「−１．８」Ｖであり、他のｐチャネルＭ
ＯＳトランジスタ１１、１４の閾値電圧Ｖｔｐは「−
０．７」Ｖであり、また、ｎチャネルＭＯＳトランジス
タ１６の閾値電圧Ｖｔｎは「０．７」Ｖであるものとす
る。
ンジスタ１２は、閾値電圧Ｖｔｐ０が通常のトランジス
タよりも高く「−１．８」Ｖであり、他のｐチャネルＭ
ＯＳトランジスタ１１、１４の閾値電圧Ｖｔｐは「−
０．７」Ｖであり、また、ｎチャネルＭＯＳトランジス
タ１６の閾値電圧Ｖｔｎは「０．７」Ｖであるものとす
る。
【００３４】一般に、任意のドレイン電流値は１μＡで
あり、閾値電圧Ｖｔはこのドレイン電流値を得ることが
できるゲート電圧と定義されている。
あり、閾値電圧Ｖｔはこのドレイン電流値を得ることが
できるゲート電圧と定義されている。
【００３５】次に、図２に示される定電圧発生回路の動
作について説明する。
作について説明する。
【００３６】待機状態では、トランジスタ１１、１４そ
れぞれのゲートに接続される各制御端子Ｔ１１、Ｔ１２
にＨ（ハイ）レベルが印加されるので、出力端子Ｔ１３
にはグラウンドＧｎｄが固定して出力される。従って、
回路内の消費電流はない。
れぞれのゲートに接続される各制御端子Ｔ１１、Ｔ１２
にＨ（ハイ）レベルが印加されるので、出力端子Ｔ１３
にはグラウンドＧｎｄが固定して出力される。従って、
回路内の消費電流はない。
【００３７】動作状態に遷移を開始した場合、各制御端
子Ｔ１１、Ｔ１２にはＬ（ロー）レベルが印加されるの
で、トランジスタ１１は導通状態、また、他方のトラン
ジスタ１４は非導通状態になり、定電圧回路が動作を開
始する。
子Ｔ１１、Ｔ１２にはＬ（ロー）レベルが印加されるの
で、トランジスタ１１は導通状態、また、他方のトラン
ジスタ１４は非導通状態になり、定電圧回路が動作を開
始する。
【００３８】まず、定電流手段１５とダイオード接続さ
れたトランジスタ１２により、ノードＮ１１はグラウン
ドＧｎｄと閾値電圧Ｖｔｐ０の絶対値との和プラスα分
だけ電位が上昇する。上述した数値を適用すれば、上昇
する電位は「１．８Ｖ＋α」となる。
れたトランジスタ１２により、ノードＮ１１はグラウン
ドＧｎｄと閾値電圧Ｖｔｐ０の絶対値との和プラスα分
だけ電位が上昇する。上述した数値を適用すれば、上昇
する電位は「１．８Ｖ＋α」となる。
【００３９】次いで、ダイオード接続されたトランジス
タ１３と定電流手段１６とにより、出力端子Ｔ１３の電
位は、トランジスタ１３のソース電位と閾値電圧Ｖｔｐ
の絶対値との差マイナスα分となる。従って、上述した
数値を適用すれば、下降する電位は「０．７Ｖ＋α」と
なる。
タ１３と定電流手段１６とにより、出力端子Ｔ１３の電
位は、トランジスタ１３のソース電位と閾値電圧Ｖｔｐ
の絶対値との差マイナスα分となる。従って、上述した
数値を適用すれば、下降する電位は「０．７Ｖ＋α」と
なる。
【００４０】トランジスタ１３のソースは上述のノード
Ｎ１１でもあり、出力端子Ｔ１３の電位は、ノードＮ１
１の電位Ｖｎ１１からトランジスタ１３の閾値電圧Ｖｔ
ｐ分を差し引いた値マイナスαとなる。従って、上述の
数値を適用すれば、出力端子Ｔ１３の電位は「１．１」
Ｖとなり、すなわち、ｐチャネルＭＯＳトランジスタの
閾値電圧の差分電圧が出力される。この出力電圧は、閾
値電圧Ｖｔｐのみに依存し、電源電圧Ｖｃｃには殆ど依
存しない。また、出力電圧の温度依存も閾値電圧Ｖｔｐ
の温度依存として補償しあうため無視できる。厳密に
は、理想の、すなわち電源電圧Ｖｃｃに依存しない、定
電流発生手段は実現困難なので、多少の電源電圧依存は
存在する。
Ｎ１１でもあり、出力端子Ｔ１３の電位は、ノードＮ１
１の電位Ｖｎ１１からトランジスタ１３の閾値電圧Ｖｔ
ｐ分を差し引いた値マイナスαとなる。従って、上述の
数値を適用すれば、出力端子Ｔ１３の電位は「１．１」
Ｖとなり、すなわち、ｐチャネルＭＯＳトランジスタの
閾値電圧の差分電圧が出力される。この出力電圧は、閾
値電圧Ｖｔｐのみに依存し、電源電圧Ｖｃｃには殆ど依
存しない。また、出力電圧の温度依存も閾値電圧Ｖｔｐ
の温度依存として補償しあうため無視できる。厳密に
は、理想の、すなわち電源電圧Ｖｃｃに依存しない、定
電流発生手段は実現困難なので、多少の電源電圧依存は
存在する。
【００４１】また、この定電圧発生回路の動作立ち上げ
性能は、設計の際に定電流手段１５に流れる電流の多寡
を調整することにより得ることができる。すなわち、定
電流手段に流れる電流が多いほど、回路出力の立ち上が
り速度は速く、逆に、定電流手段に流れる電流が少ない
ほど、回路出力の立ち上がり速度は遅い。しかし、一般
的に、定電流手段に流れる電流が多いほど、定電流値の
電源電圧依存度が大きいという傾向がある。従って、高
精度を要求される場合には、定電流値が小さくなるよう
に設計する必要がある。
性能は、設計の際に定電流手段１５に流れる電流の多寡
を調整することにより得ることができる。すなわち、定
電流手段に流れる電流が多いほど、回路出力の立ち上が
り速度は速く、逆に、定電流手段に流れる電流が少ない
ほど、回路出力の立ち上がり速度は遅い。しかし、一般
的に、定電流手段に流れる電流が多いほど、定電流値の
電源電圧依存度が大きいという傾向がある。従って、高
精度を要求される場合には、定電流値が小さくなるよう
に設計する必要がある。
【００４２】上述した構成により、電源電圧Ｖｃｃおよ
び周囲温度の依存度が低い、高精度の安定した出力電圧
を得ることができ、かつ、待機状態から動作状態に移行
開始の際には高速立ち上げを実現すると共に、安定して
からの動作状態における低消費電流を実現している。ま
た、待機状態から動作状態に移行する際には、低消費電
流の定電圧回路と同一回路形式で高速動作の定電圧回路
をプリチャージ、すなわち低消費電流の定電圧回路をプ
ルアップしているので、定電圧出力に対するオーバシュ
ートが回避される。
び周囲温度の依存度が低い、高精度の安定した出力電圧
を得ることができ、かつ、待機状態から動作状態に移行
開始の際には高速立ち上げを実現すると共に、安定して
からの動作状態における低消費電流を実現している。ま
た、待機状態から動作状態に移行する際には、低消費電
流の定電圧回路と同一回路形式で高速動作の定電圧回路
をプリチャージ、すなわち低消費電流の定電圧回路をプ
ルアップしているので、定電圧出力に対するオーバシュ
ートが回避される。
【００４３】
【実施例】次に、図３を参照して、Ｖｔ差分方式を使用
した本発明の第一の実施例による基準電圧発生回路につ
いて説明する。
した本発明の第一の実施例による基準電圧発生回路につ
いて説明する。
【００４４】図３に示される基準電圧発生回路は、定電
流発生回路２０、低消費定電圧回路２１、高速定電圧回
路２２、およびスイッチ回路２３により構成されてい
る。また、動作制御は、定電流発生回路２０および低消
費定電圧回路２１の制御端子Ｔ２１、高速定電圧回路２
２の制御端子Ｔ２２、およびスイッチ回路２３の制御端
子Ｔ２３からの入力信号により行なわれるものとし、か
つ、出力端子Ｔ２４が設けられている。
流発生回路２０、低消費定電圧回路２１、高速定電圧回
路２２、およびスイッチ回路２３により構成されてい
る。また、動作制御は、定電流発生回路２０および低消
費定電圧回路２１の制御端子Ｔ２１、高速定電圧回路２
２の制御端子Ｔ２２、およびスイッチ回路２３の制御端
子Ｔ２３からの入力信号により行なわれるものとし、か
つ、出力端子Ｔ２４が設けられている。
【００４５】定電流発生回路２０は図２を参照して説明
したＶｔ差分方式による回路における定電流手段を形成
するものである。図示されている定電流発生回路２０で
は、ｐＭＯＳトランジスタ３１が、ゲートを制御端子Ｔ
２１、ソースおよびウェルを電源電圧Ｖｃｃ、ドレイン
をｐＭＯＳトランジスタ３２のソース、それぞれに接続
している。ｐＭＯＳトランジスタ３２は、ウェルを電源
電圧Ｖｃｃに接続し、また、ゲートおよびドレインを短
絡して抵抗Ｒの一端に接続し、ノードＮ２１を形成して
いる。抵抗Ｒの他端はグラウンドＧｎｄに接続されてい
る。ノードＮ２１は、図２に示される定電圧発生回路の
定電流手段１５をｐＭＯＳトランジスタに置き換えてこ
のゲートに接続し、定電流の供給源となっている。
したＶｔ差分方式による回路における定電流手段を形成
するものである。図示されている定電流発生回路２０で
は、ｐＭＯＳトランジスタ３１が、ゲートを制御端子Ｔ
２１、ソースおよびウェルを電源電圧Ｖｃｃ、ドレイン
をｐＭＯＳトランジスタ３２のソース、それぞれに接続
している。ｐＭＯＳトランジスタ３２は、ウェルを電源
電圧Ｖｃｃに接続し、また、ゲートおよびドレインを短
絡して抵抗Ｒの一端に接続し、ノードＮ２１を形成して
いる。抵抗Ｒの他端はグラウンドＧｎｄに接続されてい
る。ノードＮ２１は、図２に示される定電圧発生回路の
定電流手段１５をｐＭＯＳトランジスタに置き換えてこ
のゲートに接続し、定電流の供給源となっている。
【００４６】更に、定電流発生回路２０では、ｐＭＯＳ
トランジスタ３３が、ゲートを制御端子Ｔ２１、ソース
およびウェルを電源電圧Ｖｃｃ、ドレインをｐＭＯＳト
ランジスタ３４のソース、それぞれに接続している。ｐ
ＭＯＳトランジスタ３４は、ウェルを電源電圧Ｖｃｃ、
ゲートをノードＮ２１、およびドレインをｎＭＯＳトラ
ンジスタ３５の短絡されたゲートおよびソースに接続
し、ノードＮ２２を形成している。ｎＭＯＳトランジス
タ３５は、ドレインをグウンドＧｎｄに接続している。
ノードＮ２２は、図２に示される定電圧発生回路の定電
流手段１６をｎＭＯＳトランジスタに置き換えてこのゲ
ートに接続され、定電流の供給源となっている。
トランジスタ３３が、ゲートを制御端子Ｔ２１、ソース
およびウェルを電源電圧Ｖｃｃ、ドレインをｐＭＯＳト
ランジスタ３４のソース、それぞれに接続している。ｐ
ＭＯＳトランジスタ３４は、ウェルを電源電圧Ｖｃｃ、
ゲートをノードＮ２１、およびドレインをｎＭＯＳトラ
ンジスタ３５の短絡されたゲートおよびソースに接続
し、ノードＮ２２を形成している。ｎＭＯＳトランジス
タ３５は、ドレインをグウンドＧｎｄに接続している。
ノードＮ２２は、図２に示される定電圧発生回路の定電
流手段１６をｎＭＯＳトランジスタに置き換えてこのゲ
ートに接続され、定電流の供給源となっている。
【００４７】Ｖｔ差分方式による低消費定電圧回路２１
は、図２の回路においてｐＭＯＳトランジスタ１１のウ
ェルが電源電圧Ｖｃｃに接続されており定電流手段１３
は上記ノードＮ２１をゲートに接続されたｐＭＯＳトラ
ンジスタである。また、定電流手段１６は上記ノードＮ
２２をゲートに接続されたｎＭＯＳトランジスタであ
る。低消費定電圧回路２１は、動作状態で消費電流が小
さく、動作速度が比較的遅い回路として設計されてい
る。この低消費定電圧回路２１の出力は、ノードＮ２４
により基準電圧発生回路の出力として出力端子Ｔ２４に
接続されると共にスイッチ回路２３の一方の端子に接続
されている。
は、図２の回路においてｐＭＯＳトランジスタ１１のウ
ェルが電源電圧Ｖｃｃに接続されており定電流手段１３
は上記ノードＮ２１をゲートに接続されたｐＭＯＳトラ
ンジスタである。また、定電流手段１６は上記ノードＮ
２２をゲートに接続されたｎＭＯＳトランジスタであ
る。低消費定電圧回路２１は、動作状態で消費電流が小
さく、動作速度が比較的遅い回路として設計されてい
る。この低消費定電圧回路２１の出力は、ノードＮ２４
により基準電圧発生回路の出力として出力端子Ｔ２４に
接続されると共にスイッチ回路２３の一方の端子に接続
されている。
【００４８】Ｖｔ差分方式による高速定電圧回路２２
は、電源電圧Ｖｃｃ依存および温度依存それぞれの傾向
を揃えるため、低消費定電圧回路２１と同一の回路形式
により形成されている。高速定電圧回路２２は、上記同
様、図２の回路においてｐＭＯＳトランジスタ１１のウ
ェルが電源電圧Ｖｃｃに接続されており定電流手段１５
は上記ノードＮ２１をゲートに接続されたｐＭＯＳトラ
ンジスタである。また、定電流手段１６は上記ノードＮ
２２をゲートに接続されたｎＭＯＳトランジスタであ
る。高速定電圧回路２２は、動作状態で消費電流が大き
く、動作速度が比較的速い回路として設計されている。
この高速定電圧回路２２の出力はノードＮ２３によりス
イッチ回路２３の他方の端子に接続されている。
は、電源電圧Ｖｃｃ依存および温度依存それぞれの傾向
を揃えるため、低消費定電圧回路２１と同一の回路形式
により形成されている。高速定電圧回路２２は、上記同
様、図２の回路においてｐＭＯＳトランジスタ１１のウ
ェルが電源電圧Ｖｃｃに接続されており定電流手段１５
は上記ノードＮ２１をゲートに接続されたｐＭＯＳトラ
ンジスタである。また、定電流手段１６は上記ノードＮ
２２をゲートに接続されたｎＭＯＳトランジスタであ
る。高速定電圧回路２２は、動作状態で消費電流が大き
く、動作速度が比較的速い回路として設計されている。
この高速定電圧回路２２の出力はノードＮ２３によりス
イッチ回路２３の他方の端子に接続されている。
【００４９】スイッチ回路２３は、制御端子Ｔ２３の入
力信号によって、低消費定電圧回路２１の出力と高速定
電圧回路２２の出力とを接続する接続路を形成し、この
接続路の接続または切り離しを行なう回路であり、一般
的なトランスミッションゲートでよい。この回路を構成
するトランジスタのサイズは、低消費定電圧回路２１に
とって接合容量などの寄生容量が負荷にならない程度の
小さなサイズに設計される。
力信号によって、低消費定電圧回路２１の出力と高速定
電圧回路２２の出力とを接続する接続路を形成し、この
接続路の接続または切り離しを行なう回路であり、一般
的なトランスミッションゲートでよい。この回路を構成
するトランジスタのサイズは、低消費定電圧回路２１に
とって接合容量などの寄生容量が負荷にならない程度の
小さなサイズに設計される。
【００５０】図示される具体的なスイッチ回路２３で
は、制御端子Ｔ２３がｎＭＯＳトランジスタ３６のゲー
トと反転増幅器３７の入力端子とに接続され、反転増幅
器３７の出力端子がｐＭＯＳトランジスタ３８のゲート
に接続されている。また、ｎＭＯＳトランジスタ３６お
よびｐＭＯＳトランジスタ３８それぞれのソースは短絡
されて低消費定電圧回路２１の出力のノードＮ２４、す
なわち、基準電圧発生回路の出力端子Ｔ２４に接続され
ている。また、ｎＭＯＳトランジスタ３６およびｐＭＯ
Ｓトランジスタ３８それぞれのドレインは短絡されて高
速定電圧回路２２の出力であるノードＮ２３に接続され
ている。
は、制御端子Ｔ２３がｎＭＯＳトランジスタ３６のゲー
トと反転増幅器３７の入力端子とに接続され、反転増幅
器３７の出力端子がｐＭＯＳトランジスタ３８のゲート
に接続されている。また、ｎＭＯＳトランジスタ３６お
よびｐＭＯＳトランジスタ３８それぞれのソースは短絡
されて低消費定電圧回路２１の出力のノードＮ２４、す
なわち、基準電圧発生回路の出力端子Ｔ２４に接続され
ている。また、ｎＭＯＳトランジスタ３６およびｐＭＯ
Ｓトランジスタ３８それぞれのドレインは短絡されて高
速定電圧回路２２の出力であるノードＮ２３に接続され
ている。
【００５１】次に、図３および図４を併せ参照して、図
３における回路動作について説明する。
３における回路動作について説明する。
【００５２】まず、待機状態では、基準電圧発生回路の
消費電流が「ゼロ」となるように設計されている。図示
される状態では、制御端子Ｔ２１、Ｔ２２それぞれは
“Ｈ"レベルであり、出力端子Ｔ２４はグラウンドＧｎ
ｄに固定される。また、制御端子Ｔ２３は“Ｌ"レベル
であり、スイッチ回路２３は、ノードＮ２３をノードＮ
２４から切り離す状態にある。
消費電流が「ゼロ」となるように設計されている。図示
される状態では、制御端子Ｔ２１、Ｔ２２それぞれは
“Ｈ"レベルであり、出力端子Ｔ２４はグラウンドＧｎ
ｄに固定される。また、制御端子Ｔ２３は“Ｌ"レベル
であり、スイッチ回路２３は、ノードＮ２３をノードＮ
２４から切り離す状態にある。
【００５３】基準電圧発生回路が動作状態に移行した場
合、制御端子Ｔ２１、Ｔ２２それぞれは“Ｌ"レベルに
変化するので、低消費定電圧回路２１および高速定電圧
回路２２は共に動作状態に移行する。この際、制御端子
Ｔ２３が“Ｈ"レベルに変化するので、スイッチ回路２
３は、ノードＮ２３およびノードＮ２４を接続状態にす
る。この接続開始時期では、主に、高速定電圧回路２２
の性能により、出力端子Ｎ２４の電位はグラウンドＧｎ
ｄから、予め設計されている定電位、例えば、電源電圧
Ｖｃｃのほぼ「１／２」の定電圧に高速に遷移する。
合、制御端子Ｔ２１、Ｔ２２それぞれは“Ｌ"レベルに
変化するので、低消費定電圧回路２１および高速定電圧
回路２２は共に動作状態に移行する。この際、制御端子
Ｔ２３が“Ｈ"レベルに変化するので、スイッチ回路２
３は、ノードＮ２３およびノードＮ２４を接続状態にす
る。この接続開始時期では、主に、高速定電圧回路２２
の性能により、出力端子Ｎ２４の電位はグラウンドＧｎ
ｄから、予め設計されている定電位、例えば、電源電圧
Ｖｃｃのほぼ「１／２」の定電圧に高速に遷移する。
【００５４】出力端子Ｎ２４の電位がほぼ定電位になっ
た際、制御端子Ｔ２３が“Ｌ"レベルに戻ってスイッチ
回路２３が高速定電圧回路２２のノードＮ２３を出力端
子Ｔ２４から切り離す。また、制御端子２２が“Ｈ"レ
ベルに戻り、高速定電圧回路２２を非動作状態にして消
費電流を「ゼロ」にする。このような、動作状態の最中
では、基準電圧発生回路は、動作状態を続ける低消費定
電圧回路２１の性能によって、少ない消費電流であるう
え、安定した電圧を出力端子Ｔ２４から出力することが
できる。
た際、制御端子Ｔ２３が“Ｌ"レベルに戻ってスイッチ
回路２３が高速定電圧回路２２のノードＮ２３を出力端
子Ｔ２４から切り離す。また、制御端子２２が“Ｈ"レ
ベルに戻り、高速定電圧回路２２を非動作状態にして消
費電流を「ゼロ」にする。このような、動作状態の最中
では、基準電圧発生回路は、動作状態を続ける低消費定
電圧回路２１の性能によって、少ない消費電流であるう
え、安定した電圧を出力端子Ｔ２４から出力することが
できる。
【００５５】次に、図５を参照して発明の第二の実施例
について説明する。
について説明する。
【００５６】図５が、図３に図示された第一の実施例と
相違する点は、低消費定電圧回路４１および高速定電圧
回路４２にある。すなわち、図２に示されたＶｔ差分方
式による定電圧発生回路でゲートとドレインを短絡して
出力端子Ｔ１３に接続するｐＭＯＳトランジスタ１３は
図５ではｐＭＯＳトランジスタ４４、４５に置換されて
おり、ｐＭＯＳトランジスタ４４、４５それぞれが、ウ
ェルを電源電圧Ｖｃｃに接続していることである。図３
と同一の回路要素に対しては同一番号符号を付与しその
説明は省略する。
相違する点は、低消費定電圧回路４１および高速定電圧
回路４２にある。すなわち、図２に示されたＶｔ差分方
式による定電圧発生回路でゲートとドレインを短絡して
出力端子Ｔ１３に接続するｐＭＯＳトランジスタ１３は
図５ではｐＭＯＳトランジスタ４４、４５に置換されて
おり、ｐＭＯＳトランジスタ４４、４５それぞれが、ウ
ェルを電源電圧Ｖｃｃに接続していることである。図３
と同一の回路要素に対しては同一番号符号を付与しその
説明は省略する。
【００５７】この回路では、バックゲート電圧を加味し
た閾値電圧を考慮する必要があるため、設計の困難さは
増加するが、ブロック設計、すなわちマスク設計で、い
わゆるＮウェルパターンの分離を考慮する必要がないた
め、回路面積、すなわちブロック面積が小さくなるとい
う利点がある。
た閾値電圧を考慮する必要があるため、設計の困難さは
増加するが、ブロック設計、すなわちマスク設計で、い
わゆるＮウェルパターンの分離を考慮する必要がないた
め、回路面積、すなわちブロック面積が小さくなるとい
う利点がある。
【００５８】次に、図６を参照して発明の第三の実施例
について説明する。
について説明する。
【００５９】図６が、図３に図示された第一の実施例と
相違する点は、低消費定電圧回路５１および高速定電圧
回路５２にある。すなわち、一つは、図２に示されたＶ
ｔ差分方式による定電圧発生回路で、通常より高い閾値
電圧Ｖｔｐ０を有するｐＭＯＳトランジスタ１２が、図
６では、通常の閾値電圧Ｖｔｐを有するｐＭＯＳトラン
ジスタ５３、５４それぞれに置換されていることであ
る。また他の一つは、出力端子にゲートおよびドレイン
を接続し通常の閾値電圧Ｖｔｐを有するｐＭＯＳトラン
ジスタ１３が、図６の中でシンボルが円形内にあり通常
より低い閾値電圧Ｖｔｎ０を有するｎＭＯＳトランジス
タ５４、５６それぞれに置換されていることである。図
３と同一の回路要素に対しては同一番号符号を付与しそ
の説明は省略する。
相違する点は、低消費定電圧回路５１および高速定電圧
回路５２にある。すなわち、一つは、図２に示されたＶ
ｔ差分方式による定電圧発生回路で、通常より高い閾値
電圧Ｖｔｐ０を有するｐＭＯＳトランジスタ１２が、図
６では、通常の閾値電圧Ｖｔｐを有するｐＭＯＳトラン
ジスタ５３、５４それぞれに置換されていることであ
る。また他の一つは、出力端子にゲートおよびドレイン
を接続し通常の閾値電圧Ｖｔｐを有するｐＭＯＳトラン
ジスタ１３が、図６の中でシンボルが円形内にあり通常
より低い閾値電圧Ｖｔｎ０を有するｎＭＯＳトランジス
タ５４、５６それぞれに置換されていることである。図
３と同一の回路要素に対しては同一番号符号を付与しそ
の説明は省略する。
【００６０】この回路では、閾値電圧Ｖｔｎ０を０．２
Ｖとした場合に、０．５Ｖの回路出力を得ることができ
る。
Ｖとした場合に、０．５Ｖの回路出力を得ることができ
る。
【００６１】次に、図７を参照して発明の第四の実施例
について説明する。
について説明する。
【００６２】図７が、図３に図示された第一の実施例と
相違する点は、スイッチ回路６１にある。すなわち、図
３との相違点は、低消費定電圧回路２１および高速定電
圧回路２２それぞれの中間ノード（図２におけるノード
Ｎ１１）を接続路で接続し、この接続路を制御端子Ｔ２
３の制御により接続または切り離すスイッチ回路を追加
して設けていることである。この追加のスイッチ回路
は、図３におけるｎＭＯＳトランジスタ３６、反転増幅
器３７、およびｐＭＯＳトランジスタ３８と同一の回路
をｎＭＯＳトランジスタ６２、反転増幅器６３、および
ｐＭＯＳトランジスタ６４により構成されている。図３
と同一の回路要素に対しては同一番号符号を付与しその
説明は省略する。
相違する点は、スイッチ回路６１にある。すなわち、図
３との相違点は、低消費定電圧回路２１および高速定電
圧回路２２それぞれの中間ノード（図２におけるノード
Ｎ１１）を接続路で接続し、この接続路を制御端子Ｔ２
３の制御により接続または切り離すスイッチ回路を追加
して設けていることである。この追加のスイッチ回路
は、図３におけるｎＭＯＳトランジスタ３６、反転増幅
器３７、およびｐＭＯＳトランジスタ３８と同一の回路
をｎＭＯＳトランジスタ６２、反転増幅器６３、および
ｐＭＯＳトランジスタ６４により構成されている。図３
と同一の回路要素に対しては同一番号符号を付与しその
説明は省略する。
【００６３】この結果、低消費定電圧回路２１および高
速定電圧回路２２の両者の相関関係が密になり、電源電
圧Ｖｃｃおよび周囲温度の依存度がより低く、定電圧出
力に対するオーバシュートがより確実に回避される。
速定電圧回路２２の両者の相関関係が密になり、電源電
圧Ｖｃｃおよび周囲温度の依存度がより低く、定電圧出
力に対するオーバシュートがより確実に回避される。
【００６４】次に、図８を参照して発明の第五の実施例
について説明する。
について説明する。
【００６５】図８が、図３に図示される第一の実施例と
相違する点は、スイッチ回路７１にある。すなわち、図
３のスイッチ回路２３において、ｎＭＯＳトランジスタ
３６を残し、反転増幅器３７およびｐＭＯＳトランジス
タ３８を削除したものが、スイッチ回路７１である。図
３と同一の回路要素に対しては同一番号符号を付与しそ
の説明は省略する。
相違する点は、スイッチ回路７１にある。すなわち、図
３のスイッチ回路２３において、ｎＭＯＳトランジスタ
３６を残し、反転増幅器３７およびｐＭＯＳトランジス
タ３８を削除したものが、スイッチ回路７１である。図
３と同一の回路要素に対しては同一番号符号を付与しそ
の説明は省略する。
【００６６】この回路構成により、伝達できる電圧に上
限を生じるが、構成部品が削除されるので、接合容量な
どの寄生容量が軽減できる。この上限電圧は、ゲート電
圧に電源電圧Ｖｃｃが印加される場合、このトランジス
タのバックゲート特性を考慮した閾値電圧Ｖｔｎと電源
電圧Ｖｃｃとの電圧差までとなる。また、ｎＭＯＳトラ
ンジスタのみでスイッチ回路を構成する場合、スイッチ
ングの際に、ゲートとソース、ドレイン間の寄生容量に
より出力ノードに電位揺れを引き起こす可能性があるの
で、採用および設計に注意をする必要がある。
限を生じるが、構成部品が削除されるので、接合容量な
どの寄生容量が軽減できる。この上限電圧は、ゲート電
圧に電源電圧Ｖｃｃが印加される場合、このトランジス
タのバックゲート特性を考慮した閾値電圧Ｖｔｎと電源
電圧Ｖｃｃとの電圧差までとなる。また、ｎＭＯＳトラ
ンジスタのみでスイッチ回路を構成する場合、スイッチ
ングの際に、ゲートとソース、ドレイン間の寄生容量に
より出力ノードに電位揺れを引き起こす可能性があるの
で、採用および設計に注意をする必要がある。
【００６７】
【発明の効果】以上説明したように本発明によれば、電
源電圧Ｖｃｃおよび周囲温度の依存度が低い、高精度の
安定した出力電圧を得ることができると共に、待機状態
から動作状態に移行開始の際には高速立ち上げを実現
し、安定してからの動作状態における低消費電流を実現
する効果を得ることができる。
源電圧Ｖｃｃおよび周囲温度の依存度が低い、高精度の
安定した出力電圧を得ることができると共に、待機状態
から動作状態に移行開始の際には高速立ち上げを実現
し、安定してからの動作状態における低消費電流を実現
する効果を得ることができる。
【００６８】その理由は、低消費電流の定電圧発生回路
のプリチャージ回路に、同一回路形式を有し高速動作す
る定電圧発生回路を使用し、特に、定電圧発生回路に閾
値電圧差を利用したＶｔ差分回路方式を採用できるから
である。
のプリチャージ回路に、同一回路形式を有し高速動作す
る定電圧発生回路を使用し、特に、定電圧発生回路に閾
値電圧差を利用したＶｔ差分回路方式を採用できるから
である。
【００６９】また、待機状態から動作状態に移行する際
に定電圧出力に対するオーバシュートを回避できるとい
う効果がある。
に定電圧出力に対するオーバシュートを回避できるとい
う効果がある。
【００７０】その理由は、上記同様、低消費電流の定電
圧発生回路と同一回路形式の高速動作の定電圧発生回路
をプリチャージ回路に使用しているからである。
圧発生回路と同一回路形式の高速動作の定電圧発生回路
をプリチャージ回路に使用しているからである。
【００７１】また、回路面積、すなわちブロック面積が
小さくなるという効果もある。
小さくなるという効果もある。
【００７２】その理由は、Ｖｔ差分方式による定電圧発
生回路でゲートとドレインを短絡して出力端子に接続す
るｐＭＯＳトランジスタそれぞれのウェルを電源電圧Ｖ
ｃｃに接続した場合、ブロック設計、すなわちマスク設
計で、いわゆるＮウェルパターンの分離を考慮する必要
がないためであり、または、二つの同一回路形式による
定電圧発生回路間を接続する接続路の接続を切り替える
スイッチ回路を一つのトランジスタで構成するように簡
素化することもできるからである。
生回路でゲートとドレインを短絡して出力端子に接続す
るｐＭＯＳトランジスタそれぞれのウェルを電源電圧Ｖ
ｃｃに接続した場合、ブロック設計、すなわちマスク設
計で、いわゆるＮウェルパターンの分離を考慮する必要
がないためであり、または、二つの同一回路形式による
定電圧発生回路間を接続する接続路の接続を切り替える
スイッチ回路を一つのトランジスタで構成するように簡
素化することもできるからである。
【図１】本発明の実施の一形態を示す機能ブロック図で
ある。
ある。
【図２】図１の定電圧回路に使用する閾値電圧の差分を
利用した実施の一形態を示す回路図である。
利用した実施の一形態を示す回路図である。
【図３】本発明の第一の実施例を示す回路図である。
【図４】図３の端子における制御および出力の一例を示
すタイムチャートである。
すタイムチャートである。
【図５】本発明の第二の実施例を示す回路図である。
【図６】本発明の第三の実施例を示す回路図である。
【図７】本発明の第四の実施例を示す回路図である。
【図８】本発明の第五の実施例を示す回路図である。
【図９】従来の一例を示す機能ブロック図である。
１、２１、４１、５１ 低消費定電圧回路 ２、２２、４２、５２ 高速定電圧回路 ３、２３、６１、７１ スイッチ回路 ２０ 定電流発生回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年８月１１日（１９９９．８．１
１）
１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【請求項３】 不揮発性半導体装置に搭載の基準電圧発
生回路において、同一回路形式を有する第一の定電圧回
路および第二の定電圧回路、これら両者の出力を接続す
る接続路を形成すると共にこの接続路を開閉するスイッ
チ回路、ならびにこれらを制御する制御手段を備え、前
記第一の定電圧回路は安定した動作状態にあって消費電
力を小さく抑えつつ所定の定電圧を外部へ出力する回路
定数を有し、前記第二の定電圧回路は待機状態から動作
状態に移行する際に出力に所定の定電圧を高速で得られ
る回路定数を有し、かつ前記制御手段は、待機状態から
動作状態に移行開始する際、前記第一の定電圧回路およ
び前記第二の定電圧回路を起動すると共に前記スイッチ
回路を接続状態に制御し、外部への出力がほぼ所定の電
圧に達した際には、前記第二の定電圧回路を非動作状態
にすると共に前記スイッチ回路を開放状態にすることを
特徴とする基準電圧発生回路。
生回路において、同一回路形式を有する第一の定電圧回
路および第二の定電圧回路、これら両者の出力を接続す
る接続路を形成すると共にこの接続路を開閉するスイッ
チ回路、ならびにこれらを制御する制御手段を備え、前
記第一の定電圧回路は安定した動作状態にあって消費電
力を小さく抑えつつ所定の定電圧を外部へ出力する回路
定数を有し、前記第二の定電圧回路は待機状態から動作
状態に移行する際に出力に所定の定電圧を高速で得られ
る回路定数を有し、かつ前記制御手段は、待機状態から
動作状態に移行開始する際、前記第一の定電圧回路およ
び前記第二の定電圧回路を起動すると共に前記スイッチ
回路を接続状態に制御し、外部への出力がほぼ所定の電
圧に達した際には、前記第二の定電圧回路を非動作状態
にすると共に前記スイッチ回路を開放状態にすることを
特徴とする基準電圧発生回路。
【請求項５】 請求項３において、二つの定電圧回路そ
れぞれは、ゲートを制御端子、およびソースを電源電
圧、それぞれに接続する第１のｐＭＯＳトランジスタ
と、ソースをウェルに短絡し第１の定電流手段を介して
前記第１のｐＭＯＳトランジスタのドレイン、およびゲ
ートをドレインに短絡してグラウンド、それぞれに接続
すると共に他のｐＭＯＳトランジスに有する通常の閾値
電圧より高い閾値電圧を有する第２のｐＭＯＳトランジ
スタと、ソースをウェルに短絡して前記第２のｐＭＯＳ
トランジスタのソース、およびゲートをドレインに短絡
して第２の定電流手段を介してグラウンド、それぞれに
接続する第３のｐＭＯＳトランジスタと、ゲートを制御
端子、ドレインを前記第３のｐＭＯＳトランジスタのゲ
ートおよび出力端子、ならびにソースをグラウンド、そ
れぞれに接続するｎＭＯＳトランジスタとを備えること
を特徴とする基準電圧発生回路。
れぞれは、ゲートを制御端子、およびソースを電源電
圧、それぞれに接続する第１のｐＭＯＳトランジスタ
と、ソースをウェルに短絡し第１の定電流手段を介して
前記第１のｐＭＯＳトランジスタのドレイン、およびゲ
ートをドレインに短絡してグラウンド、それぞれに接続
すると共に他のｐＭＯＳトランジスに有する通常の閾値
電圧より高い閾値電圧を有する第２のｐＭＯＳトランジ
スタと、ソースをウェルに短絡して前記第２のｐＭＯＳ
トランジスタのソース、およびゲートをドレインに短絡
して第２の定電流手段を介してグラウンド、それぞれに
接続する第３のｐＭＯＳトランジスタと、ゲートを制御
端子、ドレインを前記第３のｐＭＯＳトランジスタのゲ
ートおよび出力端子、ならびにソースをグラウンド、そ
れぞれに接続するｎＭＯＳトランジスタとを備えること
を特徴とする基準電圧発生回路。
【請求項６】 請求項５に記載された定電圧回路におけ
る第３のｐＭＯＳトランジスタは、ソースをウェルに短
絡することなく前記第２のｐＭＯＳトランジスタのソー
ス、ウェルを電源電圧、およびゲートをドレインと短絡
し第２の定電流手段を介してグラウンド、それぞれに接
続することを特徴とする基準電圧発生回路。
る第３のｐＭＯＳトランジスタは、ソースをウェルに短
絡することなく前記第２のｐＭＯＳトランジスタのソー
ス、ウェルを電源電圧、およびゲートをドレインと短絡
し第２の定電流手段を介してグラウンド、それぞれに接
続することを特徴とする基準電圧発生回路。
【請求項７】 請求項５に記載された定電圧回路に備え
る第２のｐＭＯＳトランジスタおよび第３のｐＭＯＳト
ランジスタにおいて、第２のｐＭＯＳトランジスタは他
のｐＭＯＳトランジスタと同様、通常の閾値電圧を有す
る第４のｐＭＯＳトランジスタ、および第３のｐＭＯＳ
トランジスタは他のｎＭＯＳトランジスタに有する通常
の閾値電圧より低い閾値電圧を有する第２のｎＭＯＳト
ランジスタ、それぞれに取り替え備えられることを特徴
とする基準電圧発生回路。
る第２のｐＭＯＳトランジスタおよび第３のｐＭＯＳト
ランジスタにおいて、第２のｐＭＯＳトランジスタは他
のｐＭＯＳトランジスタと同様、通常の閾値電圧を有す
る第４のｐＭＯＳトランジスタ、および第３のｐＭＯＳ
トランジスタは他のｎＭＯＳトランジスタに有する通常
の閾値電圧より低い閾値電圧を有する第２のｎＭＯＳト
ランジスタ、それぞれに取り替え備えられることを特徴
とする基準電圧発生回路。
【請求項８】 請求項５に記載の基準電圧発生回路おい
て、二つの前記定電圧回路における前記第２のｐＭＯＳ
トランジスタのソースそれぞれを接続する接続路を形成
すると共にこの接続路を開閉する第２のスイッチ回路を
追加して備えることを特徴とする基準電圧発生回路。
て、二つの前記定電圧回路における前記第２のｐＭＯＳ
トランジスタのソースそれぞれを接続する接続路を形成
すると共にこの接続路を開閉する第２のスイッチ回路を
追加して備えることを特徴とする基準電圧発生回路。
【請求項９】 請求項１、３または請求項８において、
二つのスイッチ回路の少なくとも一方が、一つのｎＭＯ
Ｓトランジスタで構成され、このｎＭＯＳトランジスタ
は、ゲートを制御端子、ソースを前記第一の定電圧回路
の出力、およびドレインを前記第二の定電圧回路の出
力、それぞれに接続することを特徴とする基準電圧発生
回路。
二つのスイッチ回路の少なくとも一方が、一つのｎＭＯ
Ｓトランジスタで構成され、このｎＭＯＳトランジスタ
は、ゲートを制御端子、ソースを前記第一の定電圧回路
の出力、およびドレインを前記第二の定電圧回路の出
力、それぞれに接続することを特徴とする基準電圧発生
回路。
【請求項１０】 請求項１、３または請求項８におい
て、二つのスイッチ回路の少なくとも一方が、ゲートを
制御端子、ソースを前記第一の定電圧回路の出力、およ
びドレインを前記第二の定電圧回路の出力、それぞれに
接続するｎＭＯＳトランジスタと、ソースを前記ｎＭＯ
Ｓトランジスタのソースおよびドレインを前記ｎＭＯＳ
トランジスタのドレイン、それぞれに接続するｐＭＯＳ
トランジスタと、入力に前記制御端子および出力に前記
ｐＭＯＳトランジスタのゲート、それぞれを接続する反
転増幅器とを備えることを特徴とする基準電圧発生回
路。
て、二つのスイッチ回路の少なくとも一方が、ゲートを
制御端子、ソースを前記第一の定電圧回路の出力、およ
びドレインを前記第二の定電圧回路の出力、それぞれに
接続するｎＭＯＳトランジスタと、ソースを前記ｎＭＯ
Ｓトランジスタのソースおよびドレインを前記ｎＭＯＳ
トランジスタのドレイン、それぞれに接続するｐＭＯＳ
トランジスタと、入力に前記制御端子および出力に前記
ｐＭＯＳトランジスタのゲート、それぞれを接続する反
転増幅器とを備えることを特徴とする基準電圧発生回
路。
【請求項１１】 請求項５において、それぞれの定電圧
回路が備える第１の定電流手段にはウェルを電源電圧、
ソースを前記第１のｐＭＯＳトランジスタのドレイン、
およびドレインを前記第２のｐＭＯＳトランジスタのソ
ース、それぞれに接続する第４のｐＭＯＳトランジスタ
と、第２の定電流手段にはソースを前記ｎＭＯＳトラン
ジスタのソースおよびドレインをグラウンド、それぞれ
に接続する第３のｎＭＯＳトランジスタとを設け、更
に、ゲートを制御端子、およびソースおよびウェルを電
源電圧、それぞれに接続する第５のｐＭＯＳトランジス
タと、ソースを前記第５のｐＭＯＳトランジスタのドレ
イン、ウェルを電源電圧、ならびにゲートおよびドレイ
ンを短絡し抵抗を介してグラウンド、それぞれに接続す
る第６のｐＭＯＳトランジスタと、ゲートを制御端子、
およびソースおよびウェルを電源電圧、それぞれに接続
する第７のｐＭＯＳトランジスタと、ソースを前記第７
のｐＭＯＳトランジスタのドレイン、およびウェルを電
源電圧、それぞれに接続する第８のｐＭＯＳトランジス
タと、ゲートおよびソースを短絡し前記第８のトランジ
スタのドレイン、ならびにドレインをグラウンド、それ
ぞれに接続する第４のｎＭＯＳトランジスタとを備え、
かつ、二つの前記定電圧回路が備える前記第４のｐＭＯ
Ｓトランジスタのゲートを前記第５にｐＭＯＳトランジ
スタのドレインに接続すると共に、前記第３のｎＭＯＳ
トランジスタのゲートを前記第８のｐＭＯＳトランジス
タのドレインに接続することを特徴とする基準電圧発生
回路。
回路が備える第１の定電流手段にはウェルを電源電圧、
ソースを前記第１のｐＭＯＳトランジスタのドレイン、
およびドレインを前記第２のｐＭＯＳトランジスタのソ
ース、それぞれに接続する第４のｐＭＯＳトランジスタ
と、第２の定電流手段にはソースを前記ｎＭＯＳトラン
ジスタのソースおよびドレインをグラウンド、それぞれ
に接続する第３のｎＭＯＳトランジスタとを設け、更
に、ゲートを制御端子、およびソースおよびウェルを電
源電圧、それぞれに接続する第５のｐＭＯＳトランジス
タと、ソースを前記第５のｐＭＯＳトランジスタのドレ
イン、ウェルを電源電圧、ならびにゲートおよびドレイ
ンを短絡し抵抗を介してグラウンド、それぞれに接続す
る第６のｐＭＯＳトランジスタと、ゲートを制御端子、
およびソースおよびウェルを電源電圧、それぞれに接続
する第７のｐＭＯＳトランジスタと、ソースを前記第７
のｐＭＯＳトランジスタのドレイン、およびウェルを電
源電圧、それぞれに接続する第８のｐＭＯＳトランジス
タと、ゲートおよびソースを短絡し前記第８のトランジ
スタのドレイン、ならびにドレインをグラウンド、それ
ぞれに接続する第４のｎＭＯＳトランジスタとを備え、
かつ、二つの前記定電圧回路が備える前記第４のｐＭＯ
Ｓトランジスタのゲートを前記第５にｐＭＯＳトランジ
スタのドレインに接続すると共に、前記第３のｎＭＯＳ
トランジスタのゲートを前記第８のｐＭＯＳトランジス
タのドレインに接続することを特徴とする基準電圧発生
回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】
【課題を解決するための手段】本発明による不揮発性半
導体装置に搭載される基準電圧発生回路は、基準電圧発
生回路において、小消費電流、低速動作立ち上げという
特徴を有する第一の定電圧回路、および高速動作立ち上
げと前記第一の定電圧回路に比較して大消費電流という
特徴を有する第二の定電圧回路、並びに前記第一及び第
二の定電圧回路それぞれの出力を接続する接続路を開閉
するスイッチ回路を備え、前記スイッチ回路を閉じて前
記第一及び第二の定電圧回路の両者を起動した後、これ
ら第一及び第二の定電圧回路それぞれの外部出力がほぼ
所定の電圧値に達した際に前記第二の定電圧回路を非動
作状態にすると共に前記スイッチ回路を開放状態に制御
を受けている。なお、上記第一の定電圧回路および第二
の定電圧回路それぞれは、少なくとも定電流素子とドレ
インおよびゲートとを接続しダイオード接続状態したト
ランジスタを有し、トランジスタの閾値電圧の差を利用
した方式を使用することができる。
導体装置に搭載される基準電圧発生回路は、基準電圧発
生回路において、小消費電流、低速動作立ち上げという
特徴を有する第一の定電圧回路、および高速動作立ち上
げと前記第一の定電圧回路に比較して大消費電流という
特徴を有する第二の定電圧回路、並びに前記第一及び第
二の定電圧回路それぞれの出力を接続する接続路を開閉
するスイッチ回路を備え、前記スイッチ回路を閉じて前
記第一及び第二の定電圧回路の両者を起動した後、これ
ら第一及び第二の定電圧回路それぞれの外部出力がほぼ
所定の電圧値に達した際に前記第二の定電圧回路を非動
作状態にすると共に前記スイッチ回路を開放状態に制御
を受けている。なお、上記第一の定電圧回路および第二
の定電圧回路それぞれは、少なくとも定電流素子とドレ
インおよびゲートとを接続しダイオード接続状態したト
ランジスタを有し、トランジスタの閾値電圧の差を利用
した方式を使用することができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】また、本発明による不揮発性半導体装置に
搭載される基準電圧発生回路は、同一回路形式を有する
第一の定電圧回路および第二の定電圧回路、これら両者
の出力を接続する接続路を形成し、この接続路を開閉す
るスイッチ回路ならびにこれらを制御する制御手段を備
え、第一の定電圧回路は安定した動作状態にあって消費
電力を小さく抑えつつ所定の定電圧を外部へ出力する回
路定数を有し、第二の定電圧回路は待機状態から動作状
態に移行する際に出力に所定の定電圧を高速で得られる
回路定数を有し、かつ制御手段は、待機状態から動作状
態に移行開始する際、第一の定電圧回路および第二の定
電圧回路を起動すると共にスイッチ回路を接続状態に制
御し、外部出力がほぼ所定の定電圧に達した際には、第
二の定電圧回路を非動作状態にすると共にスイッチ回路
を開放状態にしている。
搭載される基準電圧発生回路は、同一回路形式を有する
第一の定電圧回路および第二の定電圧回路、これら両者
の出力を接続する接続路を形成し、この接続路を開閉す
るスイッチ回路ならびにこれらを制御する制御手段を備
え、第一の定電圧回路は安定した動作状態にあって消費
電力を小さく抑えつつ所定の定電圧を外部へ出力する回
路定数を有し、第二の定電圧回路は待機状態から動作状
態に移行する際に出力に所定の定電圧を高速で得られる
回路定数を有し、かつ制御手段は、待機状態から動作状
態に移行開始する際、第一の定電圧回路および第二の定
電圧回路を起動すると共にスイッチ回路を接続状態に制
御し、外部出力がほぼ所定の定電圧に達した際には、第
二の定電圧回路を非動作状態にすると共にスイッチ回路
を開放状態にしている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】このように、動作状態において定電圧を出
力する低消費電流の第一の定電圧回路と高速で立ち上げ
動作する第二の定電圧回路とが同一回路形式であること
により、待機状態から動作状態に移行開始の際には第二
の定電圧回路が大電流による高速立ち上げを実現し、安
定してからの動作状態における低消費電流を第一の定電
圧回路が実現している。また、待機状態から動作状態に
移行する際には、同一回路形式の第一の定電圧回路と第
二の定電圧回路との出力がスイッチ回路により接続され
ているので、定電圧出力に対するオーバシュートが回避
されると共に電源電圧または周囲温度の依存度を小さく
することができる。
力する低消費電流の第一の定電圧回路と高速で立ち上げ
動作する第二の定電圧回路とが同一回路形式であること
により、待機状態から動作状態に移行開始の際には第二
の定電圧回路が大電流による高速立ち上げを実現し、安
定してからの動作状態における低消費電流を第一の定電
圧回路が実現している。また、待機状態から動作状態に
移行する際には、同一回路形式の第一の定電圧回路と第
二の定電圧回路との出力がスイッチ回路により接続され
ているので、定電圧出力に対するオーバシュートが回避
されると共に電源電圧または周囲温度の依存度を小さく
することができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】また、基本的な定電圧回路として、閾値電
圧の差分を利用した回路方式を採用して安定した定電圧
出力を得ている。すなわち、具体的な各定電圧回路は、
ゲートを制御端子、およびソースを電源電圧、それぞれ
に接続する第１のｐＭＯＳトランジスタと、ソースをウ
ェルに短絡し第１の定電流手段を介して第１のｐＭＯＳ
トランジスタのドレイン、およびゲートをドレインに短
絡してグラウンド、それぞれに接続すると共に他のｐＭ
ＯＳトランジスに有する通常の閾値電圧より高い閾値電
圧を有する第２のｐＭＯＳトランジスタと、ソースをウ
ェルに短絡して第２のｐＭＯＳトランジスタのソース、
およびゲートをドレインに短絡して第２の定電流手段を
介してグラウンド、それぞれに接続する第３のｐＭＯＳ
トランジスタと、ゲートを制御端子、ドレインを第３の
ｐＭＯＳトランジスタのゲートおよび出力端子、ならび
にソースをグラウンド、それぞれに接続するｎＭＯＳト
ランジスタとを備えている。
圧の差分を利用した回路方式を採用して安定した定電圧
出力を得ている。すなわち、具体的な各定電圧回路は、
ゲートを制御端子、およびソースを電源電圧、それぞれ
に接続する第１のｐＭＯＳトランジスタと、ソースをウ
ェルに短絡し第１の定電流手段を介して第１のｐＭＯＳ
トランジスタのドレイン、およびゲートをドレインに短
絡してグラウンド、それぞれに接続すると共に他のｐＭ
ＯＳトランジスに有する通常の閾値電圧より高い閾値電
圧を有する第２のｐＭＯＳトランジスタと、ソースをウ
ェルに短絡して第２のｐＭＯＳトランジスタのソース、
およびゲートをドレインに短絡して第２の定電流手段を
介してグラウンド、それぞれに接続する第３のｐＭＯＳ
トランジスタと、ゲートを制御端子、ドレインを第３の
ｐＭＯＳトランジスタのゲートおよび出力端子、ならび
にソースをグラウンド、それぞれに接続するｎＭＯＳト
ランジスタとを備えている。
フロントページの続き Ｆターム(参考） 5B025 AD09 AE05 AE06 5H420 BB02 BB03 BB12 CC02 DD02 EA14 EA24 EA39 EA40 EA42 EA43 EA47 EA48 EA49 EB01 EB15 EB37 FF03 FF25 GG01 KK01 LL07 NA16 NA17 NA28 NA36 NA38 NB02 NB14 NB18 NE23 NE26 NE27 5H430 BB03 BB05 BB09 BB11 EE06 EE09 EE12 EE13 EE17 EE18 FF01 FF13 FF17 HH03 KK16 LA21
Claims (8)
- 【請求項１】 不揮発性半導体装置に搭載の基準電圧発
生回路において、同一回路形式を有する第一の定電圧回
路および第二の定電圧回路、これら両者の出力を接続す
る接続路を形成すると共にこの接続路を開閉するスイッ
チ回路、ならびにこれらを制御する制御手段を備え、前
記第一の定電圧回路は安定した動作状態にあって消費電
力を小さく抑えつつ所定の定電圧を外部へ出力する回路
定数を有し、前記第二の定電圧回路は待機状態から動作
状態に移行する際に出力に所定の定電圧を高速で得られ
る回路定数を有し、かつ前記制御手段は、待機状態から
動作状態に移行開始する際、前記第一の定電圧回路およ
び前記第二の定電圧回路を起動すると共に前記スイッチ
回路を接続状態に制御し、外部への出力がほぼ所定の電
圧に達した際には、前記第二の定電圧回路を非動作状態
にすると共に前記スイッチ回路を開放状態にすることを
特徴とする基準電圧発生回路。 - 【請求項２】 請求項１において、二つの定電圧回路そ
れぞれは、ゲートを制御端子、およびソースを電源電
圧、それぞれに接続する第１のｐＭＯＳトランジスタ
と、ソースをウェルに短絡し第１の定電流手段を介して
前記第１のｐＭＯＳトランジスタのドレイン、およびゲ
ートをドレインに短絡してグラウンド、それぞれに接続
すると共に他のｐＭＯＳトランジスに有する通常の閾値
電圧より高い閾値電圧を有する第２のｐＭＯＳトランジ
スタと、ソースをウェルに短絡して前記第２のｐＭＯＳ
トランジスタのソース、およびゲートをドレインに短絡
して第２の定電流手段を介してグラウンド、それぞれに
接続する第３のｐＭＯＳトランジスタと、ゲートを制御
端子、ドレインを前記第３のｐＭＯＳトランジスタのゲ
ートおよび出力端子、ならびにソースをグラウンド、そ
れぞれに接続するｎＭＯＳトランジスタとを備えること
を特徴とする基準電圧発生回路。 - 【請求項３】 請求項２に記載された定電圧回路におけ
る第３のｐＭＯＳトランジスタは、ソースをウェルに短
絡することなく前記第２のｐＭＯＳトランジスタのソー
ス、ウェルを電源電圧、およびゲートをドレインと短絡
し第２の定電流手段を介してグラウンド、それぞれに接
続することを特徴とする基準電圧発生回路。 - 【請求項４】 請求項２に記載された定電圧回路に備え
る第２のｐＭＯＳトランジスタおよび第３のｐＭＯＳト
ランジスタにおいて、第２のｐＭＯＳトランジスタは他
のｐＭＯＳトランジスタと同様、通常の閾値電圧を有す
る第４のｐＭＯＳトランジスタ、および第３のｐＭＯＳ
トランジスタは他のｎＭＯＳトランジスタに有する通常
の閾値電圧より低い閾値電圧を有する第２のｎＭＯＳト
ランジスタ、それぞれに取り替え備えられることを特徴
とする基準電圧発生回路。 - 【請求項５】 請求項２に記載の基準電圧発生回路おい
て、二つの前記定電圧回路における前記第２のｐＭＯＳ
トランジスタのソースそれぞれを接続する接続路を形成
すると共にこの接続路を開閉する第２のスイッチ回路を
追加して備えることを特徴とする基準電圧発生回路。 - 【請求項６】 請求項１または請求項５において、二つ
のスイッチ回路の少なくとも一方が、一つのｎＭＯＳト
ランジスタで構成され、このｎＭＯＳトランジスタは、
ゲートを制御端子、ソースを前記第一の定電圧回路の出
力、およびドレインを前記第二の定電圧回路の出力、そ
れぞれに接続することを特徴とする基準電圧発生回路。 - 【請求項７】 請求項１または請求項５において、二つ
のスイッチ回路の少なくとも一方が、ゲートを制御端
子、ソースを前記第一の定電圧回路の出力、およびドレ
インを前記第二の定電圧回路の出力、それぞれに接続す
るｎＭＯＳトランジスタと、ソースを前記ｎＭＯＳトラ
ンジスタのソースおよびドレインを前記ｎＭＯＳトラン
ジスタのドレイン、それぞれに接続するｐＭＯＳトラン
ジスタと、入力に前記制御端子および出力に前記ｐＭＯ
Ｓトランジスタのゲート、それぞれを接続する反転増幅
器とを備えることを特徴とする基準電圧発生回路。 - 【請求項８】 請求項２において、それぞれの定電圧回
路が備える第１の定電流手段にはウェルを電源電圧、ソ
ースを前記第１のｐＭＯＳトランジスタのドレイン、お
よびドレインを前記第２のｐＭＯＳトランジスタのソー
ス、それぞれに接続する第４のｐＭＯＳトランジスタ
と、第２の定電流手段にはソースを前記ｎＭＯＳトラン
ジスタのソースおよびドレインをグラウンド、それぞれ
に接続する第３のｎＭＯＳトランジスタとを設け、更
に、ゲートを制御端子、およびソースおよびウェルを電
源電圧、それぞれに接続する第５のｐＭＯＳトランジス
タと、ソースを前記第５のｐＭＯＳトランジスタのドレ
イン、ウェルを電源電圧、ならびにゲートおよびドレイ
ンを短絡し抵抗を介してグラウンド、それぞれに接続す
る第６のｐＭＯＳトランジスタと、ゲートを制御端子、
およびソースおよびウェルを電源電圧、それぞれに接続
する第７のｐＭＯＳトランジスタと、ソースを前記第７
のｐＭＯＳトランジスタのドレイン、およびウェルを電
源電圧、それぞれに接続する第８のｐＭＯＳトランジス
タと、ゲートおよびソースを短絡し前記第８のトランジ
スタのドレイン、ならびにドレインをグラウンド、それ
ぞれに接続する第４のｎＭＯＳトランジスタとを備え、
かつ、二つの前記定電圧回路が備える前記第４のｐＭＯ
Ｓトランジスタのゲートを前記第５にｐＭＯＳトランジ
スタのドレインに接続すると共に、前記第３のｎＭＯＳ
トランジスタのゲートを前記第８のｐＭＯＳトランジス
タのドレインに接続することを特徴とする基準電圧発生
回路。
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