JPH08293193A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08293193A JPH08293193A JP7096685A JP9668595A JPH08293193A JP H08293193 A JPH08293193 A JP H08293193A JP 7096685 A JP7096685 A JP 7096685A JP 9668595 A JP9668595 A JP 9668595A JP H08293193 A JPH08293193 A JP H08293193A
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
Abstract
(57)【要約】
【目的】 半導体装置、特にＤＲＡＭにおいて、外部入
力信号が入力される入力初段回路の待機時における消費
電力の低減と、後段回路への出力情報の安定化を図る。 【構成】 半導体装置の入力初段回路に電位を供給する
電源を、入力初段回路によって変え、例えば／ＲＡＳ信
号のように、“Ｌ”への遷移によってのみ後段回路が活
性化するような入力信号が入力される入力初段回路には
外部電源から外部電位をそのままの大きさで供給するこ
とで消費電力の低減を図り、アドレス信号のように、待
機時には受け付ける必要がなく、且つ“Ｈ”、“Ｌ”の
いずれの遷移によっても後段回路が活性化するような入
力信号が入力される入力初段回路には内部電源から安定
かつ降圧させた電位を供給することによって出力情報を
安定なものとする。
力信号が入力される入力初段回路の待機時における消費
電力の低減と、後段回路への出力情報の安定化を図る。 【構成】 半導体装置の入力初段回路に電位を供給する
電源を、入力初段回路によって変え、例えば／ＲＡＳ信
号のように、“Ｌ”への遷移によってのみ後段回路が活
性化するような入力信号が入力される入力初段回路には
外部電源から外部電位をそのままの大きさで供給するこ
とで消費電力の低減を図り、アドレス信号のように、待
機時には受け付ける必要がなく、且つ“Ｈ”、“Ｌ”の
いずれの遷移によっても後段回路が活性化するような入
力信号が入力される入力初段回路には内部電源から安定
かつ降圧させた電位を供給することによって出力情報を
安定なものとする。
Description
【０００１】
【産業上の利用分野】この発明は内部降圧電源を有する
半導体装置、特にＤＲＡＭ（DYNAMIC RANDOMACCESS MEM
ORY）の入力初段回路に関するものである。
半導体装置、特にＤＲＡＭ（DYNAMIC RANDOMACCESS MEM
ORY）の入力初段回路に関するものである。
【０００２】
【従来の技術】従来の外部単一電源で動作する半導体装
置として、例えば特開平５−１８９９６７号公報の半導
体装置が挙げられる。ここで例として挙げる半導体装置
はＤＲＡＭであり、このＤＲＡＭの電源系統図を図４に
示す。図４において、１は外部電源電位（ＶＣＣ）を供
給する外部電源、２は比較的小さな電流供給能力を有
し、外部電源１から降圧電位を作り出して供給する、定
常的に動作状態となっている降圧回路、３は比較的大き
い電流供給能力を有し、ＤＲＡＭが選択状態にあるとき
に（内部／ＲＡＳ（ROW ADDRESS STROBE）信号がロウレ
ベルのとき）外部電源１から内部電源電位（降圧電位）
を供給する降圧回路、４はデータを外部に出力するデー
タ出力バッファ回路の最終段回路であるデータ出力バッ
ファ最終段回路、６は入力バッファ回路であり、この回
路はデータ入力バッファと／ＲＡＳ信号、／ＣＡＳ（CO
LUMN ADDRESS STROBE ）信号、／ＷＥ（WRITE ENABLE）
信号、／ＯＥ（OUT PUT ENABLE）等の制御信号の入力バ
ッファの入力初段回路５ａ及びそれらの入初段回路以降
の後段回路５ｂとを含んでいる。また、７はメモリセル
アレイ、８は内部制御信号発生回路８ａと、この内部制
御信号発生回路８ａ以外の周辺回路８ｂを含む周辺回路
をそれぞれ示している。
置として、例えば特開平５−１８９９６７号公報の半導
体装置が挙げられる。ここで例として挙げる半導体装置
はＤＲＡＭであり、このＤＲＡＭの電源系統図を図４に
示す。図４において、１は外部電源電位（ＶＣＣ）を供
給する外部電源、２は比較的小さな電流供給能力を有
し、外部電源１から降圧電位を作り出して供給する、定
常的に動作状態となっている降圧回路、３は比較的大き
い電流供給能力を有し、ＤＲＡＭが選択状態にあるとき
に（内部／ＲＡＳ（ROW ADDRESS STROBE）信号がロウレ
ベルのとき）外部電源１から内部電源電位（降圧電位）
を供給する降圧回路、４はデータを外部に出力するデー
タ出力バッファ回路の最終段回路であるデータ出力バッ
ファ最終段回路、６は入力バッファ回路であり、この回
路はデータ入力バッファと／ＲＡＳ信号、／ＣＡＳ（CO
LUMN ADDRESS STROBE ）信号、／ＷＥ（WRITE ENABLE）
信号、／ＯＥ（OUT PUT ENABLE）等の制御信号の入力バ
ッファの入力初段回路５ａ及びそれらの入初段回路以降
の後段回路５ｂとを含んでいる。また、７はメモリセル
アレイ、８は内部制御信号発生回路８ａと、この内部制
御信号発生回路８ａ以外の周辺回路８ｂを含む周辺回路
をそれぞれ示している。
【０００３】また、入力初段回路５ａには外部電源１か
ら電源電位が供給され、後段回路５ｂにはスタンバイ時
には降圧回路２から、動作時には降圧回路３から内部で
発生させた内部電源電位が供給され、同様に、メモリセ
ルアレイ７にはスタンバイ時には降圧回路２から、動作
時には降圧回路３から、それぞれ降圧回路内部で発生さ
せた内部電源電位が供給され、周辺回路８には待機時に
は降圧回路２から、動作時には降圧回路３から、それぞ
れ降圧回路内部で発生させた内部電源電位（降圧電位）
が供給される構造となっている。この半導体装置では外
部信号を受け付ける入力バッファ回路６の入力初段回路
５ａには外部電源（ＶＣＣ）１のみが供給されている
が、他の例としては、入力バッファ初段回路５ａに供給
される電位が内部電源のみというものも見られる。この
ように、従来の半導体技術において、入力初段回路に供
給する電位として内部電源電位か外部電源電位のいずれ
かの単一電位を用いることが一般的とされていた。
ら電源電位が供給され、後段回路５ｂにはスタンバイ時
には降圧回路２から、動作時には降圧回路３から内部で
発生させた内部電源電位が供給され、同様に、メモリセ
ルアレイ７にはスタンバイ時には降圧回路２から、動作
時には降圧回路３から、それぞれ降圧回路内部で発生さ
せた内部電源電位が供給され、周辺回路８には待機時に
は降圧回路２から、動作時には降圧回路３から、それぞ
れ降圧回路内部で発生させた内部電源電位（降圧電位）
が供給される構造となっている。この半導体装置では外
部信号を受け付ける入力バッファ回路６の入力初段回路
５ａには外部電源（ＶＣＣ）１のみが供給されている
が、他の例としては、入力バッファ初段回路５ａに供給
される電位が内部電源のみというものも見られる。この
ように、従来の半導体技術において、入力初段回路に供
給する電位として内部電源電位か外部電源電位のいずれ
かの単一電位を用いることが一般的とされていた。
【０００４】また、一般的に、外部電源（ＶＣＣ）から
供給される電位はスペック上、所定電位に対し１割程度
の大きさの変動が許されており、例えば外部電源が５Ｖ
系の半導体装置の場合、この外部電源が４．５Ｖから
５．５Ｖの範囲内で変動が許容されている。しかし、外
部電源に変動があり、４．５Ｖから５．５Ｖの範囲の不
安定な電位であっても、理想的には全く同じ電位情報を
出力することが要求されている。さらに、入力信号の
“Ｌ”、“Ｈ”の判定レベルのしきい値は電源電位の大
きさに係わらず一定であり、汎用の標準ＤＲＡＭの場
合、標準化がされており、そのしきい値は０．８Ｖ、
２．４Ｖの間になければならない。
供給される電位はスペック上、所定電位に対し１割程度
の大きさの変動が許されており、例えば外部電源が５Ｖ
系の半導体装置の場合、この外部電源が４．５Ｖから
５．５Ｖの範囲内で変動が許容されている。しかし、外
部電源に変動があり、４．５Ｖから５．５Ｖの範囲の不
安定な電位であっても、理想的には全く同じ電位情報を
出力することが要求されている。さらに、入力信号の
“Ｌ”、“Ｈ”の判定レベルのしきい値は電源電位の大
きさに係わらず一定であり、汎用の標準ＤＲＡＭの場
合、標準化がされており、そのしきい値は０．８Ｖ、
２．４Ｖの間になければならない。
【０００５】次に、ＤＲＡＭの簡単なブロック図を図５
に示し、この図５について説明する。図において９は外
部から入力または外部へ出力される外部入出力信号であ
り、また１０ないし１４は外部からの入力される外部入
力信号である。このうち、１０ないし１３はいずれも制
御信号であり、１０は／ＲＡＳ信号、１１は／ＣＡＳ信
号、１２は書き込み／読み出し動作を制御する／ＷＥ信
号、１３はデータの出力を制御する／ＯＥ（データ出
力）信号であり、また１４はアドレスを指定するＹ
（行）アドレス信号、Ｘ（列）アドレス信号を含むアド
レス信号をそれぞれ示している。さらに、１６ａは、デ
ータの入力を行うデータ入力信号９を入力し、メモリセ
ルアレイ１７にデータを入力するデータ入力バッファ回
路、１６ｂはメモリセルアレイ１７から得たデータをデ
ータ出力信号１０に出力するデータ出力バッファ回路、
同様に１５ａは行（Ｘ）アドレスの取り込みを制御する
／ＲＡＳ信号が入力される入力バッファ回路、１５ｂは
列（Ｙ）アドレスの取り込みを制御する／ＣＡＳ信号が
入力される入力バッファ回路、１５ｃはデータの書き込
み／読み出しを制御する／ＷＥ信号が入力される入力バ
ッファ回路、また、１５ｄはデータの出力を抑制する／
ＯＥ信号が入力される入力バッファ回路、１８はそれぞ
れの入力バッファ回路（１５ａ、１５ｂ、１５ｃ、１５
ｄ）から出力される信号を受ける内部制御信号発生回
路、１９はアドレス信号１４の内のＹアドレス信号ＹＬ
が入力され、Ｙアドレスデコーダ２１にＹアドレス信号
ＹＬに基づく信号を出力するＹアドレスバッファ、２０
は同様にＸアドレス信号ＸＬを入力し、Ｘアドレスデコ
ーダ２２にＸアドレス信号ＸＬに基づく信号を出力する
Ｘアドレスバッファ、２３は指定された座標に位置する
メモリセルが保持している情報の感知を行うセンスアン
プであり、このセンスアンプ２３において読み取られた
情報はデータ出力バッファ回路１６ｂを介してデータが
入出力されるＤＱピンに出力されることを示している。
に示し、この図５について説明する。図において９は外
部から入力または外部へ出力される外部入出力信号であ
り、また１０ないし１４は外部からの入力される外部入
力信号である。このうち、１０ないし１３はいずれも制
御信号であり、１０は／ＲＡＳ信号、１１は／ＣＡＳ信
号、１２は書き込み／読み出し動作を制御する／ＷＥ信
号、１３はデータの出力を制御する／ＯＥ（データ出
力）信号であり、また１４はアドレスを指定するＹ
（行）アドレス信号、Ｘ（列）アドレス信号を含むアド
レス信号をそれぞれ示している。さらに、１６ａは、デ
ータの入力を行うデータ入力信号９を入力し、メモリセ
ルアレイ１７にデータを入力するデータ入力バッファ回
路、１６ｂはメモリセルアレイ１７から得たデータをデ
ータ出力信号１０に出力するデータ出力バッファ回路、
同様に１５ａは行（Ｘ）アドレスの取り込みを制御する
／ＲＡＳ信号が入力される入力バッファ回路、１５ｂは
列（Ｙ）アドレスの取り込みを制御する／ＣＡＳ信号が
入力される入力バッファ回路、１５ｃはデータの書き込
み／読み出しを制御する／ＷＥ信号が入力される入力バ
ッファ回路、また、１５ｄはデータの出力を抑制する／
ＯＥ信号が入力される入力バッファ回路、１８はそれぞ
れの入力バッファ回路（１５ａ、１５ｂ、１５ｃ、１５
ｄ）から出力される信号を受ける内部制御信号発生回
路、１９はアドレス信号１４の内のＹアドレス信号ＹＬ
が入力され、Ｙアドレスデコーダ２１にＹアドレス信号
ＹＬに基づく信号を出力するＹアドレスバッファ、２０
は同様にＸアドレス信号ＸＬを入力し、Ｘアドレスデコ
ーダ２２にＸアドレス信号ＸＬに基づく信号を出力する
Ｘアドレスバッファ、２３は指定された座標に位置する
メモリセルが保持している情報の感知を行うセンスアン
プであり、このセンスアンプ２３において読み取られた
情報はデータ出力バッファ回路１６ｂを介してデータが
入出力されるＤＱピンに出力されることを示している。
【０００６】このＤＲＡＭにおいて、外部から入力され
る外部入力信号は、メモリセルアレイ１７の座標の指定
を制御するアドレス信号１４と、データ入出力信号９
と、／ＲＡＳ信号１０と、／ＣＡＳ信号１１と、／ＷＥ
信号１２と、／ＯＥ信号１３とに分けられる。／ＲＡＳ
信号１０と、／ＣＡＳ信号１１と、／ＷＥ信号１２と、
／ＯＥ信号１３等の制御信号は全て、“Ｈ”から“Ｌ”
の状態に遷移することで活性化されるが、アドレス信号
やデータ入力信号は“Ｈ”から“Ｌ”、“Ｌ”から
“Ｈ”のいずれの遷移によっても後段回路を活性化させ
る。また、内部の後段回路や周辺回路等の動作中に信号
を受け付けなくてはならず、この内部動作による電源電
位の変動も受けることになり、その入力初段回路には、
より安定に動作することが要求されている。
る外部入力信号は、メモリセルアレイ１７の座標の指定
を制御するアドレス信号１４と、データ入出力信号９
と、／ＲＡＳ信号１０と、／ＣＡＳ信号１１と、／ＷＥ
信号１２と、／ＯＥ信号１３とに分けられる。／ＲＡＳ
信号１０と、／ＣＡＳ信号１１と、／ＷＥ信号１２と、
／ＯＥ信号１３等の制御信号は全て、“Ｈ”から“Ｌ”
の状態に遷移することで活性化されるが、アドレス信号
やデータ入力信号は“Ｈ”から“Ｌ”、“Ｌ”から
“Ｈ”のいずれの遷移によっても後段回路を活性化させ
る。また、内部の後段回路や周辺回路等の動作中に信号
を受け付けなくてはならず、この内部動作による電源電
位の変動も受けることになり、その入力初段回路には、
より安定に動作することが要求されている。
【０００７】先述のように、入力初段回路の電源として
は外部電源が用いられる場合と、内部電源が用いられる
場合の２通りがあると記述したが、図４に例示した、入
力バッファ初段回路５ａの電源として外部電源１だけが
供給されている場合においては、アドレス信号とデータ
入力信号は、外部電源のスペックの許容範囲内での変動
に加えて、例えば入力バッファ回路内部の後段回路や周
辺回路等の動作中に信号を受け付けなくてはならない
等、回路動作や出力情報が不安定となる要因が多いた
め、安定に動作をする回路を得ることが難しいという問
題があった。一方、入力バッファ初段回路５ａの電源と
して内部電源だけが供給されている場合を考える。内部
電源電位を発生させる降圧回路は、通常、図４に示され
ているように、電源供給能力の少なくてもよい待機時に
は、比較的小容量の降圧回路だけを動作させ、ここで消
費する電流を抑制している。しかしながら、この入力バ
ッファ初段回路は、２．４Ｖや０．８Ｖといった入力信
号が中間レベルを取ることを許されており、そのとき流
れる貫通電流のために、リークした分の電流を補充し、
内部電源電位を保つために必要とされる分以上の電源供
給能力が称揚量の降圧回路に必要となり、小容量の降圧
回路の消費電力を十分に減らせることができず、これに
より待機時の消費電流が大きくなるという問題が生じて
いた。
は外部電源が用いられる場合と、内部電源が用いられる
場合の２通りがあると記述したが、図４に例示した、入
力バッファ初段回路５ａの電源として外部電源１だけが
供給されている場合においては、アドレス信号とデータ
入力信号は、外部電源のスペックの許容範囲内での変動
に加えて、例えば入力バッファ回路内部の後段回路や周
辺回路等の動作中に信号を受け付けなくてはならない
等、回路動作や出力情報が不安定となる要因が多いた
め、安定に動作をする回路を得ることが難しいという問
題があった。一方、入力バッファ初段回路５ａの電源と
して内部電源だけが供給されている場合を考える。内部
電源電位を発生させる降圧回路は、通常、図４に示され
ているように、電源供給能力の少なくてもよい待機時に
は、比較的小容量の降圧回路だけを動作させ、ここで消
費する電流を抑制している。しかしながら、この入力バ
ッファ初段回路は、２．４Ｖや０．８Ｖといった入力信
号が中間レベルを取ることを許されており、そのとき流
れる貫通電流のために、リークした分の電流を補充し、
内部電源電位を保つために必要とされる分以上の電源供
給能力が称揚量の降圧回路に必要となり、小容量の降圧
回路の消費電力を十分に減らせることができず、これに
より待機時の消費電流が大きくなるという問題が生じて
いた。
【０００８】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されていたので、アドレス信号、データ
入力信号、制御信号の電源を外部電源１からそのままの
電位として供給していた場合においては、外部電源１の
電位のスペックの許容範囲内の変動に対する後段回路へ
の影響を抑制する必要があった。
上のように構成されていたので、アドレス信号、データ
入力信号、制御信号の電源を外部電源１からそのままの
電位として供給していた場合においては、外部電源１の
電位のスペックの許容範囲内の変動に対する後段回路へ
の影響を抑制する必要があった。
【０００９】さらに、従来の半導体装置はアドレス信
号、データ入力信号、制御信号の電源を外部電位から作
り出した内部電源のみによって供給していた場合におい
ては、待機時における内部降圧電位発生回路を動作させ
るための消費電力の抑制ができないという問題があっ
た。この発明は上記のような問題点を解消するためにな
されたものであり、入力初段回路の出力情報を安定させ
るとともに、低消費電力化できる半導体装置を得ること
を目的としている。
号、データ入力信号、制御信号の電源を外部電位から作
り出した内部電源のみによって供給していた場合におい
ては、待機時における内部降圧電位発生回路を動作させ
るための消費電力の抑制ができないという問題があっ
た。この発明は上記のような問題点を解消するためにな
されたものであり、入力初段回路の出力情報を安定させ
るとともに、低消費電力化できる半導体装置を得ること
を目的としている。
【００１０】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体装置外の外部電源から給電される第一の入
力初段回路と、半導体装置内に設けられた内部電源から
給電される第二の入力初段回路を備え、上記第一の入力
初段回路と第二の入力初段回路とによって入力バッファ
回路の入力初段回路を構成したものとする。
置は、半導体装置外の外部電源から給電される第一の入
力初段回路と、半導体装置内に設けられた内部電源から
給電される第二の入力初段回路を備え、上記第一の入力
初段回路と第二の入力初段回路とによって入力バッファ
回路の入力初段回路を構成したものとする。
【００１１】この発明に係る半導体装置は、半導体装置
外の外部電源から給電される第一の入力初段回路と、半
導体装置内に設けられた内部電源から給電される第二の
入力初段回路を備え、上記第一の入力初段回路と第二の
入力初段回路とによって入力バッファ回路の入力初段回
路を構成したものとし、この第一の入力初段回路に入力
される外部信号はロウアドレスストローブ信号とカラム
アドレスストローブ信号とライトイネーブル信号とアウ
トプットイネーブル信号等の制御信号の少なくともいず
れか一つを含むものとする。
外の外部電源から給電される第一の入力初段回路と、半
導体装置内に設けられた内部電源から給電される第二の
入力初段回路を備え、上記第一の入力初段回路と第二の
入力初段回路とによって入力バッファ回路の入力初段回
路を構成したものとし、この第一の入力初段回路に入力
される外部信号はロウアドレスストローブ信号とカラム
アドレスストローブ信号とライトイネーブル信号とアウ
トプットイネーブル信号等の制御信号の少なくともいず
れか一つを含むものとする。
【００１２】この発明に係る半導体装置は、半導体装置
外の外部電源から給電される第一の入力初段回路と、半
導体装置内に設けられた内部電源から給電される第二の
入力初段回路を備え、上記第一の入力初段回路と第二の
入力初段回路とによって入力バッファ回路の入力初段回
路を構成したものとし、この第二の入力初段回路に入力
される外部信号はアドレス信号、データ入力信号の少な
くともいずれか一つを含むものとする。
外の外部電源から給電される第一の入力初段回路と、半
導体装置内に設けられた内部電源から給電される第二の
入力初段回路を備え、上記第一の入力初段回路と第二の
入力初段回路とによって入力バッファ回路の入力初段回
路を構成したものとし、この第二の入力初段回路に入力
される外部信号はアドレス信号、データ入力信号の少な
くともいずれか一つを含むものとする。
【００１３】この発明に係る半導体装置は、半導体装置
外の外部電源から給電される第一の入力初段回路と、半
導体装置内に設けられた内部電源から給電される第二の
入力初段回路を備え、上記第一の入力初段回路と第二の
入力初段回路とによって入力バッファ回路の入力初段回
路を構成したものとし、第一、第二の入力初段回路内に
それぞれ形成された入力初段回路はそれぞれ同じ論理回
路によって構成するものとする。
外の外部電源から給電される第一の入力初段回路と、半
導体装置内に設けられた内部電源から給電される第二の
入力初段回路を備え、上記第一の入力初段回路と第二の
入力初段回路とによって入力バッファ回路の入力初段回
路を構成したものとし、第一、第二の入力初段回路内に
それぞれ形成された入力初段回路はそれぞれ同じ論理回
路によって構成するものとする。
【００１４】この発明に係る半導体装置は、半導体装置
外の外部電源から給電される第一の入力初段回路と、半
導体装置内に設けられた内部電源から給電される第二の
入力初段回路を備え、上記第一の入力初段回路と第二の
入力初段回路とによって入力バッファ回路の入力初段回
路を構成したものとし、第一、第二の入力初段回路内に
それぞれ形成された入力初段回路はそれぞれ同じ論理回
路によって構成するものとし、第一の入力初段回路はＮ
ＯＲゲート構造とし、第二の入力初段回路はＮＡＮＤゲ
ート構造とするものである。
外の外部電源から給電される第一の入力初段回路と、半
導体装置内に設けられた内部電源から給電される第二の
入力初段回路を備え、上記第一の入力初段回路と第二の
入力初段回路とによって入力バッファ回路の入力初段回
路を構成したものとし、第一、第二の入力初段回路内に
それぞれ形成された入力初段回路はそれぞれ同じ論理回
路によって構成するものとし、第一の入力初段回路はＮ
ＯＲゲート構造とし、第二の入力初段回路はＮＡＮＤゲ
ート構造とするものである。
【００１５】
【作用】この発明における半導体装置は、入力バッファ
回路に入力される入力信号の特性によって入力初段回路
内に供給する電源電位を選択的に外部電源電位若しくは
内部電源電位とし、外部電源電位を供給される入力初段
回路においては、内部電位ではなく外部電位を供給する
ことで内部電位を発生させるために消費していた降圧回
路の駆動電流の消費を抑制する。また、内部電位を供給
される入力初段回路においては、安定な電位を供給する
ことによって正確な情報を出力する。
回路に入力される入力信号の特性によって入力初段回路
内に供給する電源電位を選択的に外部電源電位若しくは
内部電源電位とし、外部電源電位を供給される入力初段
回路においては、内部電位ではなく外部電位を供給する
ことで内部電位を発生させるために消費していた降圧回
路の駆動電流の消費を抑制する。また、内部電位を供給
される入力初段回路においては、安定な電位を供給する
ことによって正確な情報を出力する。
【００１６】また、この発明における半導体装置は、入
力バッファ回路に入力される入力信号の特性によって入
力初段回路内に供給する電源電位を選択的に外部電位若
しくは内部電位とし、ロウアドレスストローブ信号、カ
ラムアドレスストローブ信号、ライトイネーブル信号、
アウトプットイネーブル信号等、入力信号の電位の特定
の遷移によって後段が活性化する信号が入力される入力
初段回路においては、内部電位ではなく外部電位を供給
することで内部電位を発生させるために消費していた降
圧回路の駆動電流の消費を抑制する。
力バッファ回路に入力される入力信号の特性によって入
力初段回路内に供給する電源電位を選択的に外部電位若
しくは内部電位とし、ロウアドレスストローブ信号、カ
ラムアドレスストローブ信号、ライトイネーブル信号、
アウトプットイネーブル信号等、入力信号の電位の特定
の遷移によって後段が活性化する信号が入力される入力
初段回路においては、内部電位ではなく外部電位を供給
することで内部電位を発生させるために消費していた降
圧回路の駆動電流の消費を抑制する。
【００１７】さらに、この発明における半導体装置は、
入力バッファ回路に入力される入力信号の特性によって
入力初段回路内に供給する電源電位を選択的に外部電位
若しくは内部電位とし、アドレス信号、データ入力信号
等の電位の多様な遷移によって後段が活性化する信号が
入力され、かつ待機時には非活性にしておくことのでき
る入力初段回路においては、外部電位ではなく内部電位
を供給することで降圧回路の駆動電流の消費を増やすこ
となく、安定かつ正確な情報を出力する。
入力バッファ回路に入力される入力信号の特性によって
入力初段回路内に供給する電源電位を選択的に外部電位
若しくは内部電位とし、アドレス信号、データ入力信号
等の電位の多様な遷移によって後段が活性化する信号が
入力され、かつ待機時には非活性にしておくことのでき
る入力初段回路においては、外部電位ではなく内部電位
を供給することで降圧回路の駆動電流の消費を増やすこ
となく、安定かつ正確な情報を出力する。
【００１８】また、この発明における半導体装置は、内
部電源から電位を供給される入力初段回路については、
全ての入力初段回路の構造を特定の論理回路構成で統一
し、外部電源から電位を供給される入力初段回路につい
ても同様に、全ての入力初段回路の構造を特定の論理回
路構成で統一して形成することによって各入力初段回路
の応答性を統一する。
部電源から電位を供給される入力初段回路については、
全ての入力初段回路の構造を特定の論理回路構成で統一
し、外部電源から電位を供給される入力初段回路につい
ても同様に、全ての入力初段回路の構造を特定の論理回
路構成で統一して形成することによって各入力初段回路
の応答性を統一する。
【００１９】さらに、この発明における半導体装置は、
内部電源から電位を供給される入力初段回路について
は、全ての入力初段回路をＮＡＮＤゲート構造とし、外
部電源から電位を供給される入力初段回路については、
全ての入力初段回路をＮＯＲゲート構造とし、アドレス
入力信号が入力される入力初段回路の構成をＮＡＮＤゲ
ートとすることで省スペースで高速動作が可能な入力初
段回路を構成することが可能である。
内部電源から電位を供給される入力初段回路について
は、全ての入力初段回路をＮＡＮＤゲート構造とし、外
部電源から電位を供給される入力初段回路については、
全ての入力初段回路をＮＯＲゲート構造とし、アドレス
入力信号が入力される入力初段回路の構成をＮＡＮＤゲ
ートとすることで省スペースで高速動作が可能な入力初
段回路を構成することが可能である。
【００２０】
実施例１．この発明の一実施例について図１、２を用い
て説明する。図１はこの発明の一実施例を示すブロック
図であり、ＤＲＡＭの電源系統図を示している。同図に
おいて２４は／ＲＡＳ信号、／ＣＡＳ信号、／ＷＥ信
号、／ＯＥ信号等の制御信号の入力バッファ初段回路、
２５は制御信号の入力初段回路２４以外の入力信号の入
力バッファ初段回路を示しており、２６は入力バッファ
初段回路（２４、２５）と入力バッファ降段回路（５
ｂ）を含む入力バッファ回路をそれぞれ示しており、そ
の他、従来の技術に用いた符号と同一符号は同一、若し
くは相当部分を示している。この電源系統図において降
圧回路は従来と同様に、大容量、小容量の２つの回路か
らなる構成としているが、共通の降圧回路を用いて電位
を供給する、または別の大きさの電位を必要とする回路
を構成する場合は降圧回路の数をさらに増やすことも考
えられる。
て説明する。図１はこの発明の一実施例を示すブロック
図であり、ＤＲＡＭの電源系統図を示している。同図に
おいて２４は／ＲＡＳ信号、／ＣＡＳ信号、／ＷＥ信
号、／ＯＥ信号等の制御信号の入力バッファ初段回路、
２５は制御信号の入力初段回路２４以外の入力信号の入
力バッファ初段回路を示しており、２６は入力バッファ
初段回路（２４、２５）と入力バッファ降段回路（５
ｂ）を含む入力バッファ回路をそれぞれ示しており、そ
の他、従来の技術に用いた符号と同一符号は同一、若し
くは相当部分を示している。この電源系統図において降
圧回路は従来と同様に、大容量、小容量の２つの回路か
らなる構成としているが、共通の降圧回路を用いて電位
を供給する、または別の大きさの電位を必要とする回路
を構成する場合は降圧回路の数をさらに増やすことも考
えられる。
【００２１】図１に示すように、この発明では、“Ｈ”
から“Ｌ”に遷移することで活性化される／ＲＡＳ信
号、／ＣＡＳ信号、／ＷＥ信号、／ＯＥ信号等の制御信
号が入力される入力バッファ初段回路２４には電源とし
て外部電源（ＶＣＣ）１から電位を供給し、また、待機
時にはこれらの制御信号から作られるＭＯＳ（METAL OX
IDE SEMICONDUCTOR ）レベルの内部制御信号によって入
力バッファ初段回路を非活性にしておくことができる。
データ入力信号、Ｙアドレス信号、Ｘアドレス信号が入
力される入力バッファ初段回路は外部電源（ＶＣＣ）を
降圧回路２若しくは３によって降圧させて作り出す降圧
電位（内部電位）としており、従来のようにすべての入
力バッファ初段回路に供給する電源を単一の大きさの電
源としていない。
から“Ｌ”に遷移することで活性化される／ＲＡＳ信
号、／ＣＡＳ信号、／ＷＥ信号、／ＯＥ信号等の制御信
号が入力される入力バッファ初段回路２４には電源とし
て外部電源（ＶＣＣ）１から電位を供給し、また、待機
時にはこれらの制御信号から作られるＭＯＳ（METAL OX
IDE SEMICONDUCTOR ）レベルの内部制御信号によって入
力バッファ初段回路を非活性にしておくことができる。
データ入力信号、Ｙアドレス信号、Ｘアドレス信号が入
力される入力バッファ初段回路は外部電源（ＶＣＣ）を
降圧回路２若しくは３によって降圧させて作り出す降圧
電位（内部電位）としており、従来のようにすべての入
力バッファ初段回路に供給する電源を単一の大きさの電
源としていない。
【００２２】また制御信号の入力バッファ初段回路２４
に入力される制御信号のひとつである／ＲＡＳ信号の入
力バッファ初段回路を図２（ａ）に示す。この図におい
て２７は入力バッファ初段回路に入力される／ＲＡＳ信
号、２８、２９はそれぞれが互いに直列に接続されたＰ
チャネルＭＯＳＦＥＴ（METAL OXIDE SEMICONDUCTORFIE
LD EFFECT TRANSISTOR ）であり、また３０、３１はそ
れぞれが互いに並列に接続されたＮチャネルＭＯＳＦＥ
Ｔである。３２はこの入力バッファ初段回路の出力であ
り、この出力情報は／ＲＡＳバッファの後段回路に入力
される。その他、従来の技術及び先述の実施例の説明に
おいて示した符号と同一符号は同一若しくは相当部分を
示している。
に入力される制御信号のひとつである／ＲＡＳ信号の入
力バッファ初段回路を図２（ａ）に示す。この図におい
て２７は入力バッファ初段回路に入力される／ＲＡＳ信
号、２８、２９はそれぞれが互いに直列に接続されたＰ
チャネルＭＯＳＦＥＴ（METAL OXIDE SEMICONDUCTORFIE
LD EFFECT TRANSISTOR ）であり、また３０、３１はそ
れぞれが互いに並列に接続されたＮチャネルＭＯＳＦＥ
Ｔである。３２はこの入力バッファ初段回路の出力であ
り、この出力情報は／ＲＡＳバッファの後段回路に入力
される。その他、従来の技術及び先述の実施例の説明に
おいて示した符号と同一符号は同一若しくは相当部分を
示している。
【００２３】同様に、図２（ｂ）にＸ（行）アドレス信
号が入力される入力バッファ初段回路を示す。図におい
て、３３は降圧回路によって降圧された電位を供給する
内部電源、３４はＸ（列）アドレス信号、３５、３６は
互いに直列に接続されたＰチャネルＭＯＳＦＥＴ、３
７、３８はそれぞれが互いに並列に接続されたＮチャネ
ルＭＯＳＦＥＴ、３９はこのアドレスバッファ回路の入
力初段回路の出力であり、さらに３２はＰチャネルＭＯ
ＳＦＥＴ３６、ＮチャネルＭＯＳＦＥＴ３８のゲート電
極に入力される信号であり、これは／ＲＡＳ信号が入力
されるバッファ回路により生成されたＶｃｃレベルとＶ
ｓｓレベルを遷移し、／ＲＡＳ信号と同相の信号であ
る。
号が入力される入力バッファ初段回路を示す。図におい
て、３３は降圧回路によって降圧された電位を供給する
内部電源、３４はＸ（列）アドレス信号、３５、３６は
互いに直列に接続されたＰチャネルＭＯＳＦＥＴ、３
７、３８はそれぞれが互いに並列に接続されたＮチャネ
ルＭＯＳＦＥＴ、３９はこのアドレスバッファ回路の入
力初段回路の出力であり、さらに３２はＰチャネルＭＯ
ＳＦＥＴ３６、ＮチャネルＭＯＳＦＥＴ３８のゲート電
極に入力される信号であり、これは／ＲＡＳ信号が入力
されるバッファ回路により生成されたＶｃｃレベルとＶ
ｓｓレベルを遷移し、／ＲＡＳ信号と同相の信号であ
る。
【００２４】一般的にＮチャネルＭＯＳＦＥＴとＰチャ
ネルＭＯＳＦＥＴでは同一サイズのトランジスタを形成
し、それぞれのトランジスタの各ゲート電極に同じ電位
を供給した場合にＮチャネルＭＯＳＦＥＴのチャネル領
域を流れる電流の方が大きいということが知られてお
り、この特性のために、図２に示したように、Ｎチャネ
ルＭＯＳＦＥＴ３０と３１、または３７と３８が二つ並
列に接続されているＮＯＲゲートを含む回路では、しき
い値を低く設定し易いと言える。つまり電源電圧が５Ｖ
で“Ｈ”、“Ｌ”判定のしきい値をＴＴＬ（TRANSISTOR
TRANSISTOR LOGIC ）レベルの“Ｈ”２．４Ｖと“Ｌ”
０．８Ｖの中間の１．６Ｖという電源電圧の２分の１よ
り低いしきい値が求められる入力初段回路にはＮＯＲゲ
ートを用いることが適当とされている。
ネルＭＯＳＦＥＴでは同一サイズのトランジスタを形成
し、それぞれのトランジスタの各ゲート電極に同じ電位
を供給した場合にＮチャネルＭＯＳＦＥＴのチャネル領
域を流れる電流の方が大きいということが知られてお
り、この特性のために、図２に示したように、Ｎチャネ
ルＭＯＳＦＥＴ３０と３１、または３７と３８が二つ並
列に接続されているＮＯＲゲートを含む回路では、しき
い値を低く設定し易いと言える。つまり電源電圧が５Ｖ
で“Ｈ”、“Ｌ”判定のしきい値をＴＴＬ（TRANSISTOR
TRANSISTOR LOGIC ）レベルの“Ｈ”２．４Ｖと“Ｌ”
０．８Ｖの中間の１．６Ｖという電源電圧の２分の１よ
り低いしきい値が求められる入力初段回路にはＮＯＲゲ
ートを用いることが適当とされている。
【００２５】また、／ＲＡＳ信号、／ＣＡＳ信号等の制
御信号の電位の状態が“Ｌ”に遷移した場合に、入力バ
ッファ初段回路２４は“Ｈ”を出力し、入力バッファ後
段回路５ｂを活性化させるという特性を持っており、こ
れに対し、制御信号以外の信号が入力される入力バッフ
ァ初段回路２５では入力される信号の電位の状態が
“Ｈ”、“Ｌ”のいずれの状態に遷移した場合において
も入力バッファ後段回路５ｂを活性化し得るという特性
を持っている。また、アドレス信号等は入力バッファ初
段回路以外の回路の動作中にも入力信号を受け付けなく
てはならず、出力情報は不安定になりがちである。この
ため、特にデータ入力信号、アドレス信号（Ｙアドレス
信号、Ｘアドレス信号）が入力される入力バッファ初段
回路２５においては、供給する電源電位を正確な電位に
することによって出力を正確な電位状態とすることが必
要となっている。また、これらの信号は、制御信号が活
性化して初めて受け付ければよい信号であって、待機時
にはＭＯＳレベルの内部制御信号によって非活性にして
おくことができる、すなわち待機時における貫通電流を
ほとんど抑制することができるものである。
御信号の電位の状態が“Ｌ”に遷移した場合に、入力バ
ッファ初段回路２４は“Ｈ”を出力し、入力バッファ後
段回路５ｂを活性化させるという特性を持っており、こ
れに対し、制御信号以外の信号が入力される入力バッフ
ァ初段回路２５では入力される信号の電位の状態が
“Ｈ”、“Ｌ”のいずれの状態に遷移した場合において
も入力バッファ後段回路５ｂを活性化し得るという特性
を持っている。また、アドレス信号等は入力バッファ初
段回路以外の回路の動作中にも入力信号を受け付けなく
てはならず、出力情報は不安定になりがちである。この
ため、特にデータ入力信号、アドレス信号（Ｙアドレス
信号、Ｘアドレス信号）が入力される入力バッファ初段
回路２５においては、供給する電源電位を正確な電位に
することによって出力を正確な電位状態とすることが必
要となっている。また、これらの信号は、制御信号が活
性化して初めて受け付ければよい信号であって、待機時
にはＭＯＳレベルの内部制御信号によって非活性にして
おくことができる、すなわち待機時における貫通電流を
ほとんど抑制することができるものである。
【００２６】そこで、この発明では図２に示すように、
／ＲＡＳ信号に代表される制御信号が入力される入力初
段回路と、制御信号以外の信号が入力される入力バッフ
ァ初段回路について、供給する電位を外部、若しくは安
定な内部電位と区別し、特にアドレス信号（Ｙアドレ
ス、Ｘアドレス信号）及びデータ入力信号発生回路等に
は内部電位を供給し、安定した電位情報を後段に出力す
ることを可能としている。また、／ＲＡＳ信号、／ＣＡ
Ｓ信号、／ＷＥ信号、／ＯＥ信号等が入力される入力バ
ッファ初段回路には、外部電源電位をそのままの大きさ
で供給することで待機時における内部電源からの貫通電
流を抑制し、待機時の消費電力の低減を行う。また、こ
の実施例１では、一例として入力バッファ初段回路の論
理回路構成をＮＯＲゲートとしているが、同様の機能が
ある回路で代用することも可能である。
／ＲＡＳ信号に代表される制御信号が入力される入力初
段回路と、制御信号以外の信号が入力される入力バッフ
ァ初段回路について、供給する電位を外部、若しくは安
定な内部電位と区別し、特にアドレス信号（Ｙアドレ
ス、Ｘアドレス信号）及びデータ入力信号発生回路等に
は内部電位を供給し、安定した電位情報を後段に出力す
ることを可能としている。また、／ＲＡＳ信号、／ＣＡ
Ｓ信号、／ＷＥ信号、／ＯＥ信号等が入力される入力バ
ッファ初段回路には、外部電源電位をそのままの大きさ
で供給することで待機時における内部電源からの貫通電
流を抑制し、待機時の消費電力の低減を行う。また、こ
の実施例１では、一例として入力バッファ初段回路の論
理回路構成をＮＯＲゲートとしているが、同様の機能が
ある回路で代用することも可能である。
【００２７】実施例２．次に別の発明について図３ない
し図５を用いて説明する。このうち、図３（ａ）は実施
例１の説明図として用いた図２（ａ）において示した入
力初段回路と全く同様の回路を示す図であり、入力信号
は／ＲＡＳ信号、電源は外部電源電位（ＶＣＣ）１、構
造はＮＯＲゲートである入力初段回路である。また、図
３（ｂ）においては、４０、４１は互いに並列に接続さ
れたＰチャネルＭＯＳＦＥＴ、また４２、４３は互いに
直列に接続されたＮチャネルＭＯＳＦＥＴ、４４はこの
アドレスバッファ入力初段回路の出力信号であることを
示している。（３２に入力される信号は、図２（ｂ）の
場合の逆相になる。）その他、同一符号は同一、若しく
は相当部分を示している。
し図５を用いて説明する。このうち、図３（ａ）は実施
例１の説明図として用いた図２（ａ）において示した入
力初段回路と全く同様の回路を示す図であり、入力信号
は／ＲＡＳ信号、電源は外部電源電位（ＶＣＣ）１、構
造はＮＯＲゲートである入力初段回路である。また、図
３（ｂ）においては、４０、４１は互いに並列に接続さ
れたＰチャネルＭＯＳＦＥＴ、また４２、４３は互いに
直列に接続されたＮチャネルＭＯＳＦＥＴ、４４はこの
アドレスバッファ入力初段回路の出力信号であることを
示している。（３２に入力される信号は、図２（ｂ）の
場合の逆相になる。）その他、同一符号は同一、若しく
は相当部分を示している。
【００２８】この図３（ａ）に示した／ＲＡＳ信号が入
力される入力バッファ初段回路は、電位を供給する電源
に外部電源（ＶＣＣ）を用い、さらにその論理回路構造
はＮＯＲゲートを構成している。一方、アドレス信号が
入力される入力バッファ初段回路は、半導体装置内部に
設置した降圧回路によって外部電源を降圧させ、安定化
させた内部降圧電位を用いており、その論理回路構造は
ＮＡＮＤゲートを構成している。実施例１と比較すると
それぞれの入力バッファ初段回路に供給される電源の外
部電源、内部降圧電源の別については同じであり、入力
バッファ初段回路を構成する論理回路がＮＡＮＤゲート
かＮＯＲゲートかという違いがある。一般的に、入力初
段回路の構造はＮＯＲゲートを用いたものであるという
ことについては既に実施例１において述べたが、この実
施例２では、外部入力信号の特性に応じて、従来はＮＯ
Ｒゲートで構成していた入力初段回路をＮＡＮＤゲート
によって構成した例について説明する。
力される入力バッファ初段回路は、電位を供給する電源
に外部電源（ＶＣＣ）を用い、さらにその論理回路構造
はＮＯＲゲートを構成している。一方、アドレス信号が
入力される入力バッファ初段回路は、半導体装置内部に
設置した降圧回路によって外部電源を降圧させ、安定化
させた内部降圧電位を用いており、その論理回路構造は
ＮＡＮＤゲートを構成している。実施例１と比較すると
それぞれの入力バッファ初段回路に供給される電源の外
部電源、内部降圧電源の別については同じであり、入力
バッファ初段回路を構成する論理回路がＮＡＮＤゲート
かＮＯＲゲートかという違いがある。一般的に、入力初
段回路の構造はＮＯＲゲートを用いたものであるという
ことについては既に実施例１において述べたが、この実
施例２では、外部入力信号の特性に応じて、従来はＮＯ
Ｒゲートで構成していた入力初段回路をＮＡＮＤゲート
によって構成した例について説明する。
【００２９】ＤＲＡＭでは／ＲＡＳ信号等の制御信号が
“Ｈ”の電位の時に待機状態となり、“Ｌ”の電位の時
に次段の回路を活性化させる動作状態となるために、／
ＲＡＳ信号が入力される入力バッファ初段回路は外部電
源と出力との間にＰチャネルＭＯＳＦＥＴが直列に接続
されている構成とすることが望ましく、また、一般に
“Ｌ”、“Ｈ”の判定のしきい値レベルが外部電源電位
の１／２よりも小さくなり、この観点からもＮＯＲゲー
トによって構成することが妥当だと考えられる。一方、
アドレス信号、データ入力信号等は“Ｈ”から“Ｌ”に
遷移したときに次段を活性化させる場合では、“Ｌ”か
ら“Ｈ”に遷移したときに次段を活性化させる場合の２
種類の遷移による後段回路の活性化が考えられので、Ｎ
ＯＲゲートである必要はない。また、内部電源電位を
３．３Ｖとしたとき、しきい値レベルは電源電位の２分
の１程度になり、ＰチャネルＭＯＳＦＥＴよりＮチャネ
ルＭＯＳＦＥＴの方が同じサイズの場合、電流駆動能力
が大きいことを考えると、入力初段回路は従来のＮＯＲ
ゲートよりも、ＮＡＮＤゲートによって構成することが
望ましいと考えられる。
“Ｈ”の電位の時に待機状態となり、“Ｌ”の電位の時
に次段の回路を活性化させる動作状態となるために、／
ＲＡＳ信号が入力される入力バッファ初段回路は外部電
源と出力との間にＰチャネルＭＯＳＦＥＴが直列に接続
されている構成とすることが望ましく、また、一般に
“Ｌ”、“Ｈ”の判定のしきい値レベルが外部電源電位
の１／２よりも小さくなり、この観点からもＮＯＲゲー
トによって構成することが妥当だと考えられる。一方、
アドレス信号、データ入力信号等は“Ｈ”から“Ｌ”に
遷移したときに次段を活性化させる場合では、“Ｌ”か
ら“Ｈ”に遷移したときに次段を活性化させる場合の２
種類の遷移による後段回路の活性化が考えられので、Ｎ
ＯＲゲートである必要はない。また、内部電源電位を
３．３Ｖとしたとき、しきい値レベルは電源電位の２分
の１程度になり、ＰチャネルＭＯＳＦＥＴよりＮチャネ
ルＭＯＳＦＥＴの方が同じサイズの場合、電流駆動能力
が大きいことを考えると、入力初段回路は従来のＮＯＲ
ゲートよりも、ＮＡＮＤゲートによって構成することが
望ましいと考えられる。
【００３０】また、入力バッファ初段回路の内部電位を
供給し、その論理回路の構成をＮＡＮＤ型構成としてい
るものについて、一例としてアドレス信号の入力初段回
路を挙げたが、その他、データ入力信号の入力バッファ
初段回路など、“Ｌ”、“Ｈ”のいずれの入力信号によ
っても後段が活性化する可能性のある信号の入力初段回
路として同様の構成をとることによって、同様の効果を
奏する。さらに、後段回路の活性化が外部入力信号の
“Ｌ”への遷移によってのみ起こるか、“Ｌ”、“Ｈ”
のいずれの遷移によっても起こり得るかによって外部入
力信号を区別した場合に、外部入力信号の同一種類に含
まれる信号が入力される入力バッファ初段回路の論理回
路構成は同じものとすることによって、動作速度を統一
するという観点からも望ましい。また、ここでは、後段
回路の活性化が外部入力信号が“Ｌ”への遷移すること
によってのみ起こる信号の入力初段回路の論理回路構成
をＮＯＲゲート、“Ｌ”、“Ｈ”のいずれの遷移によっ
ても活性化し得る外部入力信号の論理回路構成をＮＡＮ
Ｄゲートとしたが、インバータ回路にスイッチング素子
を付加した構成など、同様の機能を持つ回路で置き換え
ることも可能である。
供給し、その論理回路の構成をＮＡＮＤ型構成としてい
るものについて、一例としてアドレス信号の入力初段回
路を挙げたが、その他、データ入力信号の入力バッファ
初段回路など、“Ｌ”、“Ｈ”のいずれの入力信号によ
っても後段が活性化する可能性のある信号の入力初段回
路として同様の構成をとることによって、同様の効果を
奏する。さらに、後段回路の活性化が外部入力信号の
“Ｌ”への遷移によってのみ起こるか、“Ｌ”、“Ｈ”
のいずれの遷移によっても起こり得るかによって外部入
力信号を区別した場合に、外部入力信号の同一種類に含
まれる信号が入力される入力バッファ初段回路の論理回
路構成は同じものとすることによって、動作速度を統一
するという観点からも望ましい。また、ここでは、後段
回路の活性化が外部入力信号が“Ｌ”への遷移すること
によってのみ起こる信号の入力初段回路の論理回路構成
をＮＯＲゲート、“Ｌ”、“Ｈ”のいずれの遷移によっ
ても活性化し得る外部入力信号の論理回路構成をＮＡＮ
Ｄゲートとしたが、インバータ回路にスイッチング素子
を付加した構成など、同様の機能を持つ回路で置き換え
ることも可能である。
【００３１】
【発明の効果】以上のように、この発明によれば、外部
入力信号が入力される入力バッファ回路の入力初段回路
は外部電源から電位を入力されるものと、内部電源から
電位を供給されるものを含むものとしたことによって待
機時における消費電流の削減と、安定な電位を供給する
ことによる回路動作の正確さを増すものである。
入力信号が入力される入力バッファ回路の入力初段回路
は外部電源から電位を入力されるものと、内部電源から
電位を供給されるものを含むものとしたことによって待
機時における消費電流の削減と、安定な電位を供給する
ことによる回路動作の正確さを増すものである。
【００３２】この発明によれば、外部電源電位を供給さ
れる入力初段回路に入力される外部信号はロウアドレス
ストローブ信号、カラムアドレス信号、ライトイネーブ
ル信号、アウトプットイネーブル信号等の制御信号のう
ち、少なくともいずれか一つを含むものとすることによ
って、待機時における消費電流の削減できるものであ
る。
れる入力初段回路に入力される外部信号はロウアドレス
ストローブ信号、カラムアドレス信号、ライトイネーブ
ル信号、アウトプットイネーブル信号等の制御信号のう
ち、少なくともいずれか一つを含むものとすることによ
って、待機時における消費電流の削減できるものであ
る。
【００３３】この発明によれば、内部電源電位を供給さ
れる入力初段回路に入力される外部信号はアドレス信
号、データ入力信号のいずれか一つ若しくは両方を含む
ことによって、後段回路に供給する電位を安定なものと
することが可能である。
れる入力初段回路に入力される外部信号はアドレス信
号、データ入力信号のいずれか一つ若しくは両方を含む
ことによって、後段回路に供給する電位を安定なものと
することが可能である。
【００３４】この発明によれば、内部電源電位が供給さ
れる入力初段回路の論理回路構成は同一の回路で構成
し、また外部電源電位が供給される入力初段回路の論理
回路構成についても、その論理回路構成を同一の回路で
構成することによって同一特性の外部入力信号の入力初
段回路の動作速度を一定にすることで回路動作が安定す
る。
れる入力初段回路の論理回路構成は同一の回路で構成
し、また外部電源電位が供給される入力初段回路の論理
回路構成についても、その論理回路構成を同一の回路で
構成することによって同一特性の外部入力信号の入力初
段回路の動作速度を一定にすることで回路動作が安定す
る。
【００３５】また、別の発明によれば、内部電源電位が
供給される入力初段回路はＮＡＮＤゲートによって構成
することによって、入力初段回路の動作の高速化を図る
ことが可能である。
供給される入力初段回路はＮＡＮＤゲートによって構成
することによって、入力初段回路の動作の高速化を図る
ことが可能である。
【図１】 この発明の一実施例による半導体装置の電源
系統図を示すブロック図。
系統図を示すブロック図。
【図２】 この発明の一実施例による半導体装置を示す
回路図である。
回路図である。
【図３】 この発明の他の実施例による半導体装置を示
す回路図である。
す回路図である。
【図４】 従来の技術による半導体装置の電源系統図を
示すブロック図。
示すブロック図。
【図５】 従来の技術による半導体装置を示すブロック
図。
図。
１．外部電源、 ２．降圧回路、 ３．
降圧回路、４．データ入出力バッファ最終段回路、
５ａ．入力バッファ初段回路 ５ｂ．入力バッファ後段回路、 ６．後段回路、 ７．
メモリセルアレイ ８．周辺回路、 ９．データ入出力信号、 １
０．／ＲＡＳ信号 １１．／ＣＡＳ信号 １２．／ＷＥ信号 １
３．／ＯＥ信号 １４．アドレス信号、 １５ａ、１５ｂ、１５ｃ、１５
ｄ．バッファ回路 １６ａ．データ出力バッファ回路、 １６ｂ．データ
入力バッファ回路 １７．メモリセルアレイ、 １８．内部制御
信号発生回路、１９．Ｙアドレスバッファ回路、
２０．Ｘアドレスバッファ回路、２１．Ｙアドレスデコ
ーダ、 ２２．Ｘアドレスデコーダ、２３．セ
ンスアンプ、 ２４．制御信号入力バッ
ファ初段回路、２５．入力バッファ初段回路、
２６．入力バッファ回路、２７．／ＲＡＳ信号、 ２
８、２９、３５、３６．ＰチャネルＭＯＳＦＥＴ、３
０、３１、３７、３８．ＮチャネルＭＯＳＦＥＴ、３
２、３９．入力初段回路出力、 ３３．内部電源、
３４．アドレス信号、 ４０、４１．Ｐ
チャネルＭＯＳＦＥＴ、４２、４３．ＮチャネルＭＯＳ
ＦＥＴ、４４．入力初段回路出力信号
降圧回路、４．データ入出力バッファ最終段回路、
５ａ．入力バッファ初段回路 ５ｂ．入力バッファ後段回路、 ６．後段回路、 ７．
メモリセルアレイ ８．周辺回路、 ９．データ入出力信号、 １
０．／ＲＡＳ信号 １１．／ＣＡＳ信号 １２．／ＷＥ信号 １
３．／ＯＥ信号 １４．アドレス信号、 １５ａ、１５ｂ、１５ｃ、１５
ｄ．バッファ回路 １６ａ．データ出力バッファ回路、 １６ｂ．データ
入力バッファ回路 １７．メモリセルアレイ、 １８．内部制御
信号発生回路、１９．Ｙアドレスバッファ回路、
２０．Ｘアドレスバッファ回路、２１．Ｙアドレスデコ
ーダ、 ２２．Ｘアドレスデコーダ、２３．セ
ンスアンプ、 ２４．制御信号入力バッ
ファ初段回路、２５．入力バッファ初段回路、
２６．入力バッファ回路、２７．／ＲＡＳ信号、 ２
８、２９、３５、３６．ＰチャネルＭＯＳＦＥＴ、３
０、３１、３７、３８．ＮチャネルＭＯＳＦＥＴ、３
２、３９．入力初段回路出力、 ３３．内部電源、
３４．アドレス信号、 ４０、４１．Ｐ
チャネルＭＯＳＦＥＴ、４２、４３．ＮチャネルＭＯＳ
ＦＥＴ、４４．入力初段回路出力信号
Claims (5)
- 【請求項１】 半導体装置外の外部電源から給電される
第一の入力初段回路と、半導体装置内に設けられた内部
電源から給電される第二の入力初段回路を備え、上記第
一の入力初段回路と第二の入力初段回路とによって入力
バッファ回路の入力初段回路を構成したことを特徴とす
る半導体装置。 - 【請求項２】 第一の入力初段回路に入力される外部信
号、上記外部信号は半導体装置の内部動作を制御する信
号の内、少なくともいずれか一つを含むことを特徴とす
る請求項１記載の半導体装置。 - 【請求項３】 第二の入力初段回路に入力される外部信
号、上記外部信号ははアドレス信号、データ入力信号の
少なくともいずれか一つを含むことを特徴とする請求項
１または２記載の半導体装置。 - 【請求項４】 第一及び第二の入力初段回路に含まれる
入力初段回路はそれぞれ全て同じ論理回路によって構成
されていることを特徴とする請求項１ないし３のいずれ
か一項記載の半導体装置。 - 【請求項５】 第一の入力初段回路はＮＯＲゲート構造
であり、第二の入力初段回路はＮＡＮＤゲート構造であ
ることを特徴とする請求項１ないし４のいずれか一項記
載の半導体装置。
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