JPH05189967A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 入力バッファの初段回路の貫通電流による内
部電源電圧の電位変動を抑制し、降圧回路及び入力バッ
ファを備えるダイナミック型ＲＡＭ等の特に待機時にお
ける低消費電力化を推進する。 【構成】 降圧回路を、比較的小さな電流供給能力を有
しかつ定常的に動作状態とされる降圧回路ＶＤ１と、比
較的大きな電流供給能力を有しかつダイナミック型ＲＡ
Ｍが選択状態とされるとき内部制御信号ＣＥのハイレベ
ルを受けて選択的に動作状態とされる降圧回路ＶＤ２及
びＶＤ３とにより構成するとともに、各入力バッファの
初段回路の動作電源として外部電源電圧ＶＣＣを供給す
る。これにより、入力信号が中間レベルとされることに
よる貫通電流ならびにその電流値の変化を外部電源装置
によって保証する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置に関し、
例えば、降圧回路及び入力バッファを備えるダイナミッ
ク型ＲＡＭ（ランダムアクセスメモリ）等に利用して特
に有効な技術に関するものである。

【０００２】

【従来の技術】ＭＯＳＦＥＴ（金属酸化物半導体型電界
効果トランジスタ。この明細書では、ＭＯＳＦＥＴをし
て絶縁ゲート型電界効果トランジスタの総称とする）等
の回路素子の微細化によって、高集積化及び大容量化を
図ったダイナミック型ＲＡＭがある。これらのダイナミ
ック型ＲＡＭは、微細化された回路素子の耐圧破壊やホ
ットキャリア等を防止する意味あいから、例えば＋３．
３Ｖのような比較的小さな絶対値の内部電源電圧を必要
とし、＋５Ｖのような比較的大きな絶対値の外部電源電
圧をもとに上記内部電源電圧を形成する降圧回路を内蔵
する。

【０００３】降圧回路を内蔵するダイナミック型ＲＡＭ
については、例えば、特願平１−６５８４０号等に記載
されている。

【０００４】

【発明が解決しようとする課題】上記ダイナミック型Ｒ
ＡＭに内蔵される降圧回路は、差動増幅回路を中心とす
る電位制御回路を含み、それが動作状態とされる間に定
常的な動作電流を流す。降圧回路によって流される動作
電流の値は、その電流供給能力が大きくなるにしたがっ
て大きくなり、特にバッテリーバックアップされる待機
時において、ダイナミック型ＲＡＭの低消費電力化を制
限する結果となる。これに対処するため、本願発明者等
は、この発明に先立って、図４に示されるように、比較
的小さな電流供給能力を有しかつ定常的に動作状態とさ
れる降圧回路ＶＤ１と、比較的大きな電流供給能力を有
しかつダイナミック型ＲＡＭが選択状態とされるとき内
部制御信号ＣＥのハイレベルを受けて選択的に動作状態
とされる降圧回路ＶＤ２及びＶＤ３とを設けることで、
ダイナミック型ＲＡＭの特に待機時における低消費電力
化を図ることを考えた。このダイナミック型ＲＡＭにお
いて、降圧回路ＶＤ１によって形成される内部電源電圧
ＶＣＬ１は、データ入出力回路ＩＯ，タイミング発生回
路ＴＧ，ＹアドレスバッファＹＢ及びＸアドレスバッフ
ァＸＢ等の入力バッファの初段回路及び後段回路を含む
各部の待機時における動作電源として供給される。ま
た、降圧回路ＶＤ２によって形成される内部電源電圧Ｖ
ＣＬ２は、メモリアレイＭＡＲＹの選択時における動作
電源として供給され、降圧回路ＶＤ３によって形成され
る内部電源電圧ＶＣＬ３は、上記入力バッファの後段回
路を含む周辺回路の選択時における動作電源として供給
される。

【０００５】ところが、ダイナミック型ＲＡＭがさらに
低消費電力化され、特に待機時における消費電流として
数百μＡ（マイクロアンペア）程度が要求されるように
なると、上記ダイナミック型ＲＡＭには次のような問題
が生じることが本願発明者等によって明らかとなった。
すなわち、ダイナミック型ＲＡＭに供給されるアドレス
信号等の入力信号は、いわゆるＴＴＬ（Ｔｒａｎｓｉｓ
ｔｏｒ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）レベルと
され、そのハイレベルの最小値ならびにロウレベルの最
大値は、それぞれ２．４Ｖ（ボルト）ならびに０．８Ｖ
のような中間レベルを採りうるものとされる。ダイナミ
ック型ＲＡＭに対してこのような中間レベルの入力信号
が入力されるとき、各入力バッファの初段回路には比較
的大きな貫通電流が流され、その値は例えば２００μＡ
程度に達する。また、このような中間レベル近傍におい
て入力信号レベルが振動すると、初段回路の貫通電流の
値がその利得に応じて比較的大きく変化する。待機時に
おけるダイナミック型ＲＡＭの安定動作を考慮すると、
降圧回路ＶＤ１は、これらの貫通電流ならびにその電流
値の変化に対しても内部電源電圧ＶＣＬ１の電位を安定
に保持しうる良好な応答特性を持つ必要があり、そのた
めに比較的大きな動作電流を必要とする。これらの結
果、相応してダイナミック型ＲＡＭの待機時における消
費電力が大きくなり、その低消費電力化が制限されるも
のとなる。

【０００６】この発明の目的は、降圧回路及び入力バッ
ファを備えかつ入力バッファの初段回路の貫通電流によ
る内部電源電圧の変動を抑制しうるダイナミック型ＲＡ
Ｍ等の半導体装置を提供することにある。この発明の他
の目的は、降圧回路及び入力バッファを備えるダイナミ
ック型ＲＡＭ等の特に待機時における低消費電力化を推
進することにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、外部電源電圧をもとに所定
の内部電源電圧を形成する降圧回路を、比較的小さな電
流供給能力を有しかつ定常的に動作状態とされる第１の
降圧回路と、比較的大きな電流供給能力を有しかつダイ
ナミック型ＲＡＭ等が選択状態とされるとき選択的に動
作状態とされる第２の降圧回路とにより構成するととも
に、各入力バッファの初段回路の動作電源として上記外
部電源電圧をそのまま供給する。

【０００９】

【作用】上記手段によれば、ダイナミック型ＲＡＭ等の
待機時における通常の消費電力を削減できるとともに、
入力信号が中間レベルとされることで入力バッファの初
段回路に流される貫通電流ならびにその電流値の変化を
外部電源装置により保証し、貫通電流による内部電源電
圧の変動を抑制することができる。その結果、第１の降
圧回路の動作電流をさらに削減し、降圧回路を備えるダ
イナミック型ＲＡＭ等の特に待機時における低消費電力
化を推進することができる。

【００１０】

【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭ（ＤＲＡＭ）の一実施例のブロック図が示さ
れている。同図により、まずこの実施例のダイナミック
型ＲＡＭの概要とその特徴について説明する。なお、図
１の各ブロックを構成する回路素子は、特に制限されな
いが、公知の半導体集積回路製造技術により、単結晶シ
リコンのような１個の半導体基板上に形成される。

【００１１】図１において、ダイナミック型ＲＡＭは、
半導体基板面の大半を占めて配置されるメモリアレイＭ
ＡＲＹをその基本構成とする。メモリアレイＭＡＲＹ
は、同図の垂直方向に平行して配置される複数のワード
線と、水平方向に平行して配置される複数組の相補ビッ
ト線とを含む。これらのワード線及び相補ビット線の交
点には、情報蓄積キャパシタ及びアドレス選択ＭＯＳＦ
ＥＴからなるダイナミック型メモリセルが格子状に配置
される。

【００１２】メモリアレイＭＡＲＹを構成するワード線
は、ＸアドレスデコーダＸＤに結合され、択一的に選択
状態とされる。ＸアドレスデコーダＸＤには、Ｘアドレ
スバッファＸＢからｉ＋１ビットの内部アドレス信号Ｘ
０〜Ｘｉが供給され、タイミング発生回路ＴＧから図示
されない内部制御信号ＸＤＧが供給される。また、Ｘア
ドレスバッファＸＢには、アドレス入力端子Ａ０〜Ａｉ
を介してｉ＋１ビットのＸアドレス信号ＡＸ０〜ＡＸｉ
が時分割的に供給され、タイミング発生回路ＴＧから内
部制御信号ＸＬが供給される。ＸアドレスバッファＸＢ
には、さらに外部端子ＶＣＣを介して外部電源電圧ＶＣ
Ｃが供給され、その初段回路の動作電源とされる。Ｘア
ドレスバッファＸＢの後段回路は、後述するように、内
部電源電圧ＶＣＬ１及びＶＣＬ３を動作電源とする。こ
の実施例において、外部電源電圧ＶＣＣは、特に制限さ
れないが、＋５Ｖのような比較的絶対値の大きな正の電
源電圧とされ、内部電源電圧ＶＣＬ１ないしＶＣＬ３
は、＋３．３Ｖのような比較的絶対値の小さな正の電源
電圧とされる。また、外部端子ＶＣＣには、大きな電流
供給能力を有する外部電源装置が結合される。

【００１３】ＸアドレスデコーダＸＤは、内部制御信号
ＸＤＧのハイレベルを受けて選択的に動作状態とされ、
内部アドレス信号Ｘ０〜Ｘｉをデコードして、メモリア
レイＭＡＲＹの対応するワード線を択一的にハイレベル
の選択状態とする。また、ＸアドレスバッファＸＢは、
アドレス入力端子Ａ０〜Ａｉを介して供給されるＸアド
レス信号ＡＸ０〜ＡＸｉを内部制御信号ＸＬに従って取
り込み、保持するとともに、これらのＸアドレス信号を
もとに内部アドレス信号Ｘ０〜Ｘｉを形成し、Ｘアドレ
スデコーダＸＤに供給する。

【００１４】次に、メモリアレイＭＡＲＹを構成する相
補ビット線は、センスアンプＳＡの対応する単位回路に
結合される。センスアンプＳＡの単位回路のそれぞれ
は、メモリアレイＭＡＲＹの各相補ビット線に対応して
設けられる単位増幅回路及びスイッチＭＯＳＦＥＴ対を
含む。このうち、センスアンプＳＡの各単位回路を構成
する単位増幅回路は、タイミング発生回路ＴＧから供給
される図示されない内部制御信号に従って選択的にかつ
一斉に動作状態とされ、メモリアレイＭＡＲＹの選択さ
れたワード線に結合される複数のメモリセルから対応す
る相補ビット線を介して出力される微小読み出し信号を
増幅して、ハイレベル又はロウレベルの２値読み出し信
号とする。一方、センスアンプＳＡの各単位回路を構成
するスイッチＭＯＳＦＥＴ対は、ＹアドレスデコーダＹ
Ｄから供給されるビット線選択信号の対応するビットが
ハイレベルとされることで選択的にオン状態とされ、メ
モリアレイＭＡＲＹの対応する相補ビット線と相補共通
データ線ＣＤ＊（ここで、例えば非反転共通データ線Ｃ
Ｄと反転共通データ線ＣＤＢとをあわせて相補共通デー
タ線ＣＤ＊のように表す。また、それが有効とされると
き選択的にロウレベルとされるいわゆる反転信号又は反
転信号線等については、その名称の末尾にＢを付して表
す。以下同様）とを選択的に接続状態とする。

【００１５】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｉ＋１ビットの内部アドレス信号Ｙ０
〜Ｙｉが供給され、タイミング発生回路ＴＧから図示さ
れない内部制御信号ＹＤＧが供給される。また、Ｙアド
レスバッファＹＢには、アドレス入力端子Ａ０〜Ａｉを
介してＹアドレス信号ＡＹ０〜ＡＹｉが時分割的に供給
され、タイミング発生回路ＴＧから内部制御信号ＹＬが
供給される。ＹアドレスバッファＹＢには、さらにその
初段回路の動作電源として上記外部電源電圧ＶＣＣが供
給され、その後段回路の動作電源として上記内部電源電
圧ＶＣＬ１及びＶＣＬ３が供給される。

【００１６】ＹアドレスデコーダＹＤは、内部制御信号
ＹＤＧのハイレベルを受けて選択的に動作状態とされ、
内部アドレス信号Ｙ０〜Ｙｉをデコードして、上記セン
スアンプＳＡの各スイッチＭＯＳＦＥＴ対に供給される
ビット線選択信号を択一的にハイレベルとする。また、
ＹアドレスバッファＹＢは、アドレス入力端子Ａ０〜Ａ
ｉを介して供給されるＹアドレス信号ＡＹ０〜ＡＹｉを
内部制御信号ＹＬに従って取り込み、保持するととも
に、これらのＹアドレス信号をもとに内部アドレス信号
Ｙ０〜Ｙｉを形成し、ＹアドレスデコーダＹＤに供給す
る。

【００１７】メモリアレイＭＡＲＹの指定された相補ビ
ット線が択一的に接続される相補共通データ線ＣＤ＊
は、データ入出力回路ＩＯに結合される。データ入出力
回路ＩＯは、ライトアンプ及びメインアンプならびにデ
ータ入力バッファ及びデータ出力バッファを含む。この
うち、ライトアンプの入力端子はデータ入力バッファの
出力端子に結合され、その出力端子は相補共通データ線
ＣＤ＊に結合される。また、メインアンプの入力端子は
相補共通データ線ＣＤ＊に結合され、その出力端子はデ
ータ出力バッファの入力端子に結合される。データ入力
バッファの入力端子はデータ入力端子Ｄｉｎに結合さ
れ、データ出力バッファの出力端子はデータ出力端子Ｄ
ｏｕｔに結合される。なお、データ入出力回路ＩＯに
は、データ入力バッファの初段回路の動作電源として外
部電源電圧ＶＣＣが供給され、その他の回路の動作電源
として内部電源電圧ＶＣＬ１及びＶＣＬ３が供給され
る。

【００１８】データ入出力回路ＩＯのデータ入力バッフ
ァは、ダイナミック型ＲＡＭが書き込みモードで選択状
態とされるとき、データ入力端子Ｄｉｎを介して供給さ
れる書き込みデータを取り込み、ライトアンプに伝達す
る。これらの書き込みデータは、ライトアンプにより所
定の相補書き込み信号とされた後、相補共通データ線Ｃ
Ｄ＊を介してメモリアレイＭＡＲＹの選択されたメモリ
セルに書き込まれる。一方、データ入出力回路ＩＯのメ
インアンプは、ダイナミック型ＲＡＭが読み出しモード
で選択状態とされるとき、メモリアレイＭＡＲＹの選択
されたメモリセルから相補共通データ線ＣＤ＊を介して
出力される読み出し信号をさらに増幅して、データ出力
バッファに伝達する。これらの読み出し信号は、データ
出力バッファからデータ出力端子Ｄｏｕｔを介して外部
に送出される。

【００１９】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるロウアドレスストローブ信号
ＲＡＳＢ及びカラムアドレスストローブ信号ＣＡＳＢな
らびにライトイネーブル信号ＷＥＢをもとに、各種の内
部制御信号を形成し、ダイナミック型ＲＡＭの各回路に
供給する。なお、タイミング発生回路ＴＧは、各起動制
御信号に対応して設けられる３個の入力バッファを備え
る。これらの入力バッファの初段回路は、外部電源電圧
ＶＣＣを動作電源とし、その後段回路は、内部電源電圧
ＶＣＬ１及びＶＣＬ３を動作電源とする。

【００２０】この実施例のダイナミック型ＲＡＭは、さ
らに、外部端子ＶＣＣを介して供給される外部電源電圧
ＶＣＣをもとに内部電源電圧ＶＣＬ１ならびにＶＣＬ２
及びＶＣＬ３をそれぞれ形成する３個の降圧回路ＶＤ１
（第１の内部電源電圧発生回路）ならびにＶＤ２及びＶ
Ｄ３（第２の内部電源電圧発生回路）を備える。このう
ち、降圧回路ＶＤ１は、比較的小さな電流供給能力を有
し、ダイナミック型ＲＡＭの選択状態に関係なく定常的
に動作状態とされる。降圧回路ＶＤ１により形成される
内部電源電圧ＶＣＬ１は、待機時における動作電源とし
て、ダイナミック型ＲＡＭの各回路に供給される。

【００２１】一方、降圧回路ＶＤ２及びＶＤ３は、比較
的大きな電流供給能力を有し、ダイナミック型ＲＡＭが
選択状態とされるとき内部制御信号ＣＥのハイレベルを
受けて選択的に動作状態とされる。降圧回路ＶＤ２によ
り形成される内部電源電圧ＶＣＬ２は、選択時における
動作電源としてメモリアレイＭＡＲＹに供給され、降圧
回路ＶＤ３により形成される内部電源電圧ＶＣＬ３は、
同様に選択時における動作電源として周辺回路に供給さ
れる。

【００２２】以上のように、この実施例のダイナミック
型ＲＡＭには、比較的小さな電流供給能力を有しかつ定
常的に動作状態とされる降圧回路ＶＤ１と、比較的大き
な電流供給能力を有し内部制御信号ＣＥに従って選択的
に動作状態とされる降圧回路ＶＤ２及びＶＤ３とが設け
られ、これによってダイナミック型ＲＡＭの待機時にお
ける通常の消費電力が削減されるものとなる。

【００２３】図２には、図１のダイナミック型ＲＡＭに
含まれるタイミング発生回路ＴＧの一実施例の部分的な
回路図が示されている。同図をもとに、この実施例のダ
イナミック型ＲＡＭの各入力バッファの構成及び動作な
らびにその特徴について説明する。なお、図２におい
て、そのチャンネル（バックゲート）部に矢印が付され
るＭＯＳＦＥＴはＰチャンネル型であって、矢印の付さ
れないＮチャンネルＭＯＳＦＥＴと区別して示される。
また、入力バッファに関する以下の説明は、タイミング
発生回路ＴＧのロウアドレスストローブ信号ＲＡＳＢに
対応して設けられる一部の入力バッファを例に進められ
るが、タイミング発生回路ＴＧは、前述のように、カラ
ムアドレスストローブ信号ＣＡＳＢ及びライトイネーブ
ル信号ＷＥＢに対応して設けられる同様な他の２個の入
力バッファを備える。データ入出力回路ＩＯならびにＸ
アドレスバッファＸＢ及びＹアドレスバッファＹＢも、
同様な複数の入力バッファを備え、同様な作用効果が得
られる。

【００２４】図２において、タイミング発生回路ＴＧ
は、特に制限されないが、ＰチャンネルＭＯＳＦＥＴＱ
１及びＮチャンネルＭＯＳＦＥＴＱ１１からなり入力バ
ッファの初段回路となるインバータＮ１を含む。インバ
ータＮ１には、その動作電源として、外部電源電圧ＶＣ
Ｃが供給される。また、インバータＮ１の入力端子すな
わちＭＯＳＦＥＴＱ１及びＱ１１の共通結合されたゲー
トは、外部端子ＲＡＳＢに結合され、ダイナミック型Ｒ
ＡＭの図示されない前段回路から起動制御信号となるロ
ウアドレスストローブ信号ＲＡＳＢが供給される。

【００２５】タイミング発生回路ＴＧは、さらに、Ｐチ
ャンネルＭＯＳＦＥＴＱ２及びＱ３ならびにＮチャンネ
ルＭＯＳＦＥＴＱ１２及びＱ１３からなりその一方の入
力端子すなわちＭＯＳＦＥＴＱ２及びＱ１２のゲートに
上記インバータＮ１の出力信号を受けるナンドゲートＮ
Ａ１を含む。ナンドゲートＮＡ１の他方の入力端子すな
わちＭＯＳＦＥＴＱ３及びＱ１３のゲートには、タイミ
ング発生回路ＴＧの図示されない前段回路から所定の内
部制御信号Ｃ１が供給され、その出力信号は、Ｐチャン
ネルＭＯＳＦＥＴＱ４及びＮチャンネルＭＯＳＦＥＴＱ
１４からなるインバータＮ２により反転された後、内部
信号Ｒ１としてタイミング発生回路ＴＧの図示されない
次段回路に供給される。ナンドゲートＮＡ１及びインバ
ータＮ２を含むタイミング発生回路ＴＧの後段回路に
は、その動作電源として内部電源電圧ＶＣＬ１及びＶＣ
Ｌ３が供給される。

【００２６】ロウアドレスストローブ信号ＲＡＳＢがハ
イレベルとされるとき、タイミング発生回路ＴＧでは、
インバータＮ１の出力信号が回路の接地電位のようなロ
ウレベルとされる。したがって、ナンドゲートＮＡ１の
出力信号は、内部制御信号Ｃ１の論理レベルに関係な
く、内部電源電圧ＶＣＬ１及びＶＣＬ３のようなハイレ
ベルとされ、これによってインバータＮ２の出力信号す
なわち内部信号Ｒ１が回路の接地電位のようなロウレベ
ルとされる。

【００２７】次に、ロウアドレスストローブ信号ＲＡＳ
Ｂがロウレベルとされると、タイミング発生回路ＴＧで
は、インバータＮ１の出力信号が外部電源電圧ＶＣＣの
ようなハイレベルとされる。したがって、ナンドゲート
ＮＡ１の出力信号は、内部制御信号Ｃ１がハイレベルで
あることを条件に選択的に回路の接地電位のようなロウ
レベルとされ、これによってインバータＮ２の出力信号
すなわち内部信号Ｒ１が内部電源電圧ＶＣＬ１及びＶＣ
Ｌ２のようなハイレベルとされる。

【００２８】ところで、ロウアドレスストローブ信号Ｒ
ＡＳＢに代表されるダイナミック型ＲＡＭの入力信号
は、ともにいわゆるＴＴＬレベルとされ、そのハイレベ
ルの最小値ならびにロウレベルの最大値は、それぞれ
２．４Ｖならびに０．８Ｖのような中間レベルをとるこ
とが許される。ロウアドレスストローブ信号ＲＡＳＢが
このような中間レベルとされるとき、タイミング発生回
路ＴＧでは、インバータＮ１を構成するＭＯＳＦＥＴＱ
１及びＱ１１を介して比較的大きな貫通電流が流され、
またロウアドレスストローブ信号ＲＡＳＢのレベルが上
記中間レベル近傍において振動した場合には、初段回路
における貫通電流の電流値がその利得に応じて比較的大
きく変化する。しかし、この実施例のダイナミック型Ｒ
ＡＭでは、前述のように、タイミング発生回路ＴＧの入
力バッファの初段回路すなわちインバータＮ１が外部電
源電圧ＶＣＣをその動作電源とする。このため、入力バ
ッファの貫通電流ならびにその電流値の変化は、外部端
子ＶＣＣに結合される外部電源装置によって保証され、
降圧回路ＶＤ１〜ＶＤ３は、貫通電流による内部電源電
圧のレベル変動を保証する必要がない。このことは、特
に降圧回路ＶＤ１の動作電流を例えば１０μＡ程度に著
しく小さなものとし、ダイナミック型ＲＡＭの特に待機
時における消費電力を削減しうる効果を生む。

【００２９】図３には、図１のダイナミック型ＲＡＭの
電源系統図が示されている。同図をもとに、この実施例
のダイナミック型ＲＡＭの電源系統を整理し、その特徴
について整理する。

【００３０】図３において、この実施例のダイナミック
型ＲＡＭは、前述のように、比較的小さな電流供給能力
を有しかつ定常的に動作状態とされる降圧回路ＶＤ１
と、比較的大きな電流供給能力を有しかつ内部制御信号
ＣＥに従って選択的に動作状態とされる降圧回路ＶＤ２
及びＶＤ３とを備える。これらの降圧回路は、外部端子
ＶＣＣを介して供給される外部電源電圧ＶＣＣを降圧す
ることで、安定した所定の内部電源電圧ＶＣＬ１ならび
にＶＣＬ２及びＶＣＬ３をそれぞれ形成する。このう
ち、降圧回路ＶＤ１により形成される内部電源電圧ＶＣ
Ｌ１は、データ入出力回路ＩＯ及びタイミング発生回路
ＴＧならびにＹアドレスバッファＹＢ及びＸアドレスバ
ッファＸＢの後段回路を含むダイナミック型ＲＡＭの各
部に待機時における動作電源として供給される。また、
降圧回路ＶＤ２により形成される内部電源電圧ＶＣＬ２
は、メモリアレイＭＡＲＹに選択時における動作電源と
して供給され、降圧回路ＶＤ３により形成される内部電
源電圧ＶＣＬ３は、メモリアレイＭＡＲＹを除く周辺回
路に選択時における動作電源として供給される。これら
の結果、この実施例のダイナミック型ＲＡＭでは、待機
時における通常の消費電力が削減され、その低消費電力
化が図られる。

【００３１】一方、この実施例のダイナミック型ＲＡＭ
では、データ入出力回路ＩＯ及びタイミング発生回路Ｔ
ＧならびにＹアドレスバッファＹＢ及びＸアドレスバッ
ファＸＢの初段回路の動作電源として、外部電源電圧Ｖ
ＣＣがそのまま供給される。このため、対応する入力信
号が中間レベルとされることで各入力バッファの初段回
路に流される貫通電流ならびに入力信号のレベルが中間
レベル近傍において振動することで生じる入力バッファ
の貫通電流の変化は、外部端子ＶＣＣに結合される外部
電源装置によって保証され、降圧回路ＶＤ１〜ＶＤ３は
貫通電流による内部電源電圧ＶＣＬ１〜ＶＣＬ３の電位
変動を保証する必要がない。これらの結果、この実施例
のダイナミック型ＲＡＭでは、特に待機時の動作電流を
供給する降圧回路ＶＤ１の動作電流が著しく削減され、
これによってダイナミック型ＲＡＭの特に待機時におけ
る低消費電力化が推進される。

【００３２】以上の本実施例に示されるように、この発
明を降圧回路及び入力バッファを備えるダイナミック型
ＲＡＭ等の半導体装置に適用することで、次のような作
用効果が得られる。すなわち、 （１）外部電源電圧をもとに所定の内部電源電圧を形成
する降圧回路を、比較的小さな電流供給能力を有しかつ
定常的に動作状態とされる第１の降圧回路と、比較的大
きな電流供給能力を有しかつダイナミック型ＲＡＭ等が
選択状態とされるとき選択的に動作状態とされる第２の
降圧回路とにより構成するとともに、各入力バッファの
初段回路の動作電源として上記外部電源電圧をそのまま
供給することで、ダイナミック型ＲＡＭ等の待機時にお
ける通常の消費電力を削減できるとともに、入力信号が
中間レベルとされることにより入力バッファの初段回路
に流される貫通電流ならびにその電流値の変化を外部電
源装置により保証し、貫通電流による内部電源電圧の変
動を抑制できるという効果が得られる。 （２）上記（１）項により、特に待機時の動作電流を供
給する第１の降圧回路の動作電流を著しく削減できると
いう効果が得られる。 （３）上記（１）項及び（２）項により、降圧回路及び
入力バッファを備えるダイナミック型ＲＡＭ等の特に待
機時における低消費電力化を推進することができるとい
う効果が得られる。

【００３３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭに設けられる
第２の降圧回路は、３個以上の降圧回路に分割できる
し、これらの降圧回路とダイナミック型ＲＡＭの各部と
の組み合わせは、任意に設定することができる。各入力
バッファの初段回路が所定の内部制御信号に従ってゲー
ト制御される複数入力の論理ゲートである場合、内部電
源電圧ＶＣＬ１〜ＶＣＬ３をもとに形成される内部制御
信号の論理レベルを外部電源電圧ＶＣＣに適応しうるレ
ベルまで変換した後、各論理ゲートに供給すればよい。
ダイナミック型ＲＡＭに設けられる内部電源電圧発生回
路は、降圧回路であることを必須条件としない。ダイナ
ミック型ＲＡＭは、同時に複数ビットの記憶データを入
出力するいわゆる多ビット構成とされるものであってよ
いし、メモリアレイＭＡＲＹが複数のサブメモリアレイ
に分割されるいわゆるアレイ分割方式を採るものであっ
てもよい。また、ダイナミック型ＲＡＭは、アドレスマ
ルチプレクス方式を採ることを必須条件としないし、そ
のブロック構成や起動制御信号及びアドレス信号の名称
ならびに組み合わせ等は、種々の実施例を採りうる。

【００３４】図２において、ロウアドレスストローブ信
号ＲＡＳＢ等の中間レベルが入力バッファの後段回路に
まで影響する場合、対応する論理段までの動作電源を外
部電源電圧ＶＣＣとすればよい。タイミング発生回路Ｔ
Ｇの入力バッファの具体的回路構成は、この実施例によ
る制約を受けないし、各電源電圧の極性及び絶対値なら
びにＭＯＳＦＥＴの導電型等も、種々の実施形態を採り
うる。

【００３５】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、同様な降圧回路及び入
力バッファを備えるスタティック型ＲＡＭ等の各種半導
体記憶装置やゲートアレイ集積回路等の論理集積回路装
置等にも適用できる。この発明は、少なくとも内部電源
電圧発生回路と入力バッファとを備える半導体装置に広
く適用できる。

【００３６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、外部電源電圧をもとに所定
の内部電源電圧を形成する降圧回路を、比較的小さな電
流供給能力を有しかつ定常的に動作状態とされる第１の
降圧回路と、比較的大きな電流供給能力を有しかつダイ
ナミック型ＲＡＭ等が選択状態とされるとき選択的に動
作状態とされる第２の降圧回路とにより構成するととも
に、各入力バッファの初段回路の動作電源として上記外
部電源電圧をそのまま供給することで、ダイナミック型
ＲＡＭ等の待機時における通常の消費電力を削減できる
とともに、入力信号が中間レベルとされることにより入
力バッファの初段回路に流される貫通電流ならびにその
電流値の変化を外部電源装置によって保証し、貫通電流
による内部電源電圧の変動を抑制することができる。そ
の結果、待機時の動作電流を供給する第１の降圧回路の
動作電流をさらに削減し、降圧回路を備えるダイナミッ
ク型ＲＡＭ等の特に待機時における低消費電力化を推進
することができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭに含まれるタイミ
ング発生回路の一実施例を示す部分的な回路図である。

【図３】図１のダイナミック型ＲＡＭの電源系統図であ
る。

【図４】この発明に先立って本願発明者等が開発したダ
イナミック型ＲＡＭの一例を示す電源系統図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＳＡ・・・センスアン
プ、ＸＤ・・・Ｘアドレスデコーダ、ＹＤ・・・Ｙアド
レスデコーダ、ＸＢ・・・Ｘアドレスバッファ、ＹＢ・
・・Ｙアドレスバッファ、ＩＯ・・・データ入出力回
路、ＴＧ・・・タイミング発生回路、ＶＤ１〜ＶＤ３・
・・降圧回路。 Ｎ１〜Ｎ２・・・インバータ、ＮＡ１・・・ナンドゲー
ト。 Ｑ１〜Ｑ４・・・ＰチャンネルＭＯＳＦＥＴ、Ｑ１１〜
Ｑ１４・・・ＮチャンネルＭＯＳＦＥＴ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 所定の外部端子を介して供給される外部
   電源電圧をもとに内部電源電圧を形成する内部電源電圧
   発生回路と、他の所定の外部端子を介して供給される入
   力信号を受けかつ少なくともその初段回路が上記外部電
   源電圧を動作電源とする入力バッファとを具備すること
   を特徴とする半導体装置。
2. 【請求項２】 上記半導体装置は、メモリアレイ及び周
   辺回路を具備するダイナミック型ＲＡＭであって、上記
   内部電源電圧発生回路は、降圧回路であることを特徴と
   する請求項１の半導体装置。
3. 【請求項３】 上記降圧回路は、比較的小さな電流供給
   能力を有しかつ定常的に動作状態とされる第１の降圧回
   路と、比較的大きな電流供給能力を有しかつ選択的に動
   作状態とされる第２の降圧回路とを含むものであること
   を特徴とする請求項１又は請求項２の半導体装置。