KR960012789B1 - 부트스트랩 회로 - Google Patents

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Abstract

요약없음

Description

부트스트랩 회로
제1도는 종래의 부트스트랩 회로의 한예를 도시한 회로구성도.
제2도는 종래의 전하보상 회로의 한예를 도시한 회로도.
제3도는 본 발명의 부트스트랩 회로의 제1실시예를 도시한 회로구성도.
제4도는 본 발명의 부트스트랩 회로의 제2실시예를 도시한 회로구성도.
제5도는 본 발명의 부트스트랩 회로에 사용된 전압 감지기의 실시예를 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 부트스트랩 회로,2 : 전하 보상회로,
3 : 드라이버 회로,6 : 전압 감지기,
7,8 : 능동부하.
본 발명은 특정 노드의 전위를 승압시키는 부트스트랩 회로(bootstrap circuit)에 관한 것으로, 특히 변동하는 전원전압에 따라 부트스트랩 회로가 구동해야 할 부하량을 조절하여 부트스트랩 회로의 효율을 조정함으로써, 적정한 승압전위를 얻을 수 있도록 구현한 부트스트랩 회로에 관한 것이다.
통상, 부트스트랩 회로의 승압된 전압은 워드선(word line) 및 NMOS형 트랜지스터(transistor)를 포함하는 데이타 출력 버퍼(data output buffer)의 풀-업 드라이버(pull-up driver)를 구동하는데에 사용함으로써, 소자의 고속 동작과 신뢰성을 향상시킬 수 있다.
종래의 부트스트랩 회로의 동작을 제1도에 도시된 회로를 참조하여 설명하면, 우선 대기시에 입력신호(in)의 전위는 하이 상태를 유지하므로 게이트(G1)신호의 출력인 노드(N1)은 로우 상태이고, 노드(N2)는 입력신호(in)가 게이트(G2 및 G3)를 경유하여 일정시간 지연된 신호로서 하이 상태이고, 노드(N3)는 트랜지스터(Q2)에 의해 전압 강하되어 Vcc-Vt(Vcc : 전원전위, Vt : 트랜지스터의 문턱전압)의 전압레베을 유지하고 있으므로 노드(N5)의 전압레벨은 노드(N1)의 전압레벨에 따라 로우 상태를 유지하게 된다. 또한 노드(N4)는 노드(N2)가 일정시간 지연된 신호로서 게이트(G4 내지 G6)를 경유하여 로우 상태를 가지므로 캐패시터(CAP1)에서의 부트스트랩을 유기하지 않는다. 이때 상기 부트스트랩 회로(1)가 구동되었을 때에 손실된 전하를 보상해 주는 펌핑회로인 전하 보상회로(2)는 대기시에는 동작하지 않으므로, 전하 보상회로(2)로부터 노드 (N5)로의 전하 유입은 없게 된다.
입력신호(in)의 전압레벨이 로우 상태로 전이하여 부트스트랩 회로(1)가 동작하게 되면, 노드(N1)이 로우 상태에서 하이 상태로 전이하므로 대기시 Vcc-Vt로 충전되어 있던 노드(N3)는 트랜지스터(Q1)의 소오스 및 게이트 사이에 존재하는 기생 용량 캐패시터의 영향으로 Vcc＋2Vt 이상으로 승압되어 노드(N1)의 하이 상태를 트랜지스터(Q1)에서의 문턱전압에 의한 손실없이 그대로 노드(N5)에 전달해 줌으로써, 부트스트랩 캐패시터(CAP1)을 충전시킨다. 이어서, 순차적으로 입력신호(in)의 전압레벨인 로우 상태가 게이트(G2,G3)를 거쳐 노드(N2)의 전위를 로우 상태로 전이시키면 트랜지스터(Q2)를 통과한 노드(N3)의전위 또한 로우 상태로 전이하여 트랜지스터(Q1)를 턴-오프(turn-off)시키고, 이에 따라 노드(N5)의 전압레벨은 하이 상태로 플로팅(floating)된다. 일정시간이 지연된 후에 노드(N2)의 로우 상태가 트랜지스터(G4 내지G6)를 거쳐 부트스트랩 캐패시터(CAP1)의 소오스 및 드레인이 접속된 노드(N4)의 전위를 로우에서 하이 상태로 전이시키면 부트스트랩 캐패시터(CAP1)의 게이트인 노드(N5)는 Vcc＋3Vt 이상의 전위로 승압되어 부트스트랩 동작을 완료하게 된다.
상기 설명과 같은 부트스트랩 동작을 완료하게 되면 노드(N5)의 전위는 플로팅되어 시간이 경과함에 따라서 전하 손실이 발생되어 전압레벨이 떨어지게 되는데, 이러한 손실된 전하를 전하 보상회로(2)를 사용하여 보충하게 된다.
상기 전하 보상회로(2)의 동작 상태를 제2도에 도시된 예를 참조하여 설명하기로 한다.
전하 보상회로(2)는 부트스트랩 회로(1)가 구동되었을 때에만 동작하는 회로로서, 링 발진기(도시 안됨)의 출력인 펄스신호(osc)의 주기적인 동작에 의해 노드(N5)의 손실된 전하를 보상해 준다.
제1도의 동작 설명에서와 같이, 노드(N5)의 전위가 Vcc＋3Vt 정도의 전압인 경우에 트랜지스터(Q7)와 트랜지스터(Q6)의 턴-온(turn-on)되어 노드(N7)이 Vcc-Vt의 전압레벨로 충전되고, 이때 링 발진기의 출력(osc)인 노드(N6)가 로우에서 하이 상태로 전이하면 부트스트랩 캐패시터(CAP2)의 게이트 노드(N7)이 Vcc＋3Vt이상으로 승압되어 트랜지스터(Q5)를 턴-온시킴으로써, 노드(M7)으로부터 노드(N5)로 전하가 유입되어 노드(N5)의 손실된 전하를 보상하게 된다.
그러나, 상기에서 설명한 종래의 부트스트랩 회로에서는 전원전압이 변동에 무관하게 부트스트랩 효율이 결정되어 승압된 전위를 얻게 되므로, 전원전압이 높은 경우에는 지나치게 승압된 전원으로 회로를 동작시킴으로써, 회로의 동작 속도 지연이나 신뢰성을 저하시키는 문제를 야기하게 된다.
따라서, 본 발명에서는 부트스트랩 회로의 출력단이 구동해야 할 부하량을 전원전압이 변동에 따라 조절해줌으로써, 안정된 승압 전위를 제공하는 데에 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에서는 전원전압의 변동을 감지하는 수단의 출력에 의해 동작이 제어되는 액티브 로드(load)를 부트스트랩 회로의 출력단에 접속시켜 출력단이 구동해야 할 부하량을 조절하도록 하였다.
이하, 첨부된 도면을 참조하여 본 발명에 관해 상세히 설명하기로 한다.
제3도는 본 발명의 부트스트랩 회로의 제1실시예를 도시한 회로구성도로서, 부트스트랩 회로의 출력단이 구동해야 할 부하량을 조절하기 위한 전압 감지기(6)와 능동 부하(7)를 포함한다.
제3도에 도시되어 있는 부트스트랩 회로(1)와 전하 보상회로(2)의 동작구성은 상기 제1도 및 제2도에서 설명한 바와 동일하며, 드라이버 회로(3)는 부트스트랩 회로(1)의 출력인 풀-업 신호(pu) 또는 풀-다운 신호(pd)의 상태에 따라 동작하는 것으로 그 설명은 생략한다.
상기 제1실시예에서의 전압 감지기(6)와 감지기 출력의 제어를 받아 동작하는 능동 부하(7) 및 부트스트랩 회로(1)의 동작 구성은 다음과 같다.
먼저, 제4도에 도시된 전압 감지기(6)의 실시예는 저항 성분(R1,R2) 및 트랜지스터(Q7)으로 구성된 전압 분배기와, 전압 분배기의 출력 노드(N8)의 전압과 기준전압(Vref)을 비교하는 트랜지스터(Q8 내지 Q11)으로 구성된 비교기와, 노드(N9)의 반전신호를 출력하기 위한 게이트(G7 내지 G9)으로 구성된 드라이버 회로로 이루어진다.
그 동작은 트랜지스터(Q7)의 게이트가 외부전압(Vcc)에 접속되어 있어서 저항 성분(R1 및 R2)로 전류가 흐르게 되므로 노드(N8)에는 저항 성분(R1 및 R2)의 값에 상응하는 전압이 유기되며, 이에 노드(N8)과 기준 전압(Vref)을 입력으로 하는 비교기(Q8 내지 Q11)가 동작하여 반전 게이트(G7 내지 G9)을 경유한 신호(det)를 출력하게 된다.
예를 들어, 낮은 전원전압에서 전압 분배기의 출력인 노드(N8)이 기준전압(Vref)에 비해 더 낮은 전압레벨을 유지하면 트랜지스터(Q1)에서의 전류 흐름 보다 트랜지스터(Q11)에서의 전류 흐름이 많아져서 노드(N9)의 전압레벨은 하이 상태를 갖게 되므로 반전 게이트(G7 내지 G9)을 경유한 신호(det)는 로우 상태로 출력된다.
반면에, 높은 전원전압에서 전압 분배기의 출력인 노드(N8)이 기준전압(Vref)에 비해 더 높은 전압레벨을 유지하면 트랜지스터(Q11)에서의 전류 흐름 보다 트랜지스터(Q10)에서의 전류 흐름이 많아져서 노드(N9)의 전압레벨은 로우 상태를 갖게 되므로 반전 게이트(G7 내지 G9)을 경유한 신호(det)는 하이 상태로 출력된다.
이하, 본 발명의 제1실시예로서 제3도에 도시된 회로의 동작을 상기 제4도에서 설명판 전압 감지기(6)의 동작과 연관시켜 설명하고자 한다.
낮은 전원전압의 경우에는 상기 전압 감지기(6)의 출력(det)이 로우 상태로 출력되므로 능동 부하(7)의 패스 트랜지스터(Q8)이 턴-오프되어 캐패시터(CAP3)와 풀-업 노드(pu)가 분리되므로, 제1도에서 설명한 바와 같이 부트스트래핑 동작이 완료되어 풀-업 노드(pu)에 상대적으로 높은 전위가 유기된다.
한편, 높은 전원전압의 경우에는 상기 전압 감지기(6)의 출력(det)이 하이 상태로 출력되므로 능동 부하(7)의 패스 트랜지스터(Q8)이 턴-온되어 캐패시터(CAP3)와 풀-업 노드(pu)가 접속되므로, 부트스트랩 회로의 출력단이 구동해야 할 부하량이 증가하게 되어 제1도에서 설명한 바와 같이 부트스트래핑 동작이 완료되면 풀-업 노드(pu)에 상대적으로 낮은 전위가 유기된다.
제5도에 도시된 본 발명의 제2실시예는 능동 부하(8)가 상기 제3도의 제1실시예와 차이가 있을 뿐 나머지 회로와 그 동작은 상기 제3도와 제4도를 통해 설명한 바와 동일하다.
제2실시예에서의 능동 부하(8)는 부트스트랩 회로(1)의 출력단(pu)에 각각의 드레인이 공통 접속되고, 게이트로는 전압 감지기(6)의 출력신호(det)와 출력신호(det)가 반전된 신호가 인가되어 동작이 제어되는 트랜지스터(Q8 및 Q9)과, 드레인과 소오스는 접지전압에 접속되고 게이트는 상기 트랜지스터(Q8 및 Q9)의 공통 소오스에 접속된 캐패시터(CAP3)로 구성되어 있다.
그 동작은 낮은 전원전압의 경우에는 상기 전압 감지기(6)의 출력(det)이 로우 상태로 출력되므로 능동 부하(8)의 패스 트랜지스트(Q8 및 Q9)이 턴-오프되어 캐패시터(CAP3)와 풀-업 노드(pu)가 분리되므로, 제1도에서 설명한 바와 같이 부트스트래핑 동작이 완료되어 풀-업 노드(pu)에 상대적으로 높은 전위가 유기된다.
한편, 높은 전원전압의 경우에는 상기 전압 감지기(63)의 출력(det)이 하이 상태로 출력되므로 능동 부하(8)의 패스 트랜지스터(Q8 및 Q9)이 턴-온 되어 캐패시터(CAP3)와 풀-업 노드(pu)가 접속되므로, 부트스트랩 회로의 출력단이 구동해야 할 부하량이 증가하게 되어 제1도에서 설명한 바와 같이 부트스트래핑 동작이 완료되면 풀-업 노드(pu)에 상대적으로 낮은 전위가 유기된다.
이상, 제3도 내지 제5도에서 설명한 바와 같이, 부트스트랩 회로 구성시에 전원전압의 변동에 따라 동작 상태가 결정되는 능동 부하를 부트스트랩 회로의 출력단에 부가한 본 발명의 부트스트랩 회로를 사용하게 되면 전원 전압의 변동에 따라 출력단이 구동해야 할 부하량을 조절하여 부트스트랩 효율을 조정할 수 있으므로 높은 전원전압에서도 안정된 승압 전위를 얻을 수 있는 효과가 있다.

Claims (4)

  1. 부트스트랩(bootstrap) 수단과, 전원전압의 변동을 감지하는 전압 감지 수단과, 상기 부트스트랩 수단의 출력단에 접속되고 상기 전압 감지 수단의 출력에 의해 동작이 제어되며, 전원전압의 변동에 따라 상기 출력단이 구동해야 할 부하량을 조절하는 능동 부하를 포함하는 것을 특징으로 하는 부트스트랩 회로.
  2. 제1항에 있어서, 상기 능동 부하는, 전하 저장 수단과, 드레인은 상기 부트스트랩 수단의 출력단에 접속되고 게이트는 상기 전압 감지 수단의 출력신호에 의해 제어되며, 소오스가 상기 전하 저장 수단에 접속된 NMOS형 트랜지스터로 이루어지는 것을 특징으로 하는 부트스트랩 회로.
  3. 제1항에 있어서, 상기 능동 부하는, 전하 저장 수단과, 각각의 드레인은 상기 부트스트랩 수단의 출력단에 공통 접속되고 게이트는 상기 전압 감지 수단의 출력신호와 그 반전신호에 의해 각각 제어되며, 각각의 소오스는 상기 전하 저장 수단에 공통 접속된 NMOS형 트랜지스터 및 PMOS형 트랜지스터로 이루어지는 것을 특징으로 하는 부트스트랩 회로.
  4. 제2항 또는 제3항에 있어서, 상기 전압 감지 수단의 출력신호는, 부트스트랩 수단의 출력이 소자의 신뢰성을 저하시킬 정도로 승압되는 높은 전원전압에서는 하이 상태로 출력되고, 그 보다 낮은 전원전압에서는 로우 상태로 출력되는 것을 특징으로 하는 부트스트랩 회로.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5828259A (en) * 1996-11-18 1998-10-27 International Business Machines Corporation Method and apparatus for reducing disturbances on an integrated circuit
US6072355A (en) * 1998-01-22 2000-06-06 Burr-Brown Corporation Bootstrapped CMOS sample and hold circuitry and method
US6188274B1 (en) 1999-06-04 2001-02-13 Sharp Laboratories Of America, Inc. Bootstrap capacitor power supply for low voltage mobile communications power amplifier
EP1143451A1 (en) 2000-03-29 2001-10-10 STMicroelectronics S.r.l. Low-consumption charge pump for a nonvolatile memory
KR100752649B1 (ko) * 2005-07-07 2007-08-29 삼성전자주식회사 출력신호를 안정화하는 수단을 구비하는 라인구동회로
JP2009116684A (ja) * 2007-11-07 2009-05-28 Toshiba Corp 電圧発生回路
CN112947660B (zh) * 2021-02-20 2024-03-19 上海韦玏微电子有限公司 一种电源电压的预处理电路及预处理方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH077599B2 (ja) * 1984-05-25 1995-01-30 株式会社日立製作所 半導体集積回路装置
JPH0748310B2 (ja) * 1987-04-24 1995-05-24 株式会社東芝 半導体集積回路
JP2805973B2 (ja) * 1990-05-11 1998-09-30 日本電気株式会社 ブートストラップ回路
KR930003929B1 (ko) * 1990-08-09 1993-05-15 삼성전자 주식회사 데이타 출력버퍼
US5162668A (en) * 1990-12-14 1992-11-10 International Business Machines Corporation Small dropout on-chip voltage regulators with boosted power supply
EP0552404A1 (de) * 1992-07-23 1993-07-28 Siemens Aktiengesellschaft Schaltungsanordnung zur Begrenzung der Ausgangsspannung einer Spannungserhöhungsschaltung
JP2831914B2 (ja) * 1992-09-30 1998-12-02 株式会社東芝 半導体集積回路装置
JP2768172B2 (ja) * 1992-09-30 1998-06-25 日本電気株式会社 半導体メモリ装置

Also Published As

Publication number Publication date
DE4442832A1 (de) 1995-06-08
DE4442832C2 (de) 1997-02-27
JPH07235181A (ja) 1995-09-05
JP2826073B2 (ja) 1998-11-18
US5543750A (en) 1996-08-06
KR950021980A (ko) 1995-07-26

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