KR970009782B1 - 반도체 장치용 부트스트랩 회로 - Google Patents

Abstract

내용 없음.

Description

반도체 장치용 부트스트랩 회로

제1도는 종래의 부트스트램 회로도.

제2도는 본 발명에 의한 부트스트랩 회로의 실시예도.

제3도는 본 발명에 사용된 전압 감지기의 실시예도.

* 도면의 주요부분에 대한 부호의 설명

1, 3 : 부스트랩부 2, 4 : 전하 보상부

5 : 능동부하 6 : 전압 분배기

본 발명의 특정 노드의 전위를 전원전압 보다 훨씬 높은 전위로 승압시키는 부트스트랩(bootstrap)회로에 관한 것으로, 특히 전압 감지기의 출력에 의해 제어되는 능동부하를 부트스트랩 출력단에 포함시킴으로써, 전원전압의 전위가 변화하더라도 안정된 부트스트랩 전위를 유지시키는 부트스트랩 회로에 관한 것이다.

통상적으로, 부트스트랩 회로에서 승압된 전압은 엔모스(NMOS)형 셀 트랜지스터가 연결된 워드선(word line) 및 엔모스형 구동 트랜지스터를 포함하는 데이타 출력 버퍼(data output buffer)의 풀-업 구동단(pull-up driver)을 구동하는데에 사용되어 장치의 고속 동작과 신뢰성을 향상시키게 된다.

그러나, 종래의 부트스트랩 회로는 전원전압의 변동에 무관하게 부트스트랩 효율이 일정하게 정해져 있으므로, 전원전압의 전위가 큰 폭으로 변화하게 되면 부트스트랩 전위가 필요 이상으로 높아지거나 낮아지게 되어 장치의 동작 속도와 신뢰성을 저하시키는 문제가 발생하게 된다.

따라서, 본 발명에서는 부트스트랩 출력단에 전원전압의 변화를 감지한 전압 감지기의 출력에 의해 그 동작이 제어되는 능동부하를 포함시킴으로써, 종래 기술의 문제점을 제거하도록 하였다.

이하, 첨부된 도면을 참조하여 종래 기술과 본 발명에 의한 부트스트랩 회로의 구성과 그 동작을 살펴보고자 한다.

종래의 부트스트랩 회로는 제1도에 도시된 바와 같이, 부트스트랩 노드(N5)를 전원 전압 보다 훨씬 높은 전위(vcc+)로 부트스트랩시키는 부트스트랩부(1)와, 부트스트랩 노드(N5)가 높은 전위를 유지할 수 있도록 지속적으로 전하를 공급하는 전하 보상부(2)로 이루어져 있다.

그 동작을 살펴보면, 부트스트랩 회로가 동작하지 않는 대기시에는 입력신호(in)가 로직하이 상태를 유지하므로 반전 게이트(G1)의 출력노드(N1)는 로직로우 상태를 갖게되고, 노드(N2)에는 입력신호(in)가 반전 게이트(G2 및 G3)에 의해 일정시간 지연된 로직하이 상태가 전달되며, 노드(N3)에는 게이트가 전원전압에 접속된 트랜지스터(Q2)에 의해 전압 강하된 vcc-vt(vcc : 전원전압, vt : 트랜지스터의 문턱전압)의 전위가 유기되므로 부트스트랩 노드(N5)의 전압레벨은 노드(N1)의 전압레벨에 따라 로직로우 상태를 유지한다. 또한, 노드(N4)에는 노드(N2)의 전위가 반전 게이트(G4 내지 G6)를 통해 일정시간 지연되고 반전된 로직로우 상태가 전달되므로 캐패시터(cap1)에서의 부트스트랩은 발생하지 않는다

상기에서, 전하 보상부(2)는 대기시에 동작하지 않으므로 전하 보상부(2)로부터 토드(N5)로의 전하 유입은 없게 된다.

반면에, 입력신호(in)의 전압레벨이 로직하이에서 로직로우 상태로 천이하여 부트스트랩(1)가 동작하게 되며, 노드(N1)가 로직로우 상태에서 로직하이 상태로 천이하고, 대기시에 로직하이 상태로 충전되어 있던 노드(N3)에 의하여 트랜지스터(Q1)가 턴온되어 부트스트랩 캐패시터(cap1)의 상판전위, 즉 노드(N5)의 전위는 트랜지스터(Q1)의 게이트 및 소오스간의 부유 커패시터 영향으로 부트스트랩되어 전원전위(Vcc) 또는 그 이상으로 상승하게 된다. 이 상승 전위는 상기 게이트 및 소오스간의 부유 커패시터 크기와 트랜지스터(Q1)의 스레쉬홀드 전위게 의하여 결정된다. 이어서, 입력신호(in)의 전압레벨인 로직로우 상태가 반전 게이트(G2, G3)를 거쳐 노드(N2)를 로직로우 상태로 천이시키면 트랜지스터(G2)를 통과한 노드(N3)는 로직로우 상태로 천이하여 트랜지스터(Q1)을 턴오프시키고, 이에 따라 노드(N5)의 전압레벨은 로직하이 상태로 플로팅(floating)된다.

일정시간이 지연된 후에 노드(N2)의 로직로우 상태가 반전 게이트(G4 내지 G6)를 거쳐 부트스트랩 캐패시터(cap1)의 소오스 및 드레인이 접속된 노드(N4)의 전위를 로직로우에서 로직하이 상태로 천이시키면 부트스트랩 캐패시터(cap1)의 게이트인 노드(N5)이상의 전위로 승압되어 부트스트랩 동작을 완료하게 된다.

이때, 부트스트랩 캐패시터(cap1)의 면적을 조절하여의 크기를 제어할 수 있다.

상기의 부트스트랩 동작을 완료하게 되면 노드(N5)의 전위는 다시 플로팅되어 시간이 경과함에 따라 전하 손실이 발생하게 되어 전압레벨이 떨어지게 되는데, 이러한 손실된 전하를 전하 보상부(2)를 사용하여 보충하게 된다.

상기 전하 보상부(2)는 부트스트랩부(1)과 구동되었을 때에만 동작하는 회로로서, 링발진기(도시안됨)의 출력인 펄스신호(osc)의 주기적인 동작에 의해 부트스트랩 노드(N5)의 손실된 전하를 보상해 준다. 상기한 부트스트랩부(1)의 동작 설명에서와 같이, 부트스트랩 노드(N5)의 전위가정도의 전압인 경우에 트랜지스터(Q5)와 트랜지스터(Q4)가 턴-온(turn-on)되어 노드(N7)가 vcc-vt의 전압 레벨로 충전되고, 이때 링 발진기의 출력(osc)이 전달된 노드(N6)가 로직로우에서 로직하이 상태로 천이하면 부트스트랩 캐패시터(cap2)에 의해 노드(N7)가이상으로 승압되어 트랜지스터(Q3)를 턴-온시킴으로써, 노드(N7)로부터 노드(N5)로 전하가 유입되어 부트스트랩 노드(N5)의 손실된 전하를 보상한다.

따라서, 상기 부트스트랩 노드(N5)의 승압된 전위는 부트스트랩 캐패시터(cap1, cap2)의 크기와 링발진기의 출력주기를 조절함으로써 적정한 전압레벨로 유지된다.

그러나, 제1도에 도시에 종래의 부트스트랩 회로의 경우는 부트스트랩 캐패시터와 링 발진기의 출력 주기가 고정되어 있으므로, 전원전압의 전위가 변화하게 되면 부트스트랩 노드에 유기되는 전위가 변화하여 장치의 동작속도나 신뢰성을 저하시키는 문제가 발생하게 된다.

따라서, 본 발명에서는 전원전압의 변화에 따라 부트스트랩 노드의 전위가 변화하는 것을 방지하기 위한 보트스트랩 회로를 구현하여 종래기술의 문제점을 제거하는데에 그 목적이 있다.

상기 목적을 달성하기 위하여, 본 발명에서는 부트스트랩 출력단에 능동부하를 구현하고 전압 감지기의 출력을 이용하여 전원전압의 변동에 따라 조절해 좀으로써, 부트스트랩 노드에 안정된 승압전위를 유지시키게 된다.

제2도는 본 발명에 의한 부트스트랩 회로의 실시예를 도시한 것으로, 제1도에 도시된 것과 동일한 구조의 부트스트랩부(3)와, 전하 부상부(4)에 더하여 부트스트랩 출력단에 접속된 능동부하(5)와, 전압 감지기(7)의 출력에 의해 제어되며 상기 능동부하(5)의 동작을 제어하는 전압 분배기(6)를 포함하고 있다.

상기 능동부하(5)는 캐패시터(cap3)와, 드레인은 상기 부트스트랩부(3)의 출력단(N12)에 접속되고 게이트로는 전압 감지기(7)의 출력신호가 인가되며 소오스는 상기 캐패시터(cap3)에 접속된 엔모스형 트랜지스터(Q11)로 이루어져 있으며, 상기 캐패시터(cap3)와 전압 분배기(6)의 출력(N11)은 접속되어 있다.

상기 캐패시터(cap3)에 접속된 엔모스형 트랜지스터(Q11) 대신에 스위칭 기능을 가지며, 엔모스형 트랜지스터와 피모스(PMOS) 트랜지스터로 이루어진 전달 게이트를 사용할 수도 있다.

상기 전압 분배기(6)는 출력노드(N11)와 접지전압 사이에 접소되며 게　로 전압 감지기(7)의 출력신호가 인가되는 엔모스형 트랜지스터(Q12)와, 상기 전압 감지기의 출력신호를 반전시키는 반전 게이트(G13)와, 전원전압과 출력노드(N11) 상이에 직렬로 연결되며 각각의 게이트는 상기 반전 게이트(G13)의 출력노드와 접지전압에 접속된 엔모스형 트랜지스터(Q13) 및 피모스형 트랜지스터(Q14)와, 출력노드(N11)와 접지전압 사이에 직렬로 연결되며 각각의 게이트는 접지전압과 상기 반전 게이트(G13)의 출력노드에 접속된 피모스형 트랜지스터(Q15) 및 엔모스형 트랜지스터(Q16)로 구성되어 있다.

제3도는 본 발명에 사용된 전압 감지기의 실시예를 도시한 것으로, 상기 전압 감지기는 전원전위를 소정 비율로 배분하기 위하여, 전원전위와 접지전위사이에 직렬로 연결되는 제1 및 제2제항 성분(R1, R2)과 트랜지스터(Q17)로 이루어지는 전압 분배부와; 상기 전압 분배부의 출력 전압과 기준전압(vref)을 비교하기 위해, 전원전위와 접지전위사이에 직렬로 연결되는 트랜지스터(Q18, Q21)와, 전원전위오2 접지전위사이에 직렬로 연결되는 트랜지스터(Q19 내지 Q20)로 이루어지는 차동 증폭부와; 상기 차동 증촉부의 출력 신호를 수신하여 감지신호를 출력하는 반전 게이트(G14 내지 G16)로 이루어지는 구동부를 구비한다.

또한, 전압 분배부를 구성하는 상기 제1 및 제2저항 성분은 공통 노드(N16)를 통하여 직렬 연결되고, 상기 제1저항 성분의 다른 노드는 전원전위에 연결되며, 상기 트랜지스터(Q17)의 게이트는 전원전위에 연결되고, 드레인은 상기 제2저항 성분의 다른 노드와 연결되며, 소오스는 접지전위에 연결된다.

또한, 차동 증폭부를 구성하는 상기 트랜지스터(Q18, Q19)의 각 소오스는 전원전위에 공통 연결되고, 각 게이트는 상호 연결되며, 상기 트랜지스터(Q18)의 게이트와 드레인은 공통 연결되며, 상기 각 트랜지스터(Q18, Q19)의 드레인은 상기 트랜지스터(Q20, Q21) 각각의 드레인과 연결되고, 상기 트랜지스터(Q20, Q21)의 각 소오스는 접지전위에 공통 연결되며, 상기 트랜지스터(Q20)의 게이트는 상기 전압 분배부의 노드(N16)에 연결되고, 상기 트랜지스터(Q21)의 게이트는 기준전위(vref)에 연결된다.

또한, 구동부를 구성하는 상기 반전 게이트 (G14)의 입력노드는 상기 차동 증폭부를 구성하는 트랜지스터 (Q20)의 드레인에 연결되며, 상기 반전 게이트 (G14)의 출력노드는 상기 반전 게이트 (G15)의 입력노드에 연결되며, 상기 반전 게이트 (G15)의 출력노드는 상기 반전 게이트 (G16)의 입력노드에 연결되며, 상기 반전 게이트 (G16)의 출력은 감지신호를 나타낸다.

그 동작은, 트랜지스터(Q17)의 게이트가 외부전압(vcc)에 접속되어 있어서 저항성분(R1, R2)으로 전류가 흐르게 되므로 노드(N16)에는 저항성부(R1, R2)의 값에 상응하는 전압이 유기되며, 이에 노드(N16)의 전위와 기준전압(vref)을 입력으로 하는 비교부(Q18 내지 Q21)가 동작하여 구동부(G14 내지 G16)를 경유한 전압 감지신호(deti)를 출력하게 된다.

예를 들어, 낮은 전원전압에서 전압 분배부의 출력인 노드(N16)가 기준전압(vref)에 비해 더 낮은 전압레벨을 유지하면 트랜지스터(Q20)에서의 전류 흐름보다 트랜지스터(Q21)에서의 전류 흐름이 많아져서 노드(N17)의 전압레벨은 하이 상태를 갖게 되므로 구동부(G14 내지 G16)를 경유한 신호(deti)는 로직로우 상태로 출력된다. 반면에, 높은 전원전압에서 전압 분배부의 출력인 노드(N16)가 기준전압(vref)에 비해 더 높은 전압 레벨을 유지하면 트랜지스터(Q21)에서의 전류 흐름보다 트랜지스터(Q20)에서의 전류 흐름이 많아져서 노드(N17)의 전압레벨은 로우 상태를 갖게 되므로 구동부(G14 내지 G16)를 경유한 신호(deti)는 로직하이 상태로 출력된다.

이하, 본 발명의 실시예인 제2도의 동작을 상기 제3도에서 설명한 전압 감지기의 동작과 연관시켜 설명하고자 한다.

제2도에서 부트스트랩부(3) 및 전하 보상부(4)와 관련된 부트스트랩 동작은 제1도의 동작과 동일하므로 그 설명을 생략한다.

우선, 낮은 전원전압의 경우에는 상기 전압 감지기의 출력(det1 및 det2)이 로직로우 상태로 출력되므로 능동부하(5)의 패스 트랜지스터(Q11)가 턴-오프되어 캐패시터(cap3)와 부트스트랩 노드(N12)가 분리되고, 이에 따라 부트스트랩부(3) 및 전하 보상부(4)를 통한 부트스트랩 동작만이 이루어져 부트스트랩 노드(N12)에는 상대적으로 높은 전위가 유기된다.

또한, 감지신호(det2)가 로직로우 상태이므로 트랜지스터(Q12)는 턴-오프되고 전압분배기 구조로된 트랜지스터(Q13 내지 Q16)는 턴-온되어 전압 분배기(6)의 출력노드(N11)에 vcc/2 정도의 전압이 제공된다.

한편, 높은 전원전압의 경우에는 상기 전압 감지기 출력(det1 및 det2)이 로직하이 상태이므로 능동부하(5)의 패스 트랜지스터(Q11)가 턴-온되어 캐패시터(cap3)와 부트스트랩 노드(N12)가 접속되고, 이에 따라 부트스트랩 회로 출력단이 구동해야할 부하량이 증가되므로 부트스트랩 동작이 완료되더라도 부트스트랩 노드(N12)에는 상대적으로 낮은 전위가 유기된다.

또한, 감지신호(det2)가 로직하이 상태이므로 트랜지스터(Q12)는 턴-온되고, 전압 분배기 구조로 된 트랜지스터(Q13 내지 Q16)는 턴-오프되어 출력노드(N11)에 접지전압을 제공하므로 능동부하(5)의 캐패시터(cap3)의 전하 유지 능력을 증가시켜 부트스트랩 동작이 완료되면 부트스트랩 노드(N12)의 전위는 전압 분배기(6)의 출력노드(N11)에 vcc/2 전위를 제공할 때보다 더 낮은 전위를 갖게 된다.

상기 제2도와 제3도에 도시된 능동부하와 전압 분배기의 구조는 여러가지 형태로 구현될 수 있다.

전술한 바와같이, 종래의 회로에서는 부트스트랩 전압 발생시에 전원전압의 변동과 무관하게, 전하 보상부로부터 전하가 공급되어 전원전압 이상의 부트스트랩 전위를 출력시킨다.

이에 대하여, 본 발명의 회로에서는 전원전압의 전위가 낮아지는 경우에는 종래와 같이 전하보상부로부터 전하를 공급받아 출력 전위를 상승시키고, 전원전압의 전위가 높아지는 경우에는 전하보상부로부터의 영향이 가해져서 출력전위가 상대적으로 더 높아 지기때문에 능동부하가 구동하도록하여 출력 전위를 상대적으로 떨어뜨린다. 따라서, 소정의 이유에 의하여 전원전압이 변화하는 경우에 이 변화를 감지하는 전압감지기를 사용하여 부트스트랩 회로의 출력을 가능한 한 안정되도록 할 수 있다.

이상, 제2도 및 제3도에서 설명한 바와 같이 본 발명의 부트스트랩 회로를 반도체 장치 내부에 구현하게 되며, 전원전압의 변동에 따라 부트스트랩 회로가 구동해야할 능동부하를 조절하여 부트스트랩 효율을 조정할 수 있으므로, 전원전압의 전위가 변화하더라도 워드선이나 데이타 출력버퍼의 풀-업 구동단에 안정된 부트스트랩 전위를 전달하게 되어 장치의 고속 동작과 장치의 장치의 신뢰성을 향상시키는 효과를 얻을 수 있으며, 부트스트랩 회로를 필요로 하는 모든 반도체 장치에 적용될 수 있다.

Claims (7)

1. 출력 노드(N12)를 전원전압 보다 높은 전위로 부트스트랩시키는 부트스트랩(3)와, 상기 부트스트랩부 (3)의 출력 노드 (N12)에 접속되어 출력 노드(N12)가 전원전압 보다 높은 전위를 유지할 수 있도록 지속적으로 전하를 공급하는 전하 보상부 (4)를 구비하는 부트스트랩 회로에 있어서, 상기 부트스트랩부(3)의 출력 노드 (N12)에 연결되는 능동부하 (5)와, 상기 능동부하 (5)에 연결되는 전압 분배기(6)와, 상기 능동부하 (5)와 상기 전압 분배기 (6)의 입력단자에 연결되어 전원전압의 변동을 감지한 감지신호를 인가하는 전압 감지기 (7)를 더 구비하는 것을 특징으로 하는 반도체 장치용 부트스트랩 회로.
2. 제1항에 있어서, 상기 능동부하 (5)는 패스 트랜지스터 (Q11)와, 캐패시터 (cap3)를 포함하며, 상기 패스 트랜지스터 (Q11)의 드레인은 상기 부트스트랩 노드 (N12)와 연결되고, 게이트는 상기 전압 감지기 (7)의 출력 노드와 연결되며, 소오스는 상기 캐패시터 (cap3)의 상부와 연결되고, 상기 캐패시터 (cap3)의 하부는 상기 전압 분배기 (6)의 출력 노드(N11)와 연결되어 있는 것을 특징으로하는 반도체 장치용 부트스트랩 회로.
3. 제1항에 있어서 상기 전압 분배기 (6)는, 드레인이 출력노드 (N11)에 연결되고, 소오스가 접지전압에 연결되며, 게이트에는 상기 전압 감지기 (7)의 감지신호가 인가되는 제1엔모스형 트랜지스터(Q12)와, 전원전압과 출력노드(N11) 사이에 직렬로 각각 연결되며 각 게이트에는 상기 감지신호의 반전신호 및 접지전압이 각각 인가되는 제2엔모스형 트랜지스터(Q13) 및 제1피모스형 트랜지스터(Q14)와, 출력노드(N11)와 접지전압 사이에 직렬로 각각 연결되며 각 게이트에는 접지전압 및 상기 감지신호의 반전신호가 각각 인가되는 제2피모스형 트랜지스터 (Q15) 및 제3엠모스형 트랜지스터(Q16)로 이루어짐을 특징으로 하는 반도체 장치용 부트스트랩 회로.
4. 제1 내지 3항중의 어느 한 항에 있어서, 상기 전압 감지기는 전원전위를 소정 비율로 배분하기 위하여, 전원전위와 접지전위사이에 직렬로 연결되는 제1 및 제2저항 성분(R1, R2)과 제4엔모스형 트랜지스터(Q17)로 이루어지는 전압 분배부와, 상기 전압 분배부의 출력 전압과 기준전압(vref)을 비교학위해, 전원전위와 접지전위사이에 직렬로 연결되는 제3피모스형 및 제5엔모스형 트랜지스터(Q18, Q21)와, 전원전위와 접지전위사이에 직렬로 연결되는 제4피모스형 및 제4피모스형 및 제6엔모스형 트랜지스터(Q19 내지 Q21)로 이루어지는 차동 증폭부와, 상기 차동 증폭부의 출력 신호를 수신하여 감지신호를 출력하는 반전 게이트(G14 내지 G16)로 이루어지는 구동부를 구비하는 것을 특징으로하는 반도체 장치용 부트스트랩 회로.
5. 제4항에 있어서, 상기 전압 분배부를 구성하는 상기 제1 및 제2저항 성분은 공통 노드(N16)를 통하여 직렬 연결되고, 상기 제1저항 성분의 다른 노드는 전원전위에 연결되며, 상기 제4엔모스형 트랜지스터 (Q17)의 게이트는 전원전위에 연결되고, 드레인은 상기 제2저항 성분의 다른 노드와 연결되며, 소오스는 접지전위에 연결되는 것을 특징으로하는 반도체 장치용 비트스트랩 회로.
6. 제4항에 있어서, 상기 차종 증폭부를 구성하는 상기 제3피모스형 및 제5엔모스형 트랜지스터(Q18, Q19)의 각 소오스는 전원전위에 공통 연결되고, 각 게이트는 상호 연결되며, 상기 제 피모스형 트랜지스터 (Q18)의 게이트와 드레인은 공통 연결되며, 상기 제3피모스형 및 제4피모스형 트랜지스터 (Q18, Q19)의 각 드레인은 상기 제6엔모스형 및 제5엔모스형 트랜지스터 (Q20, Q21) 각각의 드레인과 연결되고, 상기 제6엔모스형 및 제5엔모스형 트랜지스터(Q20, Q21)의 각 소오스는 접지전위에 공통 연결되며, 상기 제6엔모스형 트랜지스터 (Q20)의 게이트는 상기 전압 분배부의 노드 (N16)에 연결되고, 상기 제5엔모스형 트랜지스터 (Q21)의 게이트는 기준전위 (vref)에 연결되는 것을 특징으로하는 반도체 장치용 부트스트랩 회로.
7. 제4항에 있어서, 상기 구동부를 구성하는 상기 반전 게이트 (G14)의 입력노드는 상기 차동 증폭부를 구성하는 제6엔모스형 트랜지스터 (Q20)의 드레인에 연결되며, 상기 반전 게이트(G14)의 출력노드는 상기 반전 게이트(G15)의 입력노드에 연결되며, 상기 반전 게이트 (G15)의 출력노드는 상기 반전 게이트 (G16)의 입력노드에 연결되며, 상기 반전 게이트 (G16)의 출력은 감지신호인 것을 특징으로하는 반도체 장치용 부트스트랩 회로.