DE4442832A1 - Spannungserhöhungsschaltung - Google Patents

Description

Die vorliegende Erfindung betrifft allgemein eine Spannungs­ erhöhungsschaltung zum Spannungserhöhen eines binären Signals mit spezifiziertem logischem Zustand oder Pegel, und insbesondere eine verbesserte Spannungserhöhungsschaltung zum Einstellen einer Ausgangslasthöhe gemäß einer Verände­ rung oder Schwankung einer Spannungsversorgung, um das binä­ re Signal auf einen gewünschten Spannungspegel anzuheben.

Eine Spannungserhöhungsschaltung dient üblicherweise, wie ein typischer Verstärker, dazu, ein Eingangssignal zu ver­ stärken oder anzuheben. In der Praxis sorgt eine Spannungs­ erhöhungsschaltung für die Spannungserhöhung eines binären Signals, das einer Wortleitung einer Halbleiterspeichervor­ richtung sowie einem Hochziehtreiber oder Erhöhungstreiber (pull-up driver) eines Datenausgabepuffers derselben zuge­ führt werden soll, der aus NMOS-Transistoren besteht, um die Arbeitsgeschwindigkeit und Zuverlässigkeit der Halbleiter­ speichervorrichtung zu erhöhen.

Eine derartige herkömmliche Spannungserhöhungsschaltung hat eine fest eingestellte Höhe der Ausgangslast oder der Aus­ gangsbelastbarkeit und einen konstanten Spannungserhöhungs­ wirkungsgrad aufgrund der feststehenden Ausgangslasthöhe. Wenn aus diesem Grund eine Versorgungsspannung verändert wird, erzeugt die herkömmliche Spannungserhöhungsschaltung ein Ausgangssignal mit einem erhöhten Spannungspegel, der mit der Veränderung oder Schwankung der Versorgungsspannung verändert wird. Die Veränderung des angehobenen Spannungspe­ gels verschlechtert die Arbeitsgeschwindigkeit und die Zu­ verlässigkeit der Halbleiterspeichervorrichtung. Dieses Pro­ blem der herkömmlichen Spannungserhöhungsschaltung wird nachfolgend in bezug auf die Fig. 1 und 2 erläutert.

In Fig. 1 ist ein Schaltungsdiagramm der herkömmlichen Span­ nungserhöhungsschaltung für den Datenausgangspuffer der Halbleiterspeichervorrichtung gezeigt, die mit der Bezugs­ ziffer 3 bezeichnet ist. Demnach umfaßt die herkömmliche Spannungserhöhungsschaltung einen Spannungserhöher 1 zum Spannungserhöhen eines Datensignals von einem Knoten oder einer Leitung N0 und einen Spannungskompensator 2 zum kom­ pensieren eines Spannungsverlusts des durch den Spannungser­ höher 1 spannungserhöhten Datensignals.

Der Spannungserhöher 1 ist dazu ausgelegt, die Spannung des Datensignals von dem Knoten N0 zu erhöhen und das spannungs­ erhöhte Datensignal durch einen Knoten N5 zu dem Gate eines NMOS-Transistors Q3 des Datenausgangspuffers 3 zuzuführen. Zu diesem Zweck umfaßt der Spannungserhöher 1 zwei NMOS- Transistoren Q1 und Q2, sechs Inverter G1 bis G6 und einen Kondensator CAP1. Die Arbeitsweise des Spannungserhöhers 1 mit dem vorstehend erwähnten Aufbau wird nachfolgend erläu­ tert.

In dem Fall, bei dem das Datensignal am Knoten N0 einen ho­ hen logischen Zustand hat, wird an einem Knoten N1 durch den Inverter G1 ein Signal mit niedrigem logischem Pegel zu­ nächst erzeugt. Ein Signal mit hohem logischen Pegel wird an einem Knoten N2 nach dem Ablauf einer vorbestimmten Zeit­ periode von der Anlegung des Signals mit hohem logischem Zu­ stand an den Knoten N0 erzeugt. Eine Spannung "Vcc-Vt" wird am Knoten N3 durch den NMOS-Transistor Q2 aufrechterhalten, wobei Vcc eine erste Versorgungsspannung von einer ersten Spannungsversorgungsquelle Vcc und Vt eine Schwellenspannung des NMOS-Transistors Q2 ist. Die erste vorbestimmte Zeit­ periode entspricht der Summe von Ausbreitungsverzögerungs­ zeiten der beiden Inverter G2 und G3, die zwischen die Kno­ ten N0 und N2 in Reihe geschaltet sind. Da der NMOS-Tran­ sistor Q1 durch die Spannung Vcc-Vt am Knoten N3 eingeschal­ tet wird, wird am Knoten N5 dasselbe Signal mit niedrigem logischen Zustand wie dasjenige am Knoten N1 aufrechterhal­ ten. Ein Signal mit niedrigem logischem Zustand wird an ei­ nem Knoten N4 nach dem Ablauf der ersten vorbestimmten Zeit­ periode von der Anlegung des Signals mit hohem logischen Zu­ stand an den Knoten N0 aufrechterhalten. Wenn die Signale mit niedrigem logischem Zustand an den Knoten N4 und N5 auf­ rechterhalten werden, wird eine Spannung 0 V von dem Konden­ sator CAP1 durch den Knoten N5 zu dem Gate des NMOS-Tran­ sistors Q3 des Datenausgangspuffers 3 übertragen.

Wenn andererseits in dem Fall, bei dem das Datensignal an dem Knoten N0 von einem hohen logischen Zustand in einen niedrigen logischen Zustand überführt wird, wird das logi­ sche Signal an dem Knoten N1 durch den Inverter G1 von sei­ nem niedrigen logischen Pegel in seinen hohen logischen Pe­ gel durch den Inverter G1 geändert. Die Spannung Vcc-Vt am Knoten N3 wird unter dem Einfluß eines parasitären Kondensa­ tors oder einer parasitären Kapazität, der/die zwischen der Quelle und dem Gate des NMOS-Transistors Q1 vorhanden ist, auf zumindest "Vcc+2Vt" bezüglich seiner Spannung erhöht. Die erhöhte Spannung Vcc+2Vt am Knoten N3 veranlaßt den NMOS-Transistor Q1 dazu, das Signal mit hohem logischen Zu­ stand an dem Knoten N1 zu dem Knoten N5 ohne Verlust zu übertragen, um den Kondensator CAP1 aufzuladen.

Nach dem Ablauf der ersten vorbestimmten Zeitperiode von dem Zeitpunkt an, zu dem das Datensignal an dem Knoten N0 von seinem hohen logischen Pegel in seinen niedrigen logischen Pegel überführt wird, wird ein niedriger Zustand an dem Kno­ ten N2 durch das verzögerte Datensignal von dem Inverter G3 aufrechterhalten, wodurch der NMOS-Transistor Q2 dazu veran­ laßt wird, ausgeschalten zu werden. Bei ausgeschaltetem NMOS-Transistor Q2 wird der Knoten N5 auf einem hohen Zu­ stand schwimmend gehalten. Nach dem Ablauf der zweiten vor­ bestimmten Zeitperiode von dem Zeitpunkt an, zu dem das Da­ tensignal am Knoten N0 von seinem hohen logischen Zustand in seinen niedrigen logischen Zustand überführt wird, wird am Knoten N4 durch ein logisches Signal von dem Inverter G6 ein hoher logischer Zustand aufrechterhalten, wodurch eine Span­ nung am Knoten N5 dazu veranlaßt wird, auf zumindest "Vcc+3Vt" bezüglich der Spannung angehoben zu werden. Die angehobene Spannung am Knoten N5 wird an das Gate des NMOS- Transistors Q3 des Datenausgangspuffers 3 angelegt.

Der Spannungskompensator 2 ist dazu ausgelegt, ein Impuls­ signal von einem (nicht gezeigten) Ringoszillator durch ei­ nen Knoten N6 einzugeben und periodisch eine Spannung an den Knoten N5 in Erwiderung auf das eingegebene Impulssignal zu­ zuführen, um den Spannungsverlust auszugleichen, der durch den Zeitablauf verursacht wird. Zu diesem Zweck umfaßt der Spannungskompensator 2 einen Kondensator CAP2 und drei NMOS- Transistoren Q5 bis Q7, wie in Fig. 2 gezeigt.

In Fig. 2 wird der NMOS-Transistor Q7 eingeschaltet, wenn die Spannung an dem Knoten N5 etwa "Vcc+3Vt" beträgt, wodurch die erste Versorgungsspannung von der ersten Spannungsver­ sorgungsquelle Vcc dazu veranlaßt wird, zu einem Knoten N7 durch den NMOS-Transistor Q6 übertragen zu werden, der als Widerstand wirkt. Wenn das Impulssignal, das durch den Kno­ ten N6 von dem (nicht gezeigten) Ringoszillator angelegt wird, auf seinem hohen logischen Zustand verbleibt, wird die Spannung an dem Knoten N7 auf zumindest "Vcc+3Vt" durch den Kondensator CAP2 angehoben. Daraufhin wird die angehobene Spannung Vcc+3Vt an den Knoten N7 zu dem Knoten N5 durch den NMOS-Transistor Q5 übertragen, um den Spannungsverlust am Kondensator CAP1 in Fig. 1 zu kompensieren. Zu diesem Zeit­ punkt wird der Kondensator CAP1 mit der Spannung von dem NMOS-Transistor Q5 aufgeladen.

Die vorstehend genannte herkömmliche Spannungserhöhungs­ schaltung hat jedoch den Nachteil, daß das Datensignal auf einen übermäßig hohen Spannungspegel angehoben wird, wenn die Versorgungsspannung hoch ist, weil der Spannungsanhe­ bungswirkungsgrad ungeachtet der Veränderung der Versor­ gungsspannung konstant ist. Aus diesem Grund verschlechtert der herkömmliche Spannungserhöhungsschaltkreis die Arbeits­ geschwindigkeit des Datenausgangspuffers und dadurch die Zu­ verlässigkeit der Halbleiterspeichervorrichtung.

Die vorliegende Erfindung ist angesichts des vorstehend ge­ nannten Problems gemacht worden. Die Aufgabe der vorliegen­ den Erfindung besteht darin, eine verbesserte Spannungser­ höhungsschaltung zum Spannungserhöhen eines Eingangssignals auf einen Spannungspegel zu schaffen, der ungeachtet einer Veränderung oder Schwankung der Versorgungsspannung stabil ist.

Gelöst wird diese Aufgabe durch die Merkmale des Anspruchs 1. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Die Erfindung schafft demnach eine verbesserte Spannungser­ höhungsschaltung mit Spannungserhöhungsschaltung mit: einer Spannungserhöhungseinrichtung zum Spannungserhöhen eines bi­ nären Signals und zum Ausgeben des spannungserhöhten binären Signals durch ihren Ausgangsanschluß, einer Spannungsermitt­ lungseinrichtung zum Ermitteln einer Veränderung oder Schwankung der Versorgungsspannung von einer Versorgungs­ spannungsquelle, und einer aktiven Last zum Einstellen einer Ausgangslasthöhe der Spannungserhöhungseinrichtung unter Steuerung der Spannungsermittlungseinrichtung.

Nachfolgend wird die Erfindung anhand der Zeichnung bei­ spielhaft erläutert; es zeigen

Fig. 1 ein Schaltungsdiagramm einer herkömmlichen Spannungs­ erhöhungsschaltung für einen Datenausgangspuffer einer Halb­ leiterspeichervorrichtung,

Fig. 2 ein detailliertes Schaltungsdiagramm eines Spannungs­ kompensators der in Fig. 1 gezeigten Schaltung,

Fig. 3 ein Schaltungsdiagramm einer verbesserten Spannungs­ erhöhungsschaltung für einen Datenausgangspuffer einer Halb­ leiterspeichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung,

Fig. 4 ein detailliertes Schaltungsdiagramm einer aktiven Last der Schaltungsvorrichtung von Fig. 3 gemäß einer alter­ nativen Ausführungsform der vorliegenden Erfindung, und

Fig. 5 ein detailliertes Schaltungsdiagramm eines Spannungs­ detektors der in Fig. 3 gezeigten Schaltung.

Die Fig. 1 und 2 sind eingangs zum Stand der Technik abge­ handelt worden. Die Erfindung wird nunmehr nachfolgend an­ hand der Fig. 3 bis 5 näher erläutert.

Fig. 3 zeigt ein Schaltungsdiagramm einer verbesserten Span­ nungserhöhungsschaltung für einen Datenausgangspuffer einer Halbleiterspeichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung. Einige Teile in dieser Figur sind dieselben wie in Fig. 1, weshalb gleiche Teile in die­ sen Figuren mit denselben Bezugsziffern bezeichnet sind. Auch in Fig. 3 ist der Datenausgangspuffer mit der Bezugs­ ziffer 12 bezeichnet. Ferner umfaßt diese verbesserte Span­ nungserhöhungsschaltung einen Spannungserhöher 10, zum Span­ nungserhöhen des Datensignals von dem Knoten N0 und zum Zu­ führen des spannungserhöhten Datensignals durch den Knoten N5 zu dem Datenausgangspuffer 12, und einen Spannungskompen­ sator 11 zum Kompensieren eines Spannungsverlusts des durch den Spannungserhöher 10 spannungserhöhten Datensignals.

Um die Spannung des Datensignals zu erhöhen, hat der Span­ nungserhöher 10 denselben Aufbau wie der Spannungserhöher 1 in Fig. 1. Demnach umfaßt der Spannungserhöher 10 die beiden NMOS-Transistoren Q1 und Q2, die sechs Inverter G1 bis G6 und den Kondensator CAP1. Der Spannungskompensator 11 ist dazu angelegt, das Impulssignal von dem (nicht gezeigten) Ringoszillator durch den Knoten N6 einzugeben und in Erwide­ rung auf das eingegebene Impulssignal einen Spannungspumpbe­ trieb durchzuführen. Zu diesem Zweck hat der Spannungskom­ pensator 11 denselben Aufbau wie der Spannungskompensator 2 in Fig. 2. Demnach umfaßt der Spannungskompensator 11 den Kondensator CAP2 und die drei NMOS-Transistoren Q5 bis Q7. Der Datenausgangspuffer 12 umfaßt die beiden NMOS-Transisto­ ren Q3 und Q4 ähnlich dem Datenausgangspuffer 3 in Fig. 1. Weil die Bauweisen und Arbeitsweisen des Boosters 10, des Spannungskompensators 11 und des Datenausgangspuffers 12 dieselben sind wie diejenigen des Spannungserhöhers 1, des Spannungskompensators 2 und des Datenausgangspuffers 3 in den Fig. 1 und 2, erübrigt sich vorliegend deren Erläute­ rung.

Ferner umfaßt die verbesserte Spannungserhöhungsschaltung einen Spannungsdetektor 13 zum Ermitteln der Versorgungs­ spannung und eine aktive Last 14 zum Einstellen der Aus­ gangslasthöhe des Spannungserhöhers 10 gemäß dem durch den Spannungsdetektor 13 ermittelten Ergebnis. Der Spannungsde­ tektor 13 erzeugt ein Spannungsermittlungssignal, das einen hohen logischen Zustand hat, wenn die Versorgungsspannung hoch ist, während es einen niedrigen logischen Zustand hat, wenn die Versorgungsspannung niedrig ist. Das Spannungser­ mittlungssignal von dem Spannungsdetektor 13 wird an die ak­ tive Last 14 durch einen Knoten N8 angelegt.

Die aktive Last 14 erhöht die Ausgangslasthöhe des Span­ nungserhöhers 10, wenn das Spannungsermittlungssignal von dem Spannungsdetektor 13 einen hohen logischen Zustand hat, oder wenn der Pegel der Versorgungsspannung höher ist als ein vorbestimmter Pegel. Die aktive Last 14 vermindert hin­ gegen die Ausgangslasthöhe des Spannungserhöhers 10, wenn das Spannungsermittlungssignal von dem Spannungsdetektor 13 einen niedrigen logischen Zustand hat, oder wenn der Pegel der Versorgungsspannung geringer ist als der vorbestimmte Pegel.

Zu diesem Zweck umfaßt die aktive Last 14 einen Kondensator CAP3, der zwischen den Ausgangsknoten N5 des Spannungserhö­ hers 10 und eine zweite Versorgungsspannungsquelle Vs ge­ schaltet ist, und einen NMOS-Transistor Q8, der zwischen den Ausgangsknoten N5 des Spannungserhöhers 10 und den Kondensa­ tor CAP3 geschaltet ist. Der NMOS-Transistor Q8 hat ein Gate zum Eingeben des Spannungsermittlungssignals von dem Aus­ gangsknoten N8 des Spannungsdetektors 13. Wenn das Span­ nungsermittlungssignal von dem Ausgangsknoten N8 des Span­ nungsdetektors 13 einen hohen logischen Zustand hat, wird der NMOS-Transistor Q8 eingeschaltet, um den Kondensator CAP3 an den Ausgangsknoten N5 des Spannungserhöhers 10 anzu­ schließen. Da der Ausgangsknoten N5 des Spannungserhöhers 10 durch den NMOS-Transistor Q8 an den Kondensator CAP3 ange­ schlossen ist, erhöht dieser die Ausgangslasthöhe des Span­ nungserhöhers 10 und wird mit der Spannung am Ausgangsknoten N5 des Spannungserhöhers 10 aufgeladen.

Fig. 4 zeigt ein detailliertes Schaltungsdiagramm der akti­ ven Last 14 in Fig. 3 gemäß einer alternativen Ausführungs­ form der vorliegenden Erfindung. Demnach umfaßt die aktive Last 14 einen Kondensator CAP4, der an einen Ausgangsan­ schluß des Spannungserhöhers 10 in Fig. 3 durch den Knoten N5 angeschlossen ist, und einen NMOS-Transistor Q9 und einen PMOS-Transistor Q10, die parallel zwischen den Knoten N5 und den Kondensator CAP4 geschaltet sind. Der NMOS-Transistor Q9 hat ein Gate zum Eingeben des Spannungsermittlungssignals aus dem Spannungsdetektor 13 in Fig. 3 durch den Knoten N8. Wenn das Spannungsermittlungssignal von dem Spannungsdetek­ tor 13 einen hohen logischen Zustand hat, wird der NMOS- Transistor Q9 eingeschaltet, um den Kondensator CAP4 an den Spannungserhöher 10 durch den Knoten N5 anzuschließen. Die aktive Last 14 umfaßt ferner einen Inverter G7 zum Eingeben des Spannungsermittlungssignals von dem Spannungsdetektor 13 durch den Knoten N8, zum Invertieren des eingegebenen Span­ nungsermittlungssignals und zum Ausgeben des invertierten Spannungsermittlungssignals an ein Gate des PMOS-Transistors Q10. Wenn das Spannungsermittlungssignal von dem Spannungs­ detektor 13 einen hohen logischen Zustand hat, wird der PMOS-Transistor Q10 durch das Signal niedrigen logischen Zu­ stands von dem Inverter G7 eingeschaltet, um einen paralle­ len Pfad mit dem NMOS-Transistor Q9 auszubilden. Der paral­ lele Pfad, der durch die PMOS- und NMOS-Transistoren Q10 und Q9 gebildet ist, minimiert eine Verminderung der Höhe eines Stroms, der von dem Knoten N5 zu dem Kondensator CAP4 fließt. Da der Kondensator CAP4 an den Ausgangsknoten N5 des Spannungserhöhers 10 durch die NMOS- und PMOS-Transistoren Q9 und Q10 angeschlossen ist, erhöht der Kondensator CAP4 die Ausgangslasthöhe des Spannungserhöhers 10 und wird mit der Spannung an dem Ausgangsknoten N5 des Spannungserhöhers 10 aufgeladen.

In Fig. 5 ist ein detailliertes Schaltungsdiagramm des Span­ nungsdetektors 13 in Fig. 3 gezeigt. Demnach umfaßt der Spannungsdetektor 13 einen Spannungsteiler 15 zum Teilen ei­ ner Versorgungsspannung Vcc-Vss und zum Ausgeben der geteil­ ten Spannung durch den Knoten N9, und einen Differenzver­ stärker 16 zum Eingeben einer Ausgangsspannung von dem Span­ nungsteiler 15 durch den Knoten N9 und einer Bezugsspannung V_REF durch einen Knoten N12 und zum Vergleichen der eingege­ benen Spannungen miteinander.

Der Spannungsteiler 15 umfaßt einen Widerstand R1, der zwi­ schen die erste Versorgungsspannungsquelle Vcc und den Kno­ ten N9 geschaltet ist, und einen Widerstand R2 und einen NMOS-Transistor Q11, die in Reihe zwischen den Knoten N9 und die zweite Spannungsversorgungsquelle Vss geschaltet sind. Der NMOS-Transistor Q11 hat ein Gate, das an die erste Span­ nungsversorgungsquelle Vcc angeschlossen ist und wirkt als Widerstand. Die geteilte Spannung am Knoten N9 kann durch die folgende Gleichung (1) auf der Grundlage des Verhältnis­ ses eines kombinierten Widerstands des Widerstands R2 und des NMOS-Transistors Q11 gegenüber einem Widerstand des Wi­ derstands R1 definiert werden:

Vd=(Vcc-Vss)×(R2+R_Q11)/(R1+R2+R_Q11) (1)

wobei Vd die geteilte Spannung am Knoten N9 und R_Q11 der Wi­ derstand des NMOS-Transistors Q11 ist.

Der Differenzverstärker 16 umfaßt zwei PMOS-Transistoren Q12 und Q13, die in Stromspiegelform zwischen der ersten Span­ nungsversorgungsquelle Vcc und den beiden Knoten N10 und N11 geschaltet sind, und zwei NMOS-Transistoren Q14 und Q15, die jeweils zwischen die zweite Versorgungsspannungsquelle Vss und die Knoten N10 und N11 geschaltet sind. Der NMOS-Tran­ sistor Q14 hat ein Gate zum Eingeben der geteilten Spannung Vd von den Knoten N9, und der NMOS-Transistor Q15 hat ein Gate zum Eingaben der Bezugsspannung V_REF durch den Knoten N12. Der NMOS-Transistor Q14 erzeugt ein Vergleichsignal am Knoten N10 als Ergebnis des Vergleichs der geteilten Span­ nung Vd mit der Bezugsspannung V_REF. Wenn dabei die geteilte Spannung Vd höher ist als die Bezugsspannung V_REF, erzeugt der NMOS-Transistor Q14 das Vergleichssignal niedrigen logi­ schen Zustands am Knoten N10. Wenn die geteilte Spannung Vd andererseits niedriger ist als die Bezugsspannung V_REF, er­ zeugt der NMOS-Transistor Q14 das Vergleichssignal hohen lo­ gischen Zustands am Knoten N10.

Der Differenzverstärker 13 umfaßt ferner drei Inverter G8 bis G10, die an dem Knoten N10 in Reihe geschaltet sind. Die drei Inverter G8 bis G10 invertieren das Vergleichssignal von dem Knoten N10 und übertragen das invertierte Signal als Spannungsermittlungssignal an die aktive Last 14 in den Fig. 3 und 4 durch den Knoten N8. Das Spannungsermittlungssignal zu dem Knoten N8 hat einen hohen logischen Zustand, wenn die Versorgungsspannung Vcc-Vss hoch ist, oder wenn die geteilte Spannung Vd höher als die Bezugsspannung V_REF ist. Anderer­ seits hat das Spannungsermittlungssignal am Knoten N8 einen niedrigen logischen Zustand, wenn die Versorgungsspannung Vcc-Vss niedrig ist, oder wenn die geteilte Spannung Vd niedriger ist als die Bezugsspannung V_REF.

Wie aus der vorstehenden Beschreibung hervorgeht, stellt die verbesserte Spannungserhöhungsschaltung erfindungsgemäß die Ausgangslasthöhe gemäß der Veränderung oder Schwankung der Versorgungsspannung derart ein, daß die erhöhte Spannung des Eingangssignals konstant und stabil gehalten werden kann.

Die verbesserte Spannungserhöhungsschaltung gemäß der vor­ liegenden Erfindung hat deshalb die Wirkung, daß eine Ver­ schlechterung der Arbeitsgeschwindigkeit der Halbleiterspei­ chervorrichtung vermieden wird, und daß ihre Zuverlässigkeit erhöht wird.

Obwohl die bevorzugten Ausführungsformen der vorliegenden Erfindung beispielhaft erläutert worden sind, erschließen sich dem Fachmann verschiedene Modifikationen, Änderungen und Zusätze, ohne vom Umfang und Geist der Erfindung abzu­ weichen, die in den beiliegenden Zeichnungen offenbart ist.

Claims (5)

1. Spannungserhöhungsschaltung mit:

• - einer Spannungserhöhungseinrichtung zum Spannungserhö­ hen eines binären Signals und zum Ausgeben des span­ nungserhöhten binären Signals durch ihren Ausgangsan­ schluß,
• - einer Spannungsermittlungseinrichtung zum Ermitteln ei­ ner Veränderung oder Schwankung der Versorgungsspannung von einer Versorgungsspannungsquelle, und
• - einer aktiven Last zum Einstellen einer Ausgangslast­ höhe der Spannungserhöhungseinrichtung unter Steuerung der Spannungsermittlungseinrichtung.

2. Spannungserhöhungsschaltung nach Anspruch 1, dadurch ge­ kennzeichnet, daß die aktive Last umfaßt:

• - eine Spannungsspeichereinrichtung, die an den Ausgangs­ anschluß der Spannungserhöhungseinrichtung zum Spei­ chern einer Spannung von dieser angeschlossen ist, und
• - eine Steuerschalteinrichtung zum selektiven Anschließen der Spannungsspeichereinrichtung an den Ausgangsan­ schluß der Spannungserhöhungseinrichtung in Erwiderung auf ein Ausgangssignal von der Spannungsermittlungsein­ richtung.

3. Spannungserhöhungsschaltung nach Anspruch 2, dadurch ge­ kennzeichnet, daß die Steuerschalteinrichtung einen NMOS- Transistor zum Anschließen der Spannungsspeichereinrich­ tung an den Ausgangsanschluß der Spannungserhöhungsein­ richtung umfaßt, wenn das Ausgangssignal von der Span­ nungsermittlungseinrichtung einen hohen logischen Zustand hat.

4. Spannungserhöhungsschaltung nach Anspruch 3, dadurch ge­ kennzeichnet, daß die aktive Last ferner umfaßt:

• - eine Invertiereinrichtung zum Invertieren des Ausgangs­ signals von der Spannungsermittlungseinrichtung, und
• - einen PMOS-Transistor, der parallel an den NMOS-Tran­ sistor angeschlossen ist, wobei der PMOS-Transistor in Erwiderung auf ein Ausgangssignal von der Invertierein­ richtung angetrieben wird.

5. Spannungserhöhungsschaltung nach einem der Ansprüche l bis 4, dadurch gekennzeichnet, daß sie außerdem umfaßt:

• - eine Pulserzeugungseinrichtung zum Erzeugen eines Im­ pulssignals, und
• - eine Spannungskompensationseinrichtung zum periodischen Zuführen einer gewünschten Spannung zu dem Ausgangsan­ schluß der Spannungserhöhungseinrichtung in Erwiderung auf das Impulssignal von der Impulserzeugungseinrich­ tung, um einen Spannungsverlust des spannungserhöhten binären Signals von der Spannungserhöhungseinrichtung zu kompensieren.