JPH04195992A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04195992A JPH04195992A JP2331856A JP33185690A JPH04195992A JP H04195992 A JPH04195992 A JP H04195992A JP 2331856 A JP2331856 A JP 2331856A JP 33185690 A JP33185690 A JP 33185690A JP H04195992 A JPH04195992 A JP H04195992A
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- Granted
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000001514 detection method Methods 0.000 claims description 8
- 239000003990 capacitor Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 4
- 230000015654 memory Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101100001475 Aeromonas hydrophila subsp. hydrophila (strain ATCC 7966 / DSM 30187 / BCRC 13018 / CCUG 14551 / JCM 1027 / KCTC 2358 / NCIMB 9240 / NCTC 8049) alr-1 gene Proteins 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、大容量メモリーに適したワード線昇圧方式を
用いた半導体記憶装置に関する。
用いた半導体記憶装置に関する。
一般に、ＤＲＡＭ（ダイナミック・ランダム・アクセス
・メモリー）では、耐ノイズ特性および動作マーンンを
良くするために、ロート線に電源電位プラス閾値電子以
上の電子をυ０えて、このワード線に継なかるメモリー
セルに電源電位を書き込む方法すなわちワード線昇圧力
式か採られている。 従来、ワード線昇圧方式を用いた半導体記憶装置として
は、第７図に示すものかある。第７図において、ＣＷは
ワード線Ｗか有する配線容量であって、この配線容１１
ｃＷＯ値は数ｐＦである。Ｃ４は上記ワード線Ｗを昇圧
するための出力線Ａの配線容量であって、このＣ４の配
線容量の値はＣＷの配線容量の値よりもかなり大きい値
である。また、Ｃ１は上記出力線Ａを（電源電圧ＶＣＣ
十閾値電圧Ｖｔｈ）以上に昇圧するためのコンデンサで
あって、このＣ１の容量の値は、上記出力線Ａの配線容
量Ｃ４の値よりも大きな値である。この半導体記憶装置
は、第８図のタイミング図に示すように、プリチャージ
期間には、プリチャージ信号／ＰＲＥがＨレベルになっ
て、トランジスタＴＮ１がオンして、コンデンサＣ１が
電＃、電位ＶＣＣにブリチャ−シされる。このとき、上
記出力線Ａの配線容量Ｃ４ち充電されて電＃、電位’ｖ
’ｃｃになっている。また、このとき、イネーブル信号
Ｘ Ｖ Ａ Ｌ Ｉ Ｄおよびテコ−ター回路のデコー
ド信号ＡｌＲ１：ＸｊＲは共にＬレベルであって、ワー
ド線Ｗと出力線Ａとは、淋なかっておらず、ワード線Ｗ
は接地して、接地電位になっている。上記ブリチセー７
期間か終わると、ブリチセーン信号／ＰＲＥがＬレベル
になる。次に、上記イネーブル信号ＸＶＡＬ＋ＤがＨレ
ベルになり、２個のインノ＼−夕を介して、上記コンデ
ンサＣ１の一方の電極電位を突き上げる。このため、上
記コンデンサＣ１は上記出力線Ａの配線容量Ｃ４に電荷
を供給し、上記出力線Ａは（電源電圧ＶＣＣ−閾値電圧
ｖ ｔｈ）以上の電位になる。そして、次に、上記デコ
ード信号ＡｉＲ，ＡｊＲもＨレベルになって、ワード線
Ｗが非接地となると共に、上記出力線Ａに継なかって、
上記ワード線Ｗは（電源電位ＶＣＣ＋ＣＣ型圧ｖｔｈ）
以上の電位に昇圧されるのである。
・メモリー）では、耐ノイズ特性および動作マーンンを
良くするために、ロート線に電源電位プラス閾値電子以
上の電子をυ０えて、このワード線に継なかるメモリー
セルに電源電位を書き込む方法すなわちワード線昇圧力
式か採られている。 従来、ワード線昇圧方式を用いた半導体記憶装置として
は、第７図に示すものかある。第７図において、ＣＷは
ワード線Ｗか有する配線容量であって、この配線容１１
ｃＷＯ値は数ｐＦである。Ｃ４は上記ワード線Ｗを昇圧
するための出力線Ａの配線容量であって、このＣ４の配
線容量の値はＣＷの配線容量の値よりもかなり大きい値
である。また、Ｃ１は上記出力線Ａを（電源電圧ＶＣＣ
十閾値電圧Ｖｔｈ）以上に昇圧するためのコンデンサで
あって、このＣ１の容量の値は、上記出力線Ａの配線容
量Ｃ４の値よりも大きな値である。この半導体記憶装置
は、第８図のタイミング図に示すように、プリチャージ
期間には、プリチャージ信号／ＰＲＥがＨレベルになっ
て、トランジスタＴＮ１がオンして、コンデンサＣ１が
電＃、電位ＶＣＣにブリチャ−シされる。このとき、上
記出力線Ａの配線容量Ｃ４ち充電されて電＃、電位’ｖ
’ｃｃになっている。また、このとき、イネーブル信号
Ｘ Ｖ Ａ Ｌ Ｉ Ｄおよびテコ−ター回路のデコー
ド信号ＡｌＲ１：ＸｊＲは共にＬレベルであって、ワー
ド線Ｗと出力線Ａとは、淋なかっておらず、ワード線Ｗ
は接地して、接地電位になっている。上記ブリチセー７
期間か終わると、ブリチセーン信号／ＰＲＥがＬレベル
になる。次に、上記イネーブル信号ＸＶＡＬ＋ＤがＨレ
ベルになり、２個のインノ＼−夕を介して、上記コンデ
ンサＣ１の一方の電極電位を突き上げる。このため、上
記コンデンサＣ１は上記出力線Ａの配線容量Ｃ４に電荷
を供給し、上記出力線Ａは（電源電圧ＶＣＣ−閾値電圧
ｖ ｔｈ）以上の電位になる。そして、次に、上記デコ
ード信号ＡｉＲ，ＡｊＲもＨレベルになって、ワード線
Ｗが非接地となると共に、上記出力線Ａに継なかって、
上記ワード線Ｗは（電源電位ＶＣＣ＋ＣＣ型圧ｖｔｈ）
以上の電位に昇圧されるのである。
ところで、上記従来の半導体記憶装置では、上記ワード
線Ｗか選択される毎に、上記ワード線Ｗの配線容ＨｃＢ
数ｐＦ）分の電荷が動くたけてなく、上記コンデンサＣ
１の電荷か上記出力線Ａの配線容量Ｃ４へも動く。した
かつて、ＣＷ−ＣＩ−Ｃ４の約５０ｐＦ分の電荷か動く
ので、消費電流か多くなるという問題かある。 そこで、本発明の目的は、消費電流か少ないワード線昇
圧方式を用いた半導体記憶装置を提供することにある。
線Ｗか選択される毎に、上記ワード線Ｗの配線容ＨｃＢ
数ｐＦ）分の電荷が動くたけてなく、上記コンデンサＣ
１の電荷か上記出力線Ａの配線容量Ｃ４へも動く。した
かつて、ＣＷ−ＣＩ−Ｃ４の約５０ｐＦ分の電荷か動く
ので、消費電流か多くなるという問題かある。 そこで、本発明の目的は、消費電流か少ないワード線昇
圧方式を用いた半導体記憶装置を提供することにある。
上記目的を達成するため、本発明の半導体記憶装置は、
ワード線選択時に、ワード線にスイッチング素子を介し
て接続されて、上記ワード線を所定の電位に昇圧するた
めの出力線と、上記出力線に電荷を供給して、上記出力
線の電位を昇圧する昇圧回路と、上記出力線の電位を検
出して、上記出力線の電位を所定の電位に維持するよう
に、上記昇圧回路を制御する昇圧電位検出回路とを備え
ることを特徴としている。
ワード線選択時に、ワード線にスイッチング素子を介し
て接続されて、上記ワード線を所定の電位に昇圧するた
めの出力線と、上記出力線に電荷を供給して、上記出力
線の電位を昇圧する昇圧回路と、上記出力線の電位を検
出して、上記出力線の電位を所定の電位に維持するよう
に、上記昇圧回路を制御する昇圧電位検出回路とを備え
ることを特徴としている。
」ユ記構成によれば、上記ワード線を所定の電位に昇圧
するための出力線は、上記昇圧回路から電荷を供給され
て、昇圧する。このとき、昇圧電圧検出回路は、上記出
力線の電位を検出して、上記出力線の電位を所定の電位
に維持するように、上記昇圧回路を制御するので、上記
出力線の電位は、所定の電位に一定に維持されることに
なる。したかって、上記ワード線が上記出力線に接続さ
れる毎に、上記ワード線の配線容量分の電荷のみが、上
記昇圧回路から、出力線を介して、上記ワード線に供給
され、一定電位に維持されている上記出力線の配線容量
分の電荷および上記出力線に継ながる他のコンデンサの
容量分の電荷が動くことはない。このため、消費電力が
抑えられる。
するための出力線は、上記昇圧回路から電荷を供給され
て、昇圧する。このとき、昇圧電圧検出回路は、上記出
力線の電位を検出して、上記出力線の電位を所定の電位
に維持するように、上記昇圧回路を制御するので、上記
出力線の電位は、所定の電位に一定に維持されることに
なる。したかって、上記ワード線が上記出力線に接続さ
れる毎に、上記ワード線の配線容量分の電荷のみが、上
記昇圧回路から、出力線を介して、上記ワード線に供給
され、一定電位に維持されている上記出力線の配線容量
分の電荷および上記出力線に継ながる他のコンデンサの
容量分の電荷が動くことはない。このため、消費電力が
抑えられる。
以下、本発明を図示の実施例により詳細に説明する。
第１図は本発明の第１の実施例のワード線昇圧力式の半
導体記憶装置の回路図である。第１図において、ＣＹＩ
はワード線Ｗ１か有する配線容量であって、この配線容
量の値は数ｐＦである。Ｃ２は出力線Ｂの配線容↑を含
むコンデンサであって、この０２の容量の値は上記ワー
ド線Ｗ１の配線容量ＣＷＩよりもかなり大きな数１０ｐ
Ｆ程度の値である。また、昇圧回路１は上記出力線Ｂに
電荷を供給して、出力線Ｂの電位を昇圧する機能を有し
ている。上記昇圧回路１は第４図に示す構成からなって
いる。そして、昇圧電位検出回路としての電位検出回路
は、上記出力線Ｂの電位を検出して、上記出力線Ｂの電
位が（電源電圧Ｖｃｃ＋閾値電圧Ｖ ｔｈ）以上の所定
の電位に維持されるように、上記昇圧回路１の動作のオ
ンオフを制御する。また、プリチャージ回路は、第５図
に示す構成からなり、出力線Ｂを、（電源電圧ＶＣＣ−
閾値電圧ｖ ｔｈ）まで充電するようになっている。ま
た、クランプ回路は、第６図に示す構成からなり、出力
線Ｂの電位を、（電源電圧Ｖ ｃｃ＋ ２ Ｖ ｔｈ）
以下に抑える役目を果たしている。 上記実施例は、プリチャージ期間には、ブリチャ−ン信
号／’ Ｐ ＲＥかＨレベルになると共にデイレイ回路
のテコート信号ＡｉＲ，ＡｊＲおよびイネーブル信号Ｘ
Ｖ Ａ Ｌ Ｉ Ｄは共にＩ７７レベルなって、ロー
ド線人゛１か接地して、接地電位になると共に、出力線
Ｂとワード線Ｗ１は切り離される。また、上記出力線Ｂ
は、常に上記昇圧回路１および上記電位検出回路によっ
て、（電源電圧ＶＣＣ−１−閾値Ｖｔｈ）以上の所定の
電位に維持されている。次に、ワード線選択時には、プ
リチャージ信号／ＰＲＥかＬレベルになると共に上記デ
イレイ回路のテフード信号ＡｉＲ，ＡｊＲおよびイネー
ブル信号ｘＶＡＬＩＤは共にＨレベルになって、ワード
線Ｗ１が、非接地になると共に出力線Ｂに継ながる。上
記出力線Ｂは、上記昇圧回路１および上記電位検出回路
によって、常に（電＃電圧Ｖｃｃ−ｉ−閾値電圧ｖ ｔ
ｂ）以上の所定の電位に維持されるようになっているの
で、上記出力線Ｂに継ながったワード線Ｗ１は（電源電
王ＶＣＣ＋閾値電圧ｖｔｈ）以上の所定の電位になる。 このとき、上記ワード線Ｗ１は、ワード線Ｗ１の配線容
１ｃｖｔ分の電荷を、上記昇圧回路ｌから、上記出７Ｊ
線Ｂを介して受は取る。 このとき出力線Ｂは常に一定の電位に維持されているの
で、出力線Ｂの線間容量（数１０ｐＦ）分の電荷および
上記出力線Ｂｌ：継ながるコンデンサの容量（数１０ｐ
Ｆ）分の電荷は、上記ワード線選択時に動かない。した
かって、上記ワード線選択時に動く電荷は、上記ワード
線Ｗ１の配線容＠ｃＨ分（数ｐＦ）の電荷のみである。 このように、上記実施例では、ワード線選択毎に動く電
荷は、上記ワード線Ｗ１の配線容ＩｃＨ分の電荷のみで
あるので、従来例の如くワード線の配線容量分の電荷の
みならず、出力線の線間容量分の電荷および出力線に接
続したコンデンサの容量分の電荷もかワード線選択毎に
動く場合に較べて、大巾に消費電力を低減できる。 次に、第２の実施例を第２図に示す。この実施例は、前
述の第１の実施例の昇圧回路ｌに替えて、昇圧回路２と
昇圧回路３を備える点のみか第１の実施例と異なる部分
である。したかって、前述の第１の実施例と同一の部分
には同一番号、同一記号を付して、前述の第１の実施例
と異なる部分を重点的に説明する。 上記第２の実施例は、出力線Ｂに接続した昇圧能力の大
きな昇圧回路２と、イネーブル信号ＸＶＡＬＩＤか入力
される信号線と上記出力線Ｂとの間に接続され、普通の
昇圧能力を有する昇圧回路３とを備えている。上記昇圧
回路３は、ワード線選択毎に、ワード線Ｗ１か一回動作
したときの、ワード線Ｗ１の電位低下分を最小動作サイ
クル期間内に補償する。また、上記昇圧能力か大きな昇
圧回路２は、電源立ち上げ時に、出力線Ｂを高速に昇圧
することができる。 次に、第３の実施例を第３図に示す。この実施例は、前
述の第２の実施例の昇圧回路３とイネーブル信号ＸＶＡ
Ｌ Ｉ Ｄか入力される信号線との間に、デイレイ回路
およびナントゲートとインバータを接続した点のみか、
前述の第２の実施例と異なる部分である。したがって、
前述の第２の実施例と同一の部分には同一番号、同一記
号を付して、前述の第２の実施例と異なる部分を重点的
に説明する。 上記第３の実施例の昇千回路３は、イネーブル信号Ｘ
Ｖ Ａ ＋−Ｉ ＤかＩ７７レベルらＩ」レベルに切り
換わった後、デイレイ回路か設定する一定時間たけ経過
すると、自動的に動作を停止する。すなわち、上記昇圧
回路３は、ワード線Ｗ１か一回動作したときのワード線
Ｗ１の電位′低下分を補償した後に、一定時間経過する
と自動的に停止する。したがって、昇圧回路３か消費す
る電力を低減できる。
導体記憶装置の回路図である。第１図において、ＣＹＩ
はワード線Ｗ１か有する配線容量であって、この配線容
量の値は数ｐＦである。Ｃ２は出力線Ｂの配線容↑を含
むコンデンサであって、この０２の容量の値は上記ワー
ド線Ｗ１の配線容量ＣＷＩよりもかなり大きな数１０ｐ
Ｆ程度の値である。また、昇圧回路１は上記出力線Ｂに
電荷を供給して、出力線Ｂの電位を昇圧する機能を有し
ている。上記昇圧回路１は第４図に示す構成からなって
いる。そして、昇圧電位検出回路としての電位検出回路
は、上記出力線Ｂの電位を検出して、上記出力線Ｂの電
位が（電源電圧Ｖｃｃ＋閾値電圧Ｖ ｔｈ）以上の所定
の電位に維持されるように、上記昇圧回路１の動作のオ
ンオフを制御する。また、プリチャージ回路は、第５図
に示す構成からなり、出力線Ｂを、（電源電圧ＶＣＣ−
閾値電圧ｖ ｔｈ）まで充電するようになっている。ま
た、クランプ回路は、第６図に示す構成からなり、出力
線Ｂの電位を、（電源電圧Ｖ ｃｃ＋ ２ Ｖ ｔｈ）
以下に抑える役目を果たしている。 上記実施例は、プリチャージ期間には、ブリチャ−ン信
号／’ Ｐ ＲＥかＨレベルになると共にデイレイ回路
のテコート信号ＡｉＲ，ＡｊＲおよびイネーブル信号Ｘ
Ｖ Ａ Ｌ Ｉ Ｄは共にＩ７７レベルなって、ロー
ド線人゛１か接地して、接地電位になると共に、出力線
Ｂとワード線Ｗ１は切り離される。また、上記出力線Ｂ
は、常に上記昇圧回路１および上記電位検出回路によっ
て、（電源電圧ＶＣＣ−１−閾値Ｖｔｈ）以上の所定の
電位に維持されている。次に、ワード線選択時には、プ
リチャージ信号／ＰＲＥかＬレベルになると共に上記デ
イレイ回路のテフード信号ＡｉＲ，ＡｊＲおよびイネー
ブル信号ｘＶＡＬＩＤは共にＨレベルになって、ワード
線Ｗ１が、非接地になると共に出力線Ｂに継ながる。上
記出力線Ｂは、上記昇圧回路１および上記電位検出回路
によって、常に（電＃電圧Ｖｃｃ−ｉ−閾値電圧ｖ ｔ
ｂ）以上の所定の電位に維持されるようになっているの
で、上記出力線Ｂに継ながったワード線Ｗ１は（電源電
王ＶＣＣ＋閾値電圧ｖｔｈ）以上の所定の電位になる。 このとき、上記ワード線Ｗ１は、ワード線Ｗ１の配線容
１ｃｖｔ分の電荷を、上記昇圧回路ｌから、上記出７Ｊ
線Ｂを介して受は取る。 このとき出力線Ｂは常に一定の電位に維持されているの
で、出力線Ｂの線間容量（数１０ｐＦ）分の電荷および
上記出力線Ｂｌ：継ながるコンデンサの容量（数１０ｐ
Ｆ）分の電荷は、上記ワード線選択時に動かない。した
かって、上記ワード線選択時に動く電荷は、上記ワード
線Ｗ１の配線容＠ｃＨ分（数ｐＦ）の電荷のみである。 このように、上記実施例では、ワード線選択毎に動く電
荷は、上記ワード線Ｗ１の配線容ＩｃＨ分の電荷のみで
あるので、従来例の如くワード線の配線容量分の電荷の
みならず、出力線の線間容量分の電荷および出力線に接
続したコンデンサの容量分の電荷もかワード線選択毎に
動く場合に較べて、大巾に消費電力を低減できる。 次に、第２の実施例を第２図に示す。この実施例は、前
述の第１の実施例の昇圧回路ｌに替えて、昇圧回路２と
昇圧回路３を備える点のみか第１の実施例と異なる部分
である。したかって、前述の第１の実施例と同一の部分
には同一番号、同一記号を付して、前述の第１の実施例
と異なる部分を重点的に説明する。 上記第２の実施例は、出力線Ｂに接続した昇圧能力の大
きな昇圧回路２と、イネーブル信号ＸＶＡＬＩＤか入力
される信号線と上記出力線Ｂとの間に接続され、普通の
昇圧能力を有する昇圧回路３とを備えている。上記昇圧
回路３は、ワード線選択毎に、ワード線Ｗ１か一回動作
したときの、ワード線Ｗ１の電位低下分を最小動作サイ
クル期間内に補償する。また、上記昇圧能力か大きな昇
圧回路２は、電源立ち上げ時に、出力線Ｂを高速に昇圧
することができる。 次に、第３の実施例を第３図に示す。この実施例は、前
述の第２の実施例の昇圧回路３とイネーブル信号ＸＶＡ
Ｌ Ｉ Ｄか入力される信号線との間に、デイレイ回路
およびナントゲートとインバータを接続した点のみか、
前述の第２の実施例と異なる部分である。したがって、
前述の第２の実施例と同一の部分には同一番号、同一記
号を付して、前述の第２の実施例と異なる部分を重点的
に説明する。 上記第３の実施例の昇千回路３は、イネーブル信号Ｘ
Ｖ Ａ ＋−Ｉ ＤかＩ７７レベルらＩ」レベルに切り
換わった後、デイレイ回路か設定する一定時間たけ経過
すると、自動的に動作を停止する。すなわち、上記昇圧
回路３は、ワード線Ｗ１か一回動作したときのワード線
Ｗ１の電位′低下分を補償した後に、一定時間経過する
と自動的に停止する。したがって、昇圧回路３か消費す
る電力を低減できる。
以上の説明より明らかなように、本発明の半導体記憶装
置は、昇圧電圧検出回路が、ワード線を所定の電位に昇
圧するための出力線の電位を検出すると共に、上記出力
線に電荷を供給して上記出力線を昇圧する昇圧回路を上
記出力線の電位を所定の電位に維持するように制御する
ので、上記出力線の電位を、所定の電位に一定に維持で
きることになる。このため、上記ワード線を所定の電位
に昇圧するために、上記ワード線を上記出力線に接続す
る毎に、上記ワード線の配線容量分の電荷のみを、上記
昇圧回路から上記出力線を介して、１、ニアＦワード線
に供給すればよいので、従来の如くワード線を出力線に
接続する毎に、上記ワード線の配線容量分の電荷に加え
て、出力線の配線容量分の電荷および出力線に継なかる
充電用のコンテ゛ンサの容量分の電荷を動かす場合に較
へて、大巾に消費電力を低減できる。
置は、昇圧電圧検出回路が、ワード線を所定の電位に昇
圧するための出力線の電位を検出すると共に、上記出力
線に電荷を供給して上記出力線を昇圧する昇圧回路を上
記出力線の電位を所定の電位に維持するように制御する
ので、上記出力線の電位を、所定の電位に一定に維持で
きることになる。このため、上記ワード線を所定の電位
に昇圧するために、上記ワード線を上記出力線に接続す
る毎に、上記ワード線の配線容量分の電荷のみを、上記
昇圧回路から上記出力線を介して、１、ニアＦワード線
に供給すればよいので、従来の如くワード線を出力線に
接続する毎に、上記ワード線の配線容量分の電荷に加え
て、出力線の配線容量分の電荷および出力線に継なかる
充電用のコンテ゛ンサの容量分の電荷を動かす場合に較
へて、大巾に消費電力を低減できる。
第１図は本発明の半導体記憶装置の第１の実施例の回路
図、第２図は本発明の第２の実施例の回路図、第３図は
本発明の第３の実施例の回路図、第４図は上記第１の実
施例の昇圧回路１の回路図、第５図は上記第１の実施例
のプリチャージ回路の回路図、第６図は上記第１の実施
例のクランプ回路の回路図、第７図は従来の半導体記憶
装置の回路図、第８図は従来の半導体記憶装置のタイミ
ング図である。 ｗｌ、ｗ・・ワード線、ＣＷｌ、 ＣＷ・・ワード線の
配線容量。
図、第２図は本発明の第２の実施例の回路図、第３図は
本発明の第３の実施例の回路図、第４図は上記第１の実
施例の昇圧回路１の回路図、第５図は上記第１の実施例
のプリチャージ回路の回路図、第６図は上記第１の実施
例のクランプ回路の回路図、第７図は従来の半導体記憶
装置の回路図、第８図は従来の半導体記憶装置のタイミ
ング図である。 ｗｌ、ｗ・・ワード線、ＣＷｌ、 ＣＷ・・ワード線の
配線容量。
Claims (1)
- （１）ワード線選択時に、ワード線にスイッチング素子
を介して接続されて、上記ワード線を所定の電位に昇圧
するための出力線と、 上記出力線に電荷を供給して、上記出力線の電位を昇圧
する昇圧回路と、 上記出力線の電位を検出して、上記出力線の電位を所定
の電位に維持するように、上記昇圧回路を制御する昇圧
電位検出回路とを備えることを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33185690A JP3243249B2 (ja) | 1990-11-28 | 1990-11-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33185690A JP3243249B2 (ja) | 1990-11-28 | 1990-11-28 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001189106A Division JP3370656B2 (ja) | 2001-06-22 | 2001-06-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04195992A true JPH04195992A (ja) | 1992-07-15 |
| JP3243249B2 JP3243249B2 (ja) | 2002-01-07 |
Family
ID=18248422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33185690A Expired - Fee Related JP3243249B2 (ja) | 1990-11-28 | 1990-11-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3243249B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09185884A (ja) * | 1995-11-01 | 1997-07-15 | Hyundai Electron Ind Co Ltd | 高電位発生器 |
| JP2008152845A (ja) * | 2006-12-15 | 2008-07-03 | Toshiba Corp | 半導体記憶装置 |
| US9768685B2 (en) | 2014-09-11 | 2017-09-19 | Rohm Co., Ltd. | Bootstrap circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0233798A (ja) * | 1988-07-22 | 1990-02-02 | Nec Corp | 半導体集積化メモリ |
-
1990
- 1990-11-28 JP JP33185690A patent/JP3243249B2/ja not_active Expired - Fee Related
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