JPH0233798A - 半導体集積化メモリ - Google Patents
半導体集積化メモリInfo
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- JPH0233798A JPH0233798A JP63184169A JP18416988A JPH0233798A JP H0233798 A JPH0233798 A JP H0233798A JP 63184169 A JP63184169 A JP 63184169A JP 18416988 A JP18416988 A JP 18416988A JP H0233798 A JPH0233798 A JP H0233798A
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000010248 power generation Methods 0.000 claims description 13
- 239000003990 capacitor Substances 0.000 claims description 7
- 239000011159 matrix material Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明の半導体集積化メモリに関し、特に、極微細Ｍ］
：Ｓ）ランジスタを用いたタイナミックメモリ等の半導
体集積化メモリに関する。
：Ｓ）ランジスタを用いたタイナミックメモリ等の半導
体集積化メモリに関する。
従来、半導体集積化メモリは、メモリセルのスイッチツ
ク用のＭ Ｉ Ｓ ＋−ランシスタのテハイスサイズを
微細化することにより集積度を上げ、大容量化が実現さ
れてきた。学会報告によると、既に、４Ｍ〜１６Ｍビッ
トのグイナミックＲＡＭ（ＤＲＡＭ）が開発されている
。このような大容量ＤＲＡＭはヂップザイズを既存のも
のと同し程度に維持する必要があるため、１μｍ以下の
ケート長のＭＩＳトランジスタが使用される。
ク用のＭ Ｉ Ｓ ＋−ランシスタのテハイスサイズを
微細化することにより集積度を上げ、大容量化が実現さ
れてきた。学会報告によると、既に、４Ｍ〜１６Ｍビッ
トのグイナミックＲＡＭ（ＤＲＡＭ）が開発されている
。このような大容量ＤＲＡＭはヂップザイズを既存のも
のと同し程度に維持する必要があるため、１μｍ以下の
ケート長のＭＩＳトランジスタが使用される。
しかしながら、Ｍ Ｉ Ｓ トランジスタのグー１〜長
が１μｍ以下になると、従来の電源電圧５Ｖで使用した
場合は、ホラＩ・キャリアなどによるトランジスタの特
性劣化が生し易くなるので、長期的な信頼性を確保する
なめには５■以下の低電圧電源で動作させることが必要
になる。
が１μｍ以下になると、従来の電源電圧５Ｖで使用した
場合は、ホラＩ・キャリアなどによるトランジスタの特
性劣化が生し易くなるので、長期的な信頼性を確保する
なめには５■以下の低電圧電源で動作させることが必要
になる。
他方、電源電圧に関しては、既存システムとの互換性の
面から５Ｖ電源を用いるのが有利であるなめ、チップの
内部に低電圧電源となる内部電源発生回路を内蔵させ、
デツプへの外部電源電圧は５Ｖに、且つ、内部動作電圧
は５Ｖ以下の電圧にして用いられるが最も有利になる。
面から５Ｖ電源を用いるのが有利であるなめ、チップの
内部に低電圧電源となる内部電源発生回路を内蔵させ、
デツプへの外部電源電圧は５Ｖに、且つ、内部動作電圧
は５Ｖ以下の電圧にして用いられるが最も有利になる。
こうした内部電源発生回路を内蔵した大容量ＤＲＡＭの
一例としては、アイ・イー・イー・イー ジャーナル
オブ ソリッドーステートザーキッツ（ＩＥＥＥ ＪＯ
ＵＲＮＡＬ ＯＦ ５ＯＬＩＤ−８ＴＡＴＥ ＣＩＲＣ
ＵＩＴＳ）誌、５Ｃ−２１巻、第５号、第６０５〜６１
］頁（１９８６年１０月発行）記載の「実験的４Ｍピッ
Ｊ−ＣＭＯ３ＤＲＡＭ（ＡｎＥｘｐｒｉｍｅｎＬａｌ
４−Ｍｂｉｔ ＣＭＯ３ＤＲＡＭ）Ｊと題する古山（Ｔ
、ＦＵＲＵＹＡＭＡ）氏他の論文等に紹介されたものが
知られている。
一例としては、アイ・イー・イー・イー ジャーナル
オブ ソリッドーステートザーキッツ（ＩＥＥＥ ＪＯ
ＵＲＮＡＬ ＯＦ ５ＯＬＩＤ−８ＴＡＴＥ ＣＩＲＣ
ＵＩＴＳ）誌、５Ｃ−２１巻、第５号、第６０５〜６１
］頁（１９８６年１０月発行）記載の「実験的４Ｍピッ
Ｊ−ＣＭＯ３ＤＲＡＭ（ＡｎＥｘｐｒｉｍｅｎＬａｌ
４−Ｍｂｉｔ ＣＭＯ３ＤＲＡＭ）Ｊと題する古山（Ｔ
、ＦＵＲＵＹＡＭＡ）氏他の論文等に紹介されたものが
知られている。
第２図はかかる論文に紹介された４ＭビットＤＲＡＭの
回路図である。
回路図である。
第２図に示すように、このＤＲＡＭは、内部電源発生回
路５の出力端子（電圧■ｐＢ）からメモリアレイ部１と
制御信号発生回路を含む他の回路に電源を供給する構成
となっており、しがもこの電圧ＶｐＢは、外部電源の電
圧５Ｖがら降圧した３、５Ｖとなっている。この例は通
常のメモリ回路基準電圧発生回路４及び内部電源発生回
路５がオンチップ化された構成となっており、各部を’
Ｊ）ｔ、ｍ以下のグー１〜長Ｍ Ｉ Ｓ ＋−ランシス
タて構成しなとしても、ＭＩ Ｓトランジスタの特性劣
化を防止することができる。尚、この例の内部電源発生
回路５は、差動増幅器Ａ１と電流供給用のＭＩＳトラン
ジスタＱ３とがら構成されている。
路５の出力端子（電圧■ｐＢ）からメモリアレイ部１と
制御信号発生回路を含む他の回路に電源を供給する構成
となっており、しがもこの電圧ＶｐＢは、外部電源の電
圧５Ｖがら降圧した３、５Ｖとなっている。この例は通
常のメモリ回路基準電圧発生回路４及び内部電源発生回
路５がオンチップ化された構成となっており、各部を’
Ｊ）ｔ、ｍ以下のグー１〜長Ｍ Ｉ Ｓ ＋−ランシス
タて構成しなとしても、ＭＩ Ｓトランジスタの特性劣
化を防止することができる。尚、この例の内部電源発生
回路５は、差動増幅器Ａ１と電流供給用のＭＩＳトラン
ジスタＱ３とがら構成されている。
このように大容量ＤＲＡＭにおいては、特に、メモリア
レイ部］のＭ Ｉ Ｓ トランジスタＱ］のゲート長が
最も短くされるため、チップ内部に内部電源発生回路５
を内蔵させ、チップの外部電源電圧Ｖ。０が５Ｖであっ
ても、メモリアレイ部１等の動作電圧をｖｃｃ以下の３
．５Ｖという低電圧で動作させる。
レイ部］のＭ Ｉ Ｓ トランジスタＱ］のゲート長が
最も短くされるため、チップ内部に内部電源発生回路５
を内蔵させ、チップの外部電源電圧Ｖ。０が５Ｖであっ
ても、メモリアレイ部１等の動作電圧をｖｃｃ以下の３
．５Ｖという低電圧で動作させる。
この時、メモリセル２の駆動電圧としては、ビット線Ｂ
Ｌ、ＢＬには上記内部電源発生回路５の出力電圧ＶＰＢ
を供給するがワード線ＷＮにはビット線ＢＬ、ＢＬへ供
給される電圧よりも更にＭＩＳトランジスタＱ１の閾値
電圧（Ｖｉａ、）分以上高い電圧を与えることが必要で
ある。
Ｌ、ＢＬには上記内部電源発生回路５の出力電圧ＶＰＢ
を供給するがワード線ＷＮにはビット線ＢＬ、ＢＬへ供
給される電圧よりも更にＭＩＳトランジスタＱ１の閾値
電圧（Ｖｉａ、）分以上高い電圧を与えることが必要で
ある。
通常、ワード線ＷＬへの電圧（Ｖｖｈ）は、ビット線Ｂ
Ｌ、ＢＬへ供給される電圧がら更に、容量カップリング
によって高い電圧を作る、いわゆるブートストラップ方
式の電源回路６により発生している。
Ｌ、ＢＬへ供給される電圧がら更に、容量カップリング
によって高い電圧を作る、いわゆるブートストラップ方
式の電源回路６により発生している。
上述した従来の半導体集積化メモリは、ワード線ＷＬへ
供給する電圧ｖＰｗ′をブートストラップ方式の電源回
路６により発生ずる構成となっているので、この電源回
路６によりワード線Ｗ■−へ供給する電圧Ｖ Ｗ Ｐ
′を作る場合、昇圧用のカップリング容量値を正しく設
定しないと、ビット線ＢＬ、ＢＬの電圧に対し、閾値電
圧Ｖｔ１、より大幅に高い電圧、例えば２Ｖｉｈも高い
電圧となれ危険があり、これは、メモリアレイ部１の微
細のＭＩＳトランジスタＱ１の許容電圧の範囲を越えて
しまうことになり、信頼性が低下するという欠点がある
。
供給する電圧ｖＰｗ′をブートストラップ方式の電源回
路６により発生ずる構成となっているので、この電源回
路６によりワード線Ｗ■−へ供給する電圧Ｖ Ｗ Ｐ
′を作る場合、昇圧用のカップリング容量値を正しく設
定しないと、ビット線ＢＬ、ＢＬの電圧に対し、閾値電
圧Ｖｔ１、より大幅に高い電圧、例えば２Ｖｉｈも高い
電圧となれ危険があり、これは、メモリアレイ部１の微
細のＭＩＳトランジスタＱ１の許容電圧の範囲を越えて
しまうことになり、信頼性が低下するという欠点がある
。
本発明の目的は、ワード線に必要以上に高い電圧か供給
されるのを防止し、信頼性の向上をはかることができる
半導体集積化メモリを提供することにある。
されるのを防止し、信頼性の向上をはかることができる
半導体集積化メモリを提供することにある。
本発明の半導体集積化メモリは、それぞれ電荷蓄積用の
キャパシタと、ソースをこのキャパシタの一端と接続す
るスイッチング用のＭＴＳ）ランジスタとから成りマト
リクス状に配列された複数のメモリセルと、前記各ＭＩ
ｓトランジスタのドレインとそれぞれ接続する複数のビ
ット線と、前記各ＭＩＳトランジスタのゲートとそれぞ
れ接続する複数のワード線とを備えたメモリアレイ部と
、外部電源の電圧より低い第１の基準電圧を発生ずる第
１の基準電圧発生回路と、前記第１の基準電圧より少な
くとも前記ＭＩＳトランジスタの閾値電圧分たけ高くか
つ前記外部電源の電圧より低い第２の基準電圧を発生ず
る第２の基準電圧発生回路と、前記外部電源を入力して
前記第１の基準電圧と等しい電圧の電源を前記各ビット
線へ供給する第１の内部電源発生回路と、前記外部電源
を入力して前記第２の基準電圧と等しい電圧の電源を前
記各ツー１〜線へ供給する第２の内部電源発生回路とを
有している。
キャパシタと、ソースをこのキャパシタの一端と接続す
るスイッチング用のＭＴＳ）ランジスタとから成りマト
リクス状に配列された複数のメモリセルと、前記各ＭＩ
ｓトランジスタのドレインとそれぞれ接続する複数のビ
ット線と、前記各ＭＩＳトランジスタのゲートとそれぞ
れ接続する複数のワード線とを備えたメモリアレイ部と
、外部電源の電圧より低い第１の基準電圧を発生ずる第
１の基準電圧発生回路と、前記第１の基準電圧より少な
くとも前記ＭＩＳトランジスタの閾値電圧分たけ高くか
つ前記外部電源の電圧より低い第２の基準電圧を発生ず
る第２の基準電圧発生回路と、前記外部電源を入力して
前記第１の基準電圧と等しい電圧の電源を前記各ビット
線へ供給する第１の内部電源発生回路と、前記外部電源
を入力して前記第２の基準電圧と等しい電圧の電源を前
記各ツー１〜線へ供給する第２の内部電源発生回路とを
有している。
本発明においては、ワード線へ供給する電圧を発生ずる
のに、ビット線等に電圧を供給する第１の内部電源発生
回路とは別に、この内部電源発生回路の出力電圧を基準
としてこの出力電圧より少なくともメモリセルスイッチ
ング用のＭＩＳトランジスタの閾値電圧分より高く外部
電源電圧より低い電圧を得る第２の内部電源発生回路を
設けている。
のに、ビット線等に電圧を供給する第１の内部電源発生
回路とは別に、この内部電源発生回路の出力電圧を基準
としてこの出力電圧より少なくともメモリセルスイッチ
ング用のＭＩＳトランジスタの閾値電圧分より高く外部
電源電圧より低い電圧を得る第２の内部電源発生回路を
設けている。
従って、従来のブートストラップ回路のように必要以上
に高くなるということがなく、安定した正確な値の電圧
がワード線へ供給されるので、スイッチング用のＭＩＳ
）ランジスタに必要以上に高い電圧が供給されなくなり
、かつ確実にスイッチング動作が行なわれ、信頼性の向
上をはかることができる。
に高くなるということがなく、安定した正確な値の電圧
がワード線へ供給されるので、スイッチング用のＭＩＳ
）ランジスタに必要以上に高い電圧が供給されなくなり
、かつ確実にスイッチング動作が行なわれ、信頼性の向
上をはかることができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
メモリアレイ部１は、それぞれ電荷蓄積用のキャパシタ
Ｃ５と、ソースをこのキャパシタＣ５の一端と接続する
スイッチング用のＭＩ Ｓ）ランジスタＱ１とから成り
マトリクス状に配列された複数のメモリセル２と、各Ｍ
ＩＳ１〜ランジスタＱ１のドレインとそれぞれ接続する
複数のビット線ＢＬ、ＢＬと、各ＭＩＳトランジスタＱ
１のゲートとそれぞれ接続する複数のワード線Ｗ Ｌ、
とを備えている。
Ｃ５と、ソースをこのキャパシタＣ５の一端と接続する
スイッチング用のＭＩ Ｓ）ランジスタＱ１とから成り
マトリクス状に配列された複数のメモリセル２と、各Ｍ
ＩＳ１〜ランジスタＱ１のドレインとそれぞれ接続する
複数のビット線ＢＬ、ＢＬと、各ＭＩＳトランジスタＱ
１のゲートとそれぞれ接続する複数のワード線Ｗ Ｌ、
とを備えている。
第１の基準電圧発生回路４Ａは、第２の基準電圧発生回
路４Ｂを介して外部電源から電源を与えられ、外部電源
電圧ＶＣＣより低い第１の基準電圧ＶＲＩを発生する。
路４Ｂを介して外部電源から電源を与えられ、外部電源
電圧ＶＣＣより低い第１の基準電圧ＶＲＩを発生する。
第２の基準電圧発生回路４ｎは、外部電源と第１の基準
電圧発生回路４Ａの出力端との間に直列接続された抵抗
Ｒとドレイン、ゲートを共通接続したＭＩ Ｓトランジ
スタロ２とにより構成され、ＭＩＳトランジスタＱ２の
ゲート長をメモリセル２のＭＩＳトランジスタＱ１のゲ
ート長よりやや長くすることによりこのＭＩＳトランジ
スタＱ２の閾値電圧をＭ Ｉ Ｓ トランジスタＱ１よ
りやや大きい閾値電圧とし、第１の基準電圧ＶＲ１より
少なくともＭＩ Ｓ）ランジスタＱ１の閾値電圧分だけ
高く、かつ外部電源電圧ＶＣＣより低い第２の基準電圧
ＶＲ２を発生する。
電圧発生回路４Ａの出力端との間に直列接続された抵抗
Ｒとドレイン、ゲートを共通接続したＭＩ Ｓトランジ
スタロ２とにより構成され、ＭＩＳトランジスタＱ２の
ゲート長をメモリセル２のＭＩＳトランジスタＱ１のゲ
ート長よりやや長くすることによりこのＭＩＳトランジ
スタＱ２の閾値電圧をＭ Ｉ Ｓ トランジスタＱ１よ
りやや大きい閾値電圧とし、第１の基準電圧ＶＲ１より
少なくともＭＩ Ｓ）ランジスタＱ１の閾値電圧分だけ
高く、かつ外部電源電圧ＶＣＣより低い第２の基準電圧
ＶＲ２を発生する。
第１の内部電源発生回路５Ａは、差動増幅器Ａ１とＭ
Ｉ Ｓ トランジスタＱ３とを備え、外部電源（電圧Ｖ
。Ｃ）を入力して第１の基準電圧ＶＲＩと等しい電圧（
ＶＰＢ）の電源を各ビット線ＢＬＢ Ｌ、へ供給する。
Ｉ Ｓ トランジスタＱ３とを備え、外部電源（電圧Ｖ
。Ｃ）を入力して第１の基準電圧ＶＲＩと等しい電圧（
ＶＰＢ）の電源を各ビット線ＢＬＢ Ｌ、へ供給する。
第２の内部電源発生回路５Ｂは、差動増幅器Ａ２とＭＩ
Ｓトランジスタロ４とを備え、外部型等しい電圧（Ｖ
ｐｗ）の電源を各ワード線ＷＬへ供給する。
Ｓトランジスタロ４とを備え、外部型等しい電圧（Ｖ
ｐｗ）の電源を各ワード線ＷＬへ供給する。
従って、ワード線Ｗ＋−に供給される電源電圧ＶＰＷは
、ピッド線ＢＬ、Ｂｌ−に供給される電源電圧に対し、
メモリセル２のＭＩＳトランジスタＱ１の閾値電圧分よ
りわずかに高く、この電源電圧ＶＰＷは第１の基準電圧
Ｖ Ｂ 、及びＭＩ Ｓ）ランジスタＱ２により正確に
定まり安定しているので、スイッチング用のＭＩＳトラ
ンジスタＱ１は確実にスイッチング動作をし、かつワー
ド線ＷＬに必要以上に高い電圧が供給されないので、メ
モリセル２をはじめとする各部の信頼性の向上をはかる
ことができる。
、ピッド線ＢＬ、Ｂｌ−に供給される電源電圧に対し、
メモリセル２のＭＩＳトランジスタＱ１の閾値電圧分よ
りわずかに高く、この電源電圧ＶＰＷは第１の基準電圧
Ｖ Ｂ 、及びＭＩ Ｓ）ランジスタＱ２により正確に
定まり安定しているので、スイッチング用のＭＩＳトラ
ンジスタＱ１は確実にスイッチング動作をし、かつワー
ド線ＷＬに必要以上に高い電圧が供給されないので、メ
モリセル２をはじめとする各部の信頼性の向上をはかる
ことができる。
以上説明したように本発明は、ビット線へ供給する電源
電圧より少なくともメモリセルのスイッチング用のＭＩ
Ｓトランジスタの閾値電圧分たけ高く、かつ外部電源電
圧より低い電圧の電源を発生ずる第２の内部電源発生回
路を設け、この第２の内部電源発生回路からワード線へ
電源を供給する構成をすることにより、ワード線に必要
以−トに高い電圧が供給されるのを防止することができ
、各部の信頼性の向上をはかることができる効果がある
。
電圧より少なくともメモリセルのスイッチング用のＭＩ
Ｓトランジスタの閾値電圧分たけ高く、かつ外部電源電
圧より低い電圧の電源を発生ずる第２の内部電源発生回
路を設け、この第２の内部電源発生回路からワード線へ
電源を供給する構成をすることにより、ワード線に必要
以−トに高い電圧が供給されるのを防止することができ
、各部の信頼性の向上をはかることができる効果がある
。
第１図は本発明の一実施例を示す回路図、第２図は従来
の半導体集積化メモリの一例を示す回路図である。 １ ・メモリアレイ部、２・メモリセル、３・センス増
幅器、４，４Ａ、４Ｂ・・・基準電圧発生回路、５．５
Ａ 、５Ｂ・・内部電源発生回路、６・電源回路、Ａ
＋ 、 Ａ ２・・・増幅器、ＢＬ、ＢＬ・ビット線、
Ｃ５キャパシタ、Ｑｌ〜Ｑ４・・ＭＩＳ＋ヘランジスタ
、Ｒ・・抵抗、ＷＬ・ワード線。 ］１− 代理人弁理士内原
の半導体集積化メモリの一例を示す回路図である。 １ ・メモリアレイ部、２・メモリセル、３・センス増
幅器、４，４Ａ、４Ｂ・・・基準電圧発生回路、５．５
Ａ 、５Ｂ・・内部電源発生回路、６・電源回路、Ａ
＋ 、 Ａ ２・・・増幅器、ＢＬ、ＢＬ・ビット線、
Ｃ５キャパシタ、Ｑｌ〜Ｑ４・・ＭＩＳ＋ヘランジスタ
、Ｒ・・抵抗、ＷＬ・ワード線。 ］１− 代理人弁理士内原
Claims (1)
- それぞれ電荷蓄積用のキャパシタと、ソースをこのキャ
パシタの一端と接続するスイッチング用のＭＩＳトラン
ジスタとから成りマトリクス状に配列された複数のメモ
リセルと、前記各ＭＩＳトランジスタのドレインとそれ
ぞれ接続する複数のビット線と、前記各ＭＩＳトランジ
スタのゲートとそれぞれ接続する複数のワード線とを備
えたメモリアレイ部と、外部電源の電圧より低い第１の
基準電圧を発生する第１の基準電圧発生回路と、前記第
１の基準電圧より少なくとも前記ＭＩＳトランジスタの
閾値電圧分だけ高くかつ前記外部電源の電圧より低い第
２の基準電圧を発生する第２の基準電圧発生回路と、前
記外部電源を入力して前記第１の基準電圧と等しい電圧
の電源を前記各ビット線へ供給する第１の内部電源発生
回路と、前記外部電源を入力して前記第２の基準電圧と
等しい電圧の電源を前記各ワード線へ供給する第２の内
部電源発生回路とを有することを特徴とする半導体集積
化メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63184169A JPH0233798A (ja) | 1988-07-22 | 1988-07-22 | 半導体集積化メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63184169A JPH0233798A (ja) | 1988-07-22 | 1988-07-22 | 半導体集積化メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0233798A true JPH0233798A (ja) | 1990-02-02 |
Family
ID=16148573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63184169A Pending JPH0233798A (ja) | 1988-07-22 | 1988-07-22 | 半導体集積化メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0233798A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04195992A (ja) * | 1990-11-28 | 1992-07-15 | Sharp Corp | 半導体記憶装置 |
-
1988
- 1988-07-22 JP JP63184169A patent/JPH0233798A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04195992A (ja) * | 1990-11-28 | 1992-07-15 | Sharp Corp | 半導体記憶装置 |
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