KR100243895B1 - 반도체 장치 - Google Patents

Abstract

용량 소자의 면적 효율을 개선한다.

메모리 셀 캐패시터와 저장 노드와 동일한 구성을 구비하는 도전층(6a1∼6an)을 서로 분리하여 배치하고 제 3 의 도전층(14a)에 전기적으로 공통으로 접속한다. 이들 제 1 의 도전층 상에 캐패시터 절연막(17a)을 통해 메모리 셀 캐패시터의 셀플레이트에 상당하는 제 2 도전층(9a)을 형성한다. 제 1 의 도전층과 제 2 의 도전층의 대향 표면 면적이 커지게 되어, 한정된 면적내에서 수많은 병렬 단위 용량 소자를 형성하여, 면적 효율이 우수한 용량 소자를 실현할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE INCLUDING CAPACITANCE ELEMENT HAVING HIGH AREA EFFICIENCY}

본 발명은 면적 효율이 뛰어난 용량 소자의 구성에 관한 것으로, 특히 1 트랜지스터/1 캐패시터형 메모리 셀을 구비하는 다이나믹형 반도체 기억 장치에 사용되기에 적당한 저점유 면적의 용량 소자 및 이 용량 소자의 이용에 관한 것이다.

퍼스널 컴퓨터 등의 DRAM(다이나믹형 반도체 기억 장치)을 이용하는 응용 제품에 있어서는, 정보를 고속으로 처리하기 위해서, 고속 동작화 및 정보 비트수의 증대가 도모되고 있다. 이러한 응용 제품의 요구에 응하기 위해서, 응용 제품에 있어서 주기억 장치 등으로서 사용되는 DRAM도 마찬가지로, 고속 동작 및 다(多) I/0 화(化)(데이타 입력/출력 비트수(입출력 노드의 수)의 증가)가 진행되고 있다.

고속 동작은 DRAM내의 신호선의 고속 충방전을 가져오고, 또한 다입출력화는 동시에 동작하는 입력/출력 버퍼 회로의 수의 증대를 가져오기 때문에, 전원선으로부터의 충전 전류 및 접지 전위로의 방전 전류가 증대한다. 따라서, DRAM 칩상의 전원선 및 접지선상의 전압 노이즈가 커져, 장치의 내부 회로가 안정하게 동작하는 전압 범위를 정하는 동작 마진이 작게 되어, DRAM을 안정하게 동작시키는 것이 곤란해진다. 예를 들어, 전원 전압이 5 V에서 전압 노이즈가 0.5 V일 때, 전원 전압이 4.5 V에서도 장치가 안정하게 동작하고 있는 상태를 가정한다. 동일한 조건하에서 전압 노이즈가 1.0 V로 커지면, 전원 전압이 5 V일 때, 이 전압 노이즈에 의해 회로가 4 V의 전원 전압에 따라 동작하기 때문에, 전원 전압이 5 V보다 저하하면 전압 노이즈에 의해 내부 회로의 안정 동작이 보장되지 않는다.

특히, 16 M 비트 DRAM 이후 세대의 DRAM에서는, 외부 전원 전압을 강압하여 내부 전원 전압을 생성하는 내부 전원 회로를 마련하는 방식이 주류로 되어 있다. 이 내부 전원 회로에서는, 외부 전원 노드와 내부 전원선 사이에 MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스터)가 마련된다. 이 MOS 트랜지스터의 게이트 전위를 내부 전원선상의 전압 레벨에 따라 조정하여, 외부 전원 노드로부터 내부 전원선으로 흐르는 전류량을 조정하므로써, 원하는 전압 레벨의 내부 전원 전압을 생성한다.

내부 회로가 동작하여, 내부 전원선으로부터 내부 회로로 충전 전류가 흐를 때, 이 충전 전류는 외부 전원 노드로부터 MOS 트랜지스터를 통해 공급된다. MOS 트랜지스터에는 채널 저항이 존재한다. 따라서, 내부 전원 회로가 마련되지 않은 것에 비해, 내부 전원선의 임피던스가, 이 채널 저항에 의해 높게되며, 충전 전류가 생겼을 때의 내부 전원선상의 전압 저하량이 이 임피던스 성분에 의해 더욱 커져(전압 강하량은 임피던스 성분 Z와 충전 전류 I의 곱으로 주어진다), 전압 노이즈가 보다 크게 되며, 이 전압 노이즈에 의한 동작 마진이 감소되는 문제가 보다 현저하게 나타난다.

전술한 바와 같은 전원선 및 접지선상의 전압 노이즈의 영향을 억제하기 위해, 전원선과 접지선 사이에 디커플링 용량이 마련된다. 이러한 디커플링 용량은, 전원선상의 전원 전압과 접지선상의 접지 전압을 양동작 전원 전압으로서 동작하는 내부 회로의 근방에 배치된다. 내부 회로가 동작하여, 전원선의 전류를 소비하여, 이 전원선상의 전원 전압이 저하되는 경우, 디커플링 용량은 그 축적 전하에 의해 전류를 전원선을 통해 내부 회로로 공급한다. 이에 따라, 내부 회로가 소비하는 전류가 보상되고, 전원선의 전원 전압의 변동이 억제된다.

한편, 내부 회로의 동작시, 방전 전류에 의해 접지선의 접지 전압 레벨이 상승하는 경우에는, 이 디커플링 용량이 내부 회로로부터의 방전 전류를 흡수하여, 접지선상의 접지 전압의 변동을 억제한다.

또한, 반도체 장치에 있어서는, 일반적으로 소정의 내부 노드의 전압을 안정하게 유지하기 위한 안정화 용량 및 소정의 레벨의 전압을 발생하기 위해서 차지펌프 용량이 사용되는 것이 많다. 이러한 차지펌프 용량을 사용하는 회로로서는, DRAM에서 선택 워드선상에 전달되는 승압 전압을 발생하기 위한 차지펌프 회로, 및 메모리 셀 어레이의 기판 영역으로 인가되는 기판 바이어스용 부전압을 발생하기 위한 차지펌프 회로 등이 있다.

전술한 디커플링 용량이 공급 또는 흡수하는 전류는, 그 축적 전하량에 의해 결정된다. 따라서, 디커플링 용량에 의한 전압 노이즈의 억제 효과는, 이 디커플링 용량의 용량값이 클수록 크다(Q= C·V의 관계로부터 : Q는 축적 전하량, C는 정전용량, V는 용량에 인가되는 전압).

일반적으로, 용량의 용량값은 전극의 대향 면적에 비례하기 때문에, 이 디커플링 용량의 용량값을 크게 하면, 용량의 점유 면적이 증대하고, 이에 따라 칩면적이 증대하기 때문에 칩 코스트가 상승한다.

또한, 안정화 용량 및 차지펌프 용량에 있어서도 그 기능을 충분히 실현하기위해서는, 그 용량값을 크게 할 필요가 있다. 따라서, 디커플링 용량과 마찬가지로, 이들의 용량의 용량값을 크게 하는 경우에도, 점유 면적 증가에 의한 칩코스트가 상승하는 문제가 생긴다.

일본 특개소 제 64-80066호 공보에 있어서는, MOS 트랜지스터의 상부에, DRAM 메모리 셀의 스택형 캐패시터의 전극층과 동일 배선층의 도전층을 사용하여 용량을 형성하므로써 제조 공정의 증가를 수반하지 않고 용량의 점유면적을 저감하는 구성이 나타나 있다. 그러나, 이 특개소 제 64-80066호 공보에 있어서는, 스택형 캐패시터의 저장 노드 전극층 및 셀플레이트 전극층과 동일 배선층의 도전층을 대향전극으로서 이용하고 있을 뿐이며, 등가적으로 평행 평판 전극형 용량을 구성하고 있어, 소점유 면적으로 충분한 크기의 용량값을 실현하는 것은 곤란하다.

또한, 용량의 절연막은, 메모리 셀 캐패시터의 절연막과 같은 막두께이기때문에, 이 경우 용량의 내압은 전원 전압 VCC의 1/2로 되어, 전원선 및 접지선의 노이즈를 억제하기 위한 디커플링 용량으로서 이용하는 것은 곤란하다.

또한, 일본 특개평 제 7-106518호 공보에 있어서는, DRAM 메모리 셀의 스택형 캐패시터와 동일 제조 공정으로 전원 바이패스 캐패시터 즉, 디커플링 용량을 형성하는 구성이 나타나 있다. 그러나, 이 특개평 제 7-106518호 공보에 있어서는, 디커플링 용량의 내압을 크게하기 위해서, 메모리 셀 캐패시터의 제조 공정에 부가하여, 더욱 이 내압을 증가시키기 위한 유전체막을 전원 바이패스 캐패시터 제조시에 형성할 필요가 있으며, 완전히 동일한 제조공정만으로 전원 바이패스 캐패시터를 형성하는 것은 할 수 없다. 또한, 이 특개평 제 7-106518호 공보에 있어서도, 전원 바이패스 캐패시터는, 평행 전극형 캐패시터의 구성을 구비하고 있고, 소점유 면적으로 충분한 크기의 용량값을 실현하는 것은 곤란하다.

따라서, 본 발명의 목적은, 면적 효율이 뛰어난 용량 소자를 구비하는 반도체 장치를 제공하는 것이다.

본 발명의 다른 목적은, DRAM에서 사용하기에 알맞은 면적 효율이 뛰어난 용량 소자 구조를 실현하는 것이다.

본 발명의 또다른 목적은, 스택형 캐패시터를 갖는 메모리 셀을 구비하는 DRAM에서 사용하기에 알맞은 면적 효율이 뛰어난 용량 소자를 제공하는 것이다.

본 발명의 또다른 목적은, 면적 효율이 뛰어나고, 신뢰성이 높은 안정화 용량, 디커플링 용량 또는 결합 용량을 구비하는 반도체 장치를 제공하는 것이다

도 1은 본 발명이 적용되는 DRAM의 메모리 셀의 구성을 도시한 도면

도 2는 DRAM의 게이트 캐패시터와 메모리 셀 캐패시터의 단위 면적당 용량과의 관계를 도시한 도면

도 3은 본 발명에 따른 반도체 장치의 구성의 일례를 도시한 도면

도 4는 도 3에 도시된 반도체 장치의 변형예의 구성을 도시한 도면

도 5a는 본 발명에 따른 반도체 장치의 다른 구성을 도시하며, 도 5b는 그 동작 파형을 도시한 도면

도 6a는 본 발명이 적용되는 또다른 구성을 도시하며 도 6b는 그 동작을 도시한 파형도

도 7은 본 발명에 따른 반도체 장치의 또다른 구성을 도시한 도면

도 8은 본 발명이 적용되는 DRAM의 메모리 셀의 단면 구조를 개략적으로 도시한 도면

도 9는 본 발명의 실시예 1의 용량 소자의 단면 구조 및 평면 레이아웃을 도시한 도면

도 10a는 본 발명의 실시예 1의 용량 소자의 단위 용량 소자의 전기적 등가 회로를 도시하며, 도 10b는 본 발명에 따른 용량 소자의 전기적 등가 회로를 도시한 도면

도 11은 본 발명의 실시예 1의 제 1 의 변형예 및 그 단위 용량 소자의 전기적 등가 회로를 도시한 도면

도 12는 본 발명의 실시예 1의 제 2 의 변형예의 구성을 도시한 도면

도 13은 본 발명의 실시예 1의 제 3 의 변형예의 구성을 개략적으로 도시한 도면

도 14는 본 발명의 실시예 1의 제 4 의 변형예의 구성을 개략적으로 도시한 도면

도 15는 본 발명의 실시예 1의 제 5 의 변형예의 구성을 개략적으로 도시한 도면

도 16은 본 발명의 실시예 1의 제 6 의 변형예의 구성을 개략적으로 도시한 도면

도 17은 본 발명의 실시예 1의 제 7 의 변형예의 구성의 전기적 등가 회로를 도시한 도면

도 18은 본 발명의 실시예 1의 용량 소자의 평면 배치를 도시한 도면

도 19는 본 발명의 실시예 1의 용량 소자의 다른 평면 레이아웃을 도시한 도면

도 20은 본 발명의 실시예 2의 용량 소자의 단면 구조 및 전기적 등가 회로를 도시한 도면

도 21은 본 발명의 실시예 2의 제 1 의 변형예의 개략 단면 구조 및 전기적 등가 회로를 도시한 도면

도 22는 본 발명의 실시예 2의 제 2 의 변형예의 개략 단면 구조 및 전기적 등가 회로를 도시한 도면

도 23은 본 발명의 실시예 2의 제 3 의 변형예의 개략 단면 구조 및 전기적 등가 회로를 도시한 도면

도 24는 본 발명의 실시예 2의 제 4 의 변형예의 개략 단면 구조 및 전기적 등가 회로를 도시한 도면

도 25는 본 발명의 실시예 2의 제 5 의 변형예의 개략 단면 구조 및 전기적 등가 회로를 도시한 도면

도 26은 본 발명의 실시예 2의 제 7 의 변형예의 개략 단면 구조를 도시한 도면

도 27은 본 발명의 실시예 3의 용량 소자의 개략 단면 구조 및 전기적 등가 회로를 도시한 도면

도 28은 본 발명의 실시예 3의 제 1 의 변형예의 개략 단면 구조 및 전기적 등가 회로를 도시한 도면

도 29는 본 발명의 실시예 3의 제 2 의 변형예의 개략 단면 구조 및 전기적 등가 회로를 도시한 도면

도 30은 본 발명의 실시예 3의 제 3 의 변형예의 개략 단면 구조 및 전기적 등가 회로를 도시한 도면

도 31은 본 발명의 실시예 3의 제 4 의 변형예의 개략 단면 구조 및 전기적 등가 회로를 도시한 도면

도 32는 본 발명의 실시예 3의 제 5 의 변형예의 개략 단면 구조 및 전기적 등가 회로를 도시한 도면

도 33은 본 발명의 실시예 3의 제 7 의 변형예의 개략 단면 구조를 도시한 도면

도 34는 본 발명의 실시예 4의 용량 소자의 개략 단면 구조 및 전기적 등가 회로를 도시한 도면

도 35는 본 발명의 실시예 4의 제 1 의 변형예의 개략 단면 구조 및 전기적 등가 회로를 도시한 도면

도 36은 본 발명의 실시예 4의 제 2 의 변형예의 개략 단면 구조 및 전기적 등가 회로를 도시한 도면

도 37은 본 발명의 실시예 4의 제 5 의 변형예의 개략 단면 구조 및 전기적 등가 회로를 도시한 도면

도 38은 본 발명의 실시예 4의 제 6 의 변형예의 개략 단면 구조 및 전기적 등가 회로를 도시한 도면

도 39는 본 발명의 실시예 4의 제 7 의 변형예의 개략 단면 구조 및 전기적 등가 회로를 도시한 도면

도 40은 본 발명의 실시예 4의 용량 소자를 구비하는 반도체 장치의 개략 구성 및 그 동작 파형을 도시한 도면

도 41은 본 발명의 실시예 4의 용량 소자를 구비하는 반도체 장치의 다른 구성 및 그 동작 파형을 도시한 도면

도 42는 본 발명의 실시예 4의 용량 소자를 구비하는 반도체 장치의 또다른 구성 및 그 동작 파형을 도시한 도면

도 43은 본 발명의 실시예 4의 용량 소자를 구비하는 반도체 장치의 또다른 구성 및 그 동작 파형을 도시한 도면

도 44는 본 발명의 실시예 4의 용량 소자를 구비하는 반도체 장치의 또다른 구성을 도시한 도면

도 45는 도 44에 도시된 반도체 장치의 동작을 도시한 신호 파형도

도 46은 본 발명의 실시예 1 내지 3의 용량 소자의 단위 면적당 용량과 DRAM의 기억 용량과의 관계를 도시한 도면

도 47은 본 발명의 실시예 5에 따른 용량 소자의 평면 레이아웃, 단면 구조 및 전기적 등가 회로를 도시한 도면

도 48은 본 발명의 실시예 5의 반도체 장치의 다른 구성을 도시한 도면

도 49는 본 발명의 실시예 5의 반도체 장치의 또다른 구성을 도시한 도면

도 50은 본 발명의 실시예 5의 반도체 장치의 또다른 구성을 도시한 도면

도 51은 본 발명의 실시예 5의 변형예의 구성을 도시한 도면

도 52는 본 발명의 실시예 5의 변형예의 구성을 개략적으로 도시한 도면

도 53은 본 발명의 실시예 5의 또다른 변형예의 구성을 개략적으로 도시한 도면

도 54는 본 발명의 실시예 6의 용량 소자와 한쪽 전극 노드 및 DRAM 메모리 셀 캐패시터의 저장 노드의 레이아웃 및 본 발명의 실시예 6의 효과를 설명하기 위한 도면

도 55는 본 발명의 실시예 7에 따른 용량 소자의 구성을 개략적으로 도시한 도면

도 56은 도 55에 도시된 중간 전압 인가 회로의 변형예의 구성을 도시한 도면

도 57은 도 55에 도시된 중간 전압 인가 회로의 또다른 구성을 도시한 도면

도 58a 및 도 58b는, 도 57에 도시된 제어 전압 발생 회로의 내부구성을 도시한 도면

도 59는 도 57에 도시된 제어 전압 발생 회로의 변형예의 구성을 도시한 도면

도 60은 본 발명의 실시예 7의 변형예의 구성을 도시한 도면

도 61은 본 발명의 실시예 7에 따른 반도체 장치의 또다른 구성을 개략적으로 도시한 도면

도 62는 도 61에 도시된 중간 전압 인가 회로의 변형예의 구성을 도시한 도면

도 63은 도 61에 도시된 중간 전압 인가 회로의 또다른 변형예의 구성을 도시한 도면

도면의 주요 부분에 대한 부호의 설명

MC : 메모리 셀 MT : 액세스 트랜지스터

MS : 메모리 셀 캐패시터 BL : 비트선

WL : 워드선 Na : 신호 입력 노드

Nb : 기준 전압 입력 노드 CST : 용량 소자

VPC : VPP 발생 회로 RXD : ΦW 발생 회로

RD : 로우 디코드 회로 WD : 워드선 구동 회로

CVG : 제어 전압 발생 회로 MVG : 중간 전압 발생 회로

PE : 프리차지/등화 회로 SA : 센스 앰프

1 : 반도체 기판 영역 2a∼2j : 불순물 영역

3a∼3d : 워드선 3e∼3j : 워드선 상당의 도전층

6a, 6b : 저장 노드 6e, 6d : 저장 상당 제 1 도전층

8a∼8e : 필드절연막 9 : 셀플레이트

9a : 셀플레이트 상당의 제 2 도전층 3n : 워드선 상당의 도전층

10, 10a, 10ba : N 웰 30a∼30f : 워드선 상당의 도전층

50a∼50f : 비트선 상당의 도전 6a1∼6an : 제 1 도전층

25a : 비트선 상당의 도전층 13a : 워드선 상당의 도전층

청구항 1에 관한 반도체 장치는, 한쪽 전극 노드와 다른쪽 전극 노드를 갖는 용량 소자를 포함한다. 이 용량 소자는, 한쪽 전극 노드에 전기적으로 접속되는 제 1 도전형의 반도체 기판 영역 표면에, 서로 간격을 두고 배치되는 다수의 제 1 도전형의 제 1 의 불순물 영역과, 이들 다수의 제 1 의 불순물 영역에 각각 전기적으로 접속되고, 반도체 기판 영역 표면상에 소정 형상으로 형성되며, 서로 물리적으로 분리되어 배치되는 다수의 제 1 의 도전층과, 이들 다수의 제 1 의 도전층과 절연막을 통해 대향하여 배치되며, 다른쪽 전극 노드에 전기적으로 접속되는 제 2 의 도전층을 구비한다.

청구항 2에 관한 반도체 장치는, 한쪽 전극 노드와 다른쪽 전극 노드를 갖는 용량 소자를 포함한다. 이 용량 소자는, 반도체 기판 영역 표면상에 각각이 소정 형상으로 형성되고 서로 간격을 두고 배치되는 다수의 제 1 의 도전층과, 이들 다수의 제 1 의 도전층상에 절연막을 통해 이들 다수의 제 1 의 도전층과 대향하여 배치되며 한쪽 전극 노드에 전기적으로 접속되는 제 2 의 도전층과, 이들 다수의 제 1 의 도전층과 반도체 기판 영역 사이에 형성되며 다수의 제 1 의 도전층에 공통으로 전기적으로 접속되고 다른쪽 전극 노드에 전기적으로 접속되는 제 3 의 도전층을 구비한다.

청구항 3에 관한 반도체 장치는, 반도체 기판 표면상에 각각이 소정 형상으로 형성되며 서로 간격을 두고 배치되는 다수의 제 1 의 도전층과, 이들 다수의 제 1 의 도전층상에 절연막을 통해 다수의 제 1 의 도전층과 대향하여 배치되고 한쪽 전극 노드에 전기적으로 접속되는 제 2 의 도전층과, 다수의 제 1 의 도전층과 반도체 기판 영역과의 사이에 형성되며 다수의 제 1 의 도전층에 공통으로 전기적으로 접속되고 다른쪽 전극 노드에 전기적으로 접속되는 제 3 의 도전층과, 이 제 3 의 도전층과 대향하고 반도체 기판 영역 표면에 형성되는 두꺼운 절연막을 구비한다.

청구항 4에 관한 반도체 장치는, 제 1 및 제 2 의 노드의 사이에 직렬로 접속되는 다수의 용량 소자와, 이들 다수의 용량 소자의 용량 소자간의 접속 노드에, 각 용량 소자의 전극간 전압이 제 1 및 제 2 의 노드의 전압차의 이들 다수의 용량 소자의 수의 역수배 이하가 되도록, 제 1 및 제 2 의 노드 전압의 사이의 전압을 인가하는 수단을 구비한다.

발명의 실시예

[발명의 원리적 구성]

도 1은, 본 발명이 적용되는 반도체 장치인 DRAM의 메모리 셀의 구성을 도시한 도면이다. 도 1에 있어서, 메모리 셀 MC는, 비트선 BL과 워드선 WL의 교차부에 대응하여 배치된다. 이후에 DRAM의 전체 구성에 대해서는 설명하겠지만, 메모리 셀 MC는, 행렬 형태로 배치된다. 워드선 WL은, 메모리 셀의 각 행에 대응하여 배치되고, 각각에 대응하는 행의 메모리 셀 MC가 접속된다. 비트선 BL은, 메모리 셀의 열 각각에 대응하여 배치되어, 각각에 대응하는 열의 메모리 셀이 접속된다. 통상, 비트선 BL은, 쌍을 이루어 배치되고, 쌍을 이룬 다른쪽 비트선(상보의 비트선)은, 이 비트선 BL에 대한, 메모리 셀 데이타 판독시의 기준 전위를 제공한다.

메모리 셀 MC는, 정보를 전하의 형태로 저장하기 위한 메모리 셀 캐패시터 MS와, 워드선 WL의 선택시 도통하여, 메모리 셀 캐패시터 MS의 저장 노드 SN을 비트선 BL (또는 상보의 비트선 /BL)에 접속시키는 n 채널 MOS 트랜지스터로 구성되는 액세스 트랜지스터 MT를 포함한다. 메모리 셀 캐패시터 MS의 다른쪽 전극 노드(셀플레이트 전극 노드)로는, 중간 전압(셀플레이트전압) VCP가 인가된다. 이 중간 전압 VCP는, DRAM의 동작 전원 전압 VCC와 접지 전압 GND의 차의 1/2인 전압 레벨이다. 이하의 설명에 있어서, 동작 전원 전압은 외부로부터 제공되는 전원 전압 및 내부에서 외부 전압을 강압하여 생성되는 내부 전원 전압 양자중 어느 하나이어도 좋으며, 동작 전원 전압과 이용되는 전압을 나타낸다. 또, 전압 레벨은 접지 전압을 기준으로 하여 특정한다.

메모리 캐패시터 MS는 소점유 면적으로 큰 용량값을 실현하기 위해 그 캐패시터의 절연막은 얇게 된다. 얇은 캐패시터 절연막을 갖는 메모리 셀 캐패시터 MS의 내압을 보증하기 위해, 중간 전압 레벨의 셀플레이트 전압 VCP가 셀플레이트 전극 노드 SC로 인가된다. 한편, 워드선 WL의 전위는 다음에 설명하겠지만, 동작 전원 전압 레벨보다도 높은 레벨까지 선택할 때 승압된다. 따라서, 이 액세스 트랜지스터 MT의 게이트 절연막은 그 내압을 보증하기 위해, 메모리 셀 캐패시터 MS의 두께보다 두껍게 된다.

도 2는 액세스 트랜지스터 MT를 이용하는 캐패시터(게이트 캐패시터)와 메모리 셀 캐패시터 MS의 단위 면적당 용량값과 DRAM의 기억 용량과의 관계를 도시한 도면이다. 도 2에 있어서, 횡축에 DRAM의 기억 용량을 도시하고 종축에 단위 면적(마이크로미터 제곱)당 용량값(단위 fF)을 도시한다. 액세스 트랜지스터 MT를 이용하는 게이트 캐패시터는 그 내압은 전원 전압 이상이다. 그 게이트 캐패시터에 사용되는 트랜지스터는 주변 회로 또는 논리 회로에 포함되는 MOS 트랜지스터와 같은 형태이어도 좋다. 따라서, 도 2에 있어서는 액세스 트랜지스터 MT, 주변 회로 또는 논리 회로인 MOS 트랜지스터를 사용한 캐패시터 Cg의 단위 용량값 C0이 도시된다. 한편, 메모리 셀 캐패시터 MS는 소점유 면적으로 충분히 큰 용량값을 실현하기 위해, 셀플레이트가 중간 전압 VCC/2(=VCP)이다. 이 메모리 셀 캐패시터 MS의 내압은 따라서, VCC/2이다. 이 MOS 트랜지스터와 동일 용도로 메모리 셀 캐패시터 MS를 이용하는 경우, 이 내압 특성을 전원 전압 VCC로 하기 위해, 2 개의 메모리 셀 캐패시터 MS를 직렬로 연결해서 사용한다. 이 경우, 그 용량값의 직렬 접속에 의한 저하를 보상하기 위해, 메모리 셀 캐패시터 MS의 면적이 두 배로 된다. 따라서, 메모리 셀 캐패시터 MS를 사용하는 경우 곡선 Ⅲ에 도시된 것과 같이 C0=CS/4의 관계가 충족된다. 즉, 실제의 메모리 셀 캐패시터 MS의 용량값 CS는 도 2에 도시된 종축의 값의 1/4의 값으로 된다(도 2에 도시된 종축의 용량값 C0은 단위 면적당의 용량값을 나타내고 있다).

도 2에 도시한 바와 같이, MOS 트랜지스터를 이용한 게이트 캐패시터 및 메모리 셀 캐패시터 MS중 어느쪽에 있어서도, DRAM의 기억 용량이 증가함에 따라, 그 용량값 Cg 및 CS는 증가한다. 게이트 캐패시터의 경우, 게이트 절연막의 막두께 및 채널폭/채널 길이가 스케일링측에 따라 스케일 다운된다. 따라서, 고집적화가 진행되어도, 그 용량값은 증가하지만, 그 증가의 정도는 비교적 작다(곡선 I 참조). 한편, 메모리 셀 캐패시터 MS의 경우, DRAM의 기억 용량이 증가함에 따라서, 그 점유면적이 저감되더라도, 이하에 말하는 이유때문에, 거의 동등한 크기의 용량값을 실현하기 때문에, DRAM의 기억 용량의 증가에 따라, 그 단위 용량값 C0는 MOS 캐패시터의 용량값에 비해 급속히 증가한다(곡선 Ⅱ 참조).

DRAM에서는, 메모리 셀 MC의 기억 정보의 판독은, 비트선 BL (또는 /BL)에 나타나는 전압(판독 전압) △V를 검지증폭함으로써 행해진다. 이 판독 전압 △V는, 메모리 셀 캐패시터 MS의 용량값 CS와 비트선 BL (또는 /BL)의 용량값 CB의 비, CS/CB가 커질수록, 그 절대값이 커진다. 비트선 용량 CB는, 비트선 BL (또는 /BL)의 길이 및 비트선에 접속되는 액세스 트랜지스터 MT의 수에 의해 결정된다. 이 비트선 용량 CB를 될 수 있는 한 작게 하기 위해서, 통상 DRAM에서는, 블럭 분할 방식 등이 취해지고, 비트선의 길이가 짧게 되고 또한 비트선에 접속되는 메모리 셀의 수가 작게 된다. 그렇지만, 이 비트선 용량 CB의 값을 작게 해도 한도가 있다. 따라서, 메모리 셀 캐패시터 MS의 용량값 CS를 될 수 있는 한 크게하는 것이, 판독 전압 △V의 절대값을 크게하기 위해서 필요하다.

또한, DRAM 에서는, 입사 알파선에 의해 정공·전자쌍의 생성에 의한 축적 전하량의 변화가 생기면, 판독 전압 △V의 값이 변화하여, 메모리 셀 데이타의 정확한 판독이 불가능하게 된다. 스태틱 랜덤 액세스 메모리(SRAM)에 있어서는, 메모리 셀은 플립플롭의 구성을 구비하고 있고, 또한 플래시 메모리(비휘발성 반도체 기억 장치)의 메모리 셀은 플로팅 게이트의 축적전하에 의해 메모리 트랜지스터의 임계치 전압을 결정하고 있으며, 이들의 메모리 셀에 대한 입사 알파선의 영향은 DRAM 메모리 셀에 비해서 작다. 이 알파선의 영향을 저감하고, 또 충분한 판독 전압 △V를 생성하기 위해서, DRAM 에서는, 메모리 셀 캐패시터 MS의 축적전하량은 될 수 있는 한 크게 된다. 특히, 동작전원 전압 VCC가 2.5 V 또는 1.2 V로 작아지면, 이 메모리 셀 캐패시터 MS의 축적전하량이 저감하기 때문에, 충분한 크기의 메모리 셀 캐패시터 MS의 용량값이 필요하게 된다.

전술한 바와 같은 관점에서, DRAM의 메모리 셀 캐패시터의 용량값은, 집적도에 관계없이 거의 일정한 크기(30∼35 fF)의 값이 필요하게 된다.

도 2에 있어서는, 직선 I는, MOS 캐패시터의 용량값 Cg를 나타내며, 직선 II는, 메모리 셀 캐패시터를 2 개 직렬로 한 경우의 단위 면적당 용량값을 나타내고, 직선 III는, 실제의 메모리 셀 캐패시터의 용량값을 나타낸다. 메모리 셀 캐패시터 MS 및 MOS 캐패시터의 단위 면적당 용량값 C0의 값을 도 2에 있어서 합쳐서 나타낸다.

이 도 2에 도시된 바와 같이, 예를 들면 16M 비트 DRAM 에서는, 메모리 셀 캐패시터 MS를 사용하는 용량의 용량값은 게이트 캐패시터의 용량값의 0.8배이고, 64 M 비트 DRAM의 경우, 메모리 셀 캐패시터 MS를 사용하는 용량의 단위 면적당 용량값은 게이트 캐패시터의 단위 면적당 용량값의 1.5배로 되며, 256 M 비트 DRAM 에서는, 메모리 셀 캐패시터 MS를 사용하는 용량의 단위 면적당 용량값은 게이트 캐패시터의 단위 면적당의 용량값의 약 2.5배로 된다. 즉, 64M 비트 DRAM 이후 세대의 DRAM에서는, 메모리 셀 캐패시터 MS를 사용하는 용량쪽이 게이트 캐패시터에 비해 면적 효율이 뛰어나고, 또한 DRAM의 기억 용량의 증대에 따라 급격히 양자의 용량값의 차가 커진다. 본 발명은 이 메모리 셀 캐패시터 MS의 게이트 캐패시터에 대한 특징을 효율적으로 살려 면적 효율이 뛰어난 용량 소자를 실현한다. 특히, 본 발명에 있어서는, 16M 비트보다 기억 용량이 작은 DRAM의 메모리 셀 캐패시터이더라도, 게이트 캐패시터보다도 충분히 큰 용량값을 소점유 면적으로 실현하는 면적 효율이 뛰어난 용량 소자를 실현한다.

[본 발명의 적용예 1]

도 3a 및 3b은, 본 발명의 용량 소자가 적용되는 회로의 구성을 도시한 도면이다. 도 3a에 있어서는, 입력 노드 Na로 주어지는 입력 신호 IN과 기준 전압 입력 노드 Nb에 주어지는 기준 전압 Vref를 비교하는 비교회로 CMP가 도시된다. 이 비교회로 CMP는, 전원 노드 VCC상의 전원 전압 VCC와 접지노드 VSS 상의 접지 전압 VSS (노드와 그 위의 전압을 같은 부호로 나타낸다)를 양동작 전원 전압으로서 동작하여, 입력 신호 IN이 기준 전압 Vref보다도 전압 레벨이 높은 경우에는 그 출력신호 OUT를 H 레벨로 하며, 반대로, 입력 신호 IN이 기준 전압 Vref보다도 낮은 경우에는, 출력신호 OUT를 L 레벨로 한다.

이 기준 전압 입력 노드 Nb와 접지노드 VSS 사이에, 본 발명에 따른 메모리 셀 캐패시터를 이용하는 용량 CST가 마련된다.

고속으로 신호를 전송하기 위해서, 이 입력 신호 IN의 진폭 및 전압 레벨이 작게 된다. 특히, 최근에는, 입력 신호 IN의 H 레벨이 1. 2 V이고, 입력 신호 IN의 진폭이 0. 8 V 같은 인터페이스가 사용되고 있다. 이러한 입력 신호 IN의 논리 레벨을 판정하여, 대응하는 논리 레벨의 출력신호 OUT를 생성하기 위해서, 인터페이스부에, 도 3a에 도시한 바와 같은 비교회로 CMP가 마련된다.

도 3b는, 이 도 3a에 도시된 비교회로 CMP의 내부 구성의 일례를 도시한 도면이다. 도 3b에 있어서, 비교회로 CMP는, 전류 미러(current mirror)회로를 구성하는 p 채널 MOS 트랜지스터 PQa 및 PQb와, 입력 신호 IN과 기준 전압 Vref를 비교하는 비교단을 구성하는 n 채널 MOS 트랜지스터 NQa 및 NQb를 구비한다. p 채널 MOS 트랜지스터 PQa 및 PQb의 게이트는, n 채널 MOS 트랜지스터 NQa의 드레인에 접속된다. 입력 신호 IN이 n 채널 MOS 트랜지스터 NQa의 게이트로 주어지고, 기준 전압 Vref가 n 채널 MOS 트랜지스터 NQb의 게이트로 주어진다.

이 도 3b에 도시된 비교 회로는, 전류 미러형 차동 증폭 회로로서도 알려져 있다. 입력 신호 IN이 기준 전압 Vref보다도 높은 경우에는, MOS 트랜지스터 NQa의 콘덕턴스가 MOS 트랜지스터 NQb의 콘덕턴스보다도 커져, MOS 트랜지스터 NQa를 흐르는 전류량이, MOS 트랜지스터 NQb를 통해 흐르는 전류량보다도 커진다. MOS 트랜지스터 PQa 및 PQb는 전류 미러 회로를 구성하고 있으며, 이 MOS 트랜지스터 NQa를 흐르는 전류량과 같은 크기의 전류(MOS 트랜지스터 PQa 및 PQb의 사이즈가 같을 때)가, MOS 트랜지스터 PQb를 통해 MOS 트랜지스터 NQb로 주어진다. 따라서 이 상태에 있어서는, 출력 신호 OUT의 전위레벨은 상승한다. 반대로, 입력 신호 IN이 기준 전압 Vref보다도 그 전압 레벨이 낮은 경우에는, MOS 트랜지스터 NQb의 콘덕턴스가 MOS 트랜지스터 NQa의 콘덕턴스보다도 커져, MOS 트랜지스터 NQb는, MOS 트랜지스터 PQb를 통해 공급되는 전류량보다 큰 전류를 방전한다. 이에 따라, 출력 신호 OUT의 전위레벨이 저하한다. 이 기준 전압 Vref는 전원 전압 VCC의 1/2인 전압 레벨로 설정된다. 비교회로 CMP로부터의 출력 신호 OUT가, 내부 회로가 동작하는 전원 전압 레벨에 따른 신호 레벨로 변환된다.

이러한 비교회로 CMP의 비교 동작을 정확하고 안정하게 행하기 위해서는, 이 입력 신호 IN의 논리 레벨의 비교 기준으로 되는 기준 전압 Vref의 전압 레벨을 안정화시키는 것이 중요하다.

이 기준 전압 Vref의 전압 레벨을 불안정하게 하는 주요인은, 이 기준 전압 Vref가 공급되는 배선에 인접하는 다른 신호선과 이 기준 전압 전달선과의 사이의 용량 결합에 기인하는 용량 결합성 노이즈이다. 이러한 노이즈에 대한 안정성을 증가시키기 위해서, 기준 전압 입력 노드 Nb와 접지노드 Vss 사이에 용량 소자 CST를 마련한다. 이 용량 소자 CST에, 후에 상세히 설명하는 메모리 셀 캐패시터 구조와 동일 구조의 캐패시터를 이용한다. 기준 전압 Vref는, VCC/2의 전압 레벨이다. 따라서, 메모리 셀 캐패시터의 절연막과 같은 절연막을 이 용량 CST에 이용하더라도, 이 용량 CST의 내압 특성은 보장된다. 또한, 메모리 셀 캐패시터는, 앞의 도 2에 도시된 바와 같이, 면적 효율이 우수하기 때문에, 소점유 면적에 필요한 용량값을 구비하는 안정화 용량을 이 용량 소자 CST를 사용하여 실현할 수가 있다.

[변형예]

도 4는, 이 적용예 1의 제 1 의 변형예의 구성을 도시한 도면이다. 도 4에 도시된 구성에 있어서는, 용량 CST가 비교회로 CMP의 기준 전압 입력 노드 Nb와 전원 노드 VCC의 사이에 접속된다. 기준 전압 Vref는, VCC/2의 전압 레벨이다. 따라서, 이 전원 노드 VCC와 기준 전압 Vref의 전압차는, VCC/2 정도이고, 따라서 이 기준 전압 입력 노드 Nb와 전원 노드 VCC 사이에 용량 소자 CST를 접속하더라도, 마찬가지로 기준 전압 Vref를 안정화하기 위한 용량을 실현할 수가 있다.

[적용예 2]

도 5a는, 본 발명의 적용예 2의 구성을 개략적으로 도시한 도면이다. 도 5a에 있어서, 반도체 장치는, 내부 로우 어드레스 신호를 디코딩하는 로우 디코드 회로 RD와, 타이밍 신호 ΦX 에 따라서 워드선 구동 신호 ΦW를 생성하는 ΦW 발생 회로 RXD와, 로우 디코드 회로 RD의 출력 신호에 응답하여, 워드선 구동 신호 ΦW를 대응하는 워드선 WL로 전달하는 워드선 구동 회로 WD를 포함한다. 워드선 WL과 비트선 BL의 교차부에는, 메모리 셀 MC가 마련된다. 이 메모리 셀 MC은, 도 1에 도시된 구성과 같은 1트랜지스터/1캐패시터형의 메모리 셀 구조를 구비한다.

이 반도체 장치는, 또한, 전원 노드(전원선) VCC상의 전원 전압 VCC와 접지노드상의 접지 전압 VSS를 양동작 전원 전압으로서 동작하여, 전원 전압 VCC보다도 높은 고전압 VPP을 생성하는 VPP 발생 회로 VPC를 포함한다. 이 VPP 발생 회로 VPC는, 통상 차지펌프 캐패시터를 포함하고, 클럭 신호에 응답하여, 차지펌프 동작을 행하여 소정의 전압 레벨의 고전압 VPP를 생성한다. 이 고전압 VPP은, 통상 전원 전압 VCC의 거의 1. 5배의 전압 레벨로 된다. VPP 발생 회로 VPC로부터의 고전압 VPP가 ΦW 발생 회로 RXD로 주어진다. 이 ΦW 발생 회로 RXD는, 타이밍 신호 ΦX의 활성화시, 이 고전압 VPP 레벨의 워드선 구동신호 ΦWC를 생성하여 워드선 구동 회로 WD로 제공한다.

워드선 구동 회로 WD는, 로우 디코드 회로 RD의 출력 신호를 받는 인버터 회로 IV와, 로우 디코드 회로 RD의 출력 신호를 통과시키는 n 채널 MOS 트랜지스터 NQc와, MOS 트랜지스터 NQc가 통과시키는 전압 레벨에 응답하여 도통하여, 워드선 구동신호 ΦW를 워드선 WL로 전달하는 n 채널 MOS 트랜지스터 NQd와, 인버터 회로 IV의 출력 신호가 H 레벨일 때에 도통하여, 워드선 WL을 접지전위 레벨로 구동하는 n 채널 MOS 트랜지스터 NQe를 포함한다. MOS 트랜지스터 NQc의 게이트로는, 전원 전압 VCC가 주어진다.

이 고전압 VPP을 출력하는 노드 Nc와 전원 노드(전원선) VCC 사이에, 안정화 용량 CST가 마련된다. 이 안정화 용량 CST은, 후에 상세히 설명하는 구조를 구비하여, 메모리 셀 캐패시터와 같은 구성을 구비한다.

다음에 도 5b에 도시된 동작 파형도를 참조하여, 이 도 5a에 도시된 회로의 동작에 관해서 설명한다.

도시되지 않은 로우 어드레스 스트로브 신호 /RAS가 H 레벨로부터 L 레벨로 하강하면, 이 DRAM은 선택 상태로 되어, 내부에서 메모리 셀 선택 동작이 개시된다. 이 로우 어드레스 스트로브 신호 /RAS의 하강에 응답하여, 외부로부터의 어드레스 신호가 로우 어드레스 신호로서 취입되고, 내부 로우 어드레스 신호가 생성되어 로우 디코드 회로 RD로 주어진다. 로우 디코드 회로 RD는, 주어진 내부 로우 어드레스 신호를 디코드하여, 대응하는 워드선이 어드레스 지정되었을 때 H 레벨의 신호를 출력한다. 이 로우 디코드 회로 RD로부터의 출력 신호가 워드선 구동 회로 WD로 주어진다.

다음에, 이 로우 어드레스 스트로브 신호 /RAS의 하강에 응답하여, 소정 시간 경과 후에, 타이밍 신호 ΦX가 활성 상태의 H 레벨로 되어, ΦW 발생 회로 RXD에서 고전압 VPP 레벨의 워드선 구동 신호 ΦW가 출력된다. 워드선 구동 회로 WD의 선택시에는, 인버터 회로 IV의 출력 신호가 L 레벨로 되어, MOS 트랜지스터 NQc를 통해 H 레벨의 전압이 MOS 트랜지스터 NQd의 게이트로 전달된다. MOS 트랜지스터 NQd가 도통하여, 워드선 구동 신호 ΦW를 워드선 WL상에 전달한다. MOS 트랜지스터 NQc는, 게이트에 전원 전압 VCC을 수신하고, H 레벨의 신호를 MOS 트랜지스터 NQd의 게이트로 공급한 경우에는, 비도통 상태이다. 따라서, 고전압 VPP 레벨의 워드선 구동 신호 ΦW가 MOS 트랜지스터 NQd의 소스로 주어진 때에는, 이 MOS 트랜지스터 NQd의 셀프 부트스트랩(bootstrap) 작용에 의해, MOS 트랜지스터 NQd의 게이트 전위가 상승하여, 고전압 VPP 레벨의 워드선 구동 신호 ΦW가 대응하는 워드선 WL로 전달되며, 선택 워드선 WL 상의 전압 레벨은 고전압 VPP 레벨로 된다.

이 워드선 WL상에 고전압 VPP를 전달하므로써, 메모리 셀 MC 에 포함되는 액세스 트랜지스터의 임계치 전압의 손실을 수반하지 않고, 전원 전압 VCC 레벨의 전압을 비트선으로부터 메모리 셀 캐패시터의 저장 노드로 전달할 수가 있다. 이 선택 워드선 WL에 접속되는 메모리 셀 MC의 액세스 트랜지스터가 도통하여, 메모리 셀 캐패시터의 저장 노드의 전하가 비트선 BL 상에 전달된다. 이 비트선 BL에 판독된 데이타가, 도시되지 않은 센스 앰프에 의해 검지 증폭되어, 래치된다. 이다음, 도시되지 않은 컬럼 디코더가 동작하여, 이 선택 행중의 열을 선택하여, 메모리 셀의 데이타의 판독 또는 기록이 행하여진다.

이 고전압 VPP은, ΦW 발생 회로 RXD를 통해, 선택 워드선 WL 상에 전달된다. 따라서, 워드선 WL의 선택시에는, 고전압 VPP가 소비되기 때문에, 이 VPP 발생 회로 VPC로부터 출력되는 고전압 VPP의 전압 레벨이 저하하는 것이 고려된다. 이 고전압 VPP의 출력 레벨의 저하를 방지하기 위해서, 안정화 용량 CST을 마련한다. 이 안정화 용량 CST로서, 메모리 셀 캐패시터 구조를 이용하므로써, 저점유 면적의 안정화 용량을 실현할 수 있다. 이 고전압 VPP은, 전원 전압 VCC의 1. 5배의 전압 레벨을 구비한다. 따라서, 고전압 VPP의 출력노드 Nc와 전원 노드(전원선) VCC 사이에 안정화 용량 CST를 마련하는 경우, 이 전원 노드(전원선) VCC과 출력 노드 Nc 사이의 전압차는, 0.5 VCC이고, 메모리 셀 캐패시터 구조를 이용하여 이 안정화 용량 CST를 형성하더라도, 어떠한 내압상의 문제는 발생하지 않는다.

또한, 도 5a에 도시된 워드선 구동 회로 WD에서, MOS 트랜지스터 NQc의 게이트로는, 고전압 VPP가 주어져도 좋다. 이 경우에는, 로우 디코드 회로 RD의 출력단에는 레벨 변환 회로가 마련되어 있고, 그 출력단으로부터 고전압 VPP 레벨의 워드선 선택 신호가 출력된다. 또한, ΦW 발생 회로 RXD는, 타이밍 신호 ΦX에 부가해서 어드레스 신호를 받아, 이 어드레스 신호를 디코드하고, 선택 워드선에 대해서만, 활성 상태의 워드선 구동 신호를 전달하도록 구성되어도 좋다.

[적용예 3]

도 6a는, 본 발명의 용량 소자의 제 3 의 적용예의 구성을 도시한 도면이다. 도 6에 있어서, 반도체 장치(DRAM)는, 쌍을 이루어 배치되는 비트선 BL 및 /BL과, 워드선 WL과, 워드선 WL과 비트선 BL의 교차부에 대응하여 배치되는 메모리 셀 MC과, 센스 앰프 활성화 신호 ΦSA에 응답하여 활성화되어, 비트선 BL 및 /BL의 전위차를 증폭하는 센스 앰프 SA와, 프리차지/등화 지시 신호 ΦEQ에 응답하여 활성화되어, 비트선 BL 및 /BL을 중간전위 VBL에 프리차지하고 등화하는 프리차지/등화 회로 PE를 포함한다. 이 비트선 BL 및 /BL은, 소위 「폴디드(folded) 비트선」구성을 구비하고, 1 개의 행에 있어서 비트선 BL 및 /BL중 한쪽에만 메모리 셀 MC가 접속되지만, 도 6a에 있어서, 워드선 WL과 비트선 BL의 교차부에 대응하여 배치되는 메모리 셀 MC만 대표적으로 도시된다.

프리차지/등화 회로 PE는, 프리차지/등화 지시 신호 ΦEQ에 응답하여 도통하여, 중간 전압 VBL을 비트선 BL 및 /BL에 각각 전달하는 n 채널 MOS 트랜지스터 NQg 및 NQh와, 프리차지/등화 지시 신호 ΦEQ에 응답하여 도통하여, 비트선 BL 및 /BL을 전기적으로 단락하는 n 채널 MOS 트랜지스터 NQf를 포함한다. 이 중간 전압 VBL은, 통상 전원 전압 VCC의 1/2의 전압 레벨이다.

비트선 프리차지 전압 발생 회로는, 전원 노드 VCC와 접지노드 VSS 사이에 결합되고, 제 1 의 제어 전압 VCC/2 + VTN 및 제 2 의 제어 전압 VCC/2-｜VTP｜을 생성하는 제어 전압 발생 회로 CVG와, 이 제어 전압 발생 회로 CVG로부터의 제 1 및 제 2 의 제어 전압에 따라 중간 전압 VBL을 생성하는 중간 전압 발생 회로 MVG와, 이 중간 전압 출력노드 Nd와 접지노드 VSS 사이에 접속되는 안정화 용량 CST을 포함한다.

제어 전압 발생 회로 CVG는, 전원 노드 VCC에 한쪽 끝이 접속되는 고저항 저항소자 Z1과, 저항소자 Z1의 다른쪽 끝과 노드 Ne 사이에 접속되는 다이오드 접속된 n 채널 MOS 트랜지스터 NQi와, 접지노드 VSS에 한쪽 끝이 접속되는 고저항 저항소자 Z2와, 고저항 저항소자 Z2의 다른쪽 끝과 노드 Ne 사이에 접속되는, 다이오드 접속된 p 채널 MOS 트랜지스터 PQi를 포함한다. MOS 트랜지스터 NQi 및 PQi는, 각각 임계치 전압 VTN 및 VTP을 구비한다. 노드 Ne의 전위 레벨은, 거의 VCC/2이다. 저항 소자 Z1 및 Z2는 고저항이고, MOS 트랜지스터 NQ1 및 PQ1은 다이오드 모드로 동작하고, 각각 그 임계치 전압의 절대값의 전압 강하를 생기게 한다. 따라서, 이 MOS 트랜지스터 NQi의 게이트 및 드레인 전위는, VCC/2+ VTN로 되어, MOS 트랜지스터 PQi의 게이트 및 드레인 전위는, VCC/2- ｜VTP｜로 된다.

중간 전압 발생 회로 MVG는, 전원 노드 VCC와 출력노드 Nd 사이에 접속되고, 그 게이트에서 제 1 의 제어 전압을 받는 n 채널 MOS 트랜지스터 NQj와, 출력노드 Nd와 접지 노드 VSS 사이에 접속되고 그 게이트에서 제 2 의 제어 전압을 받는 p 채널 MOS 트랜지스터 PQj를 포함한다. MOS 트랜지스터 NQj 및 PQj는, 소스 팔로워 모드로 동작한다. 출력 노드 Nd의 전압 레벨이, VCC/2보다도 높게 되면 , MOS 트랜지스터 NQj의 게이트-소스간 전위는, 이 MOS 트랜지스터 NQj의 임계치 전압보다도 작아지며, MOS 트랜지스터 NQj는 비도통 상태로 된다. 한편, MOS 트랜지스터 PQj의 게이트-소스간 전압의 절대치는, 이 MOS 트랜지스터 PQj의 임계치 전압의 절대치보다 커져, MOS 트랜지스터 PQj가 도통하여, 출력노드 Nd의 전위 레벨을 저하시킨다. 반대로, 출력노드 Nd의 전위레벨이 VCC/2보다도 저하하면, MOS 트랜지스터 NQj가 도통하며, 한편 MOS 트랜지스터 PQj가 비도통상태로 된다. 따라서, 출력노드 Nd에서 출력되는 중간 전압 VBL은, 거의 전원 전압 VCC의 1/2의 전압 레벨로 된다. 다음에 이 도 6a에 도시된 반도체 장치의 동작에 관해 도 6b에 도시된 동작 파형도를 참조하여 설명한다.

로우 어드레스 스트로브 신호/RAS가 L 레벨로 하강하면, 메모리 사이클이 시작되어, 프리차지/등화 지시 신호 ΦEQ가 L 레벨로 되며, 프리차지/등화 회로 PE 에 포함되는 MOS 트랜지스터 NQf∼NQh가 전부 비도통 상태로 된다. 이에 따라, 비트선 BL 및 /BL은, 중간 전압 VBL에서 플로팅 상태로 된다. 이어서, 워드선 WL의 전위가 상승하여, 메모리 셀 MC의 기억 정보가, 비트선 BL에 판독된다. 도 6b에 있어서는, 메모리 셀 MC가, H 레벨의 정보를 기억하고 있으며, 비트선 BL의 전위가 상승하는 경우의 동작 파형이 일례로서 도시된다. 이어서, 비트선 BL 및 /BL의 전위차가 충분히 확대되면 , 센스 앰프 활성화 신호 ΦSA가 활성상태로 되어 센스 앰프 SA가 활성화되고, 비트선 BL 및 /BL의 전위차를 확대하며, 비트선 BL 및 /BL의 전위차가 전원 전압 VCC 및 접지 전압 VSS 레벨로 구동된다. 이 후, 도시되지 않은 열선택 회로 및 판독/기록 회로를 통해 데이타의 판독/기록이 실행된다.

로우 어드레스 스트로브 신호 /RAS가 H 레벨로 상승하면, 메모리 사이클이 완료하여, 선택 워드선 WL의 전위가 L 레벨로 하강하며, 센스 앰프 활성화 신호 ΦSA가 L 레벨의 비활성 상태로 된다. 이에 따라, 센스 앰프 SA에 의해 래치된 정보가 메모리 셀 MC에 기록된 후(복원후), 센스 앰프 SA가 비활성 상태로 된다. 이어서 프리차지/등화 지시 신호 ΦEQ가 H 레벨의 활성 상태로 되고, 프리차지/등화 회로 PE가 활성 상태로 되며, 비트선 BL 및 /BL이 중간 전압 VBL 레벨로 프리차지된다.

DRAM에서, 비트선 BL 및 /BL의 수는 많으며, 비트선 프리차지 전압 발생 회로로부터의 중간 전압 VBL이, 이들의 수많은 비트선 BL 및 /BL로 공급된다. 따라서, 이 비트선 BL 및 /BL의 프리차지시에, 중간 전압 VBL이 소비된다. 등화용의 MOS 트랜지스터 NQf에 의해, 비트선 BL 및 /BL의 사이에서 전하가 이동하여, 비트선 BL 및 /BL의 전위레벨이 중간전위 레벨로 구동되지만, 여전히 프리차지때문에 중간 전압 VBL은 소비된다. 중간 전압 VBL의 전압 레벨이 저하하는 것을 방지하고, 안정하게 소정의 전압 레벨로 비트선 BL 및 /BL을 프리차지하며 그 중간 전압 레벨로 유지하기 위해서, 출력노드 Nd에 안정화 용량 CST을 마련한다. 이 안정화 용량 CST으로서, 후에 그 구성을 상세히 설명하는 메모리 셀 캐패시터 구조를 이용한다. 이에 따라, 면적 효율이 뛰어난 안정화 용량을 실현할 수가 있다. 이 중간 전압 VBL은 전원 전압 VCC의 1/2의 전압 레벨이다. 따라서, 안정화 용량 CST의 양전극 사이에 인가되는 전압 레벨은 VCC/2이고, 메모리 셀 캐패시터 구조를 이용하더라도, 이 안정화 용량 CST의 내압 특성은 보장된다.

또, 도 6a에 파선으로 도시한 바와 같이, 안정화 용량 CST은 전원 노드 VCC와 출력 노드 Nd 사이에 마련되어도, 동일한 효과를 얻을 수 있다.

[적용예 4]

도 7은, 본 발명의 제 4 의 적용예의 반도체 장치의 주요부의 구성을 도시한 도면이다.

도 7에 있어서, 반도체 장치는, 외부 전원 노드 extVCC에 주어지는 외부 전원 전압 extVCC을 강압하여, 내부 전원 전압 intVCC를 생성하는 내부 강압 회로 VDC를 포함한다. 이 내부 강압 회로 VDC는, 기준 전압 Vref와 내부 전원 전압 intVCC을 비교하는 비교회로 CMP와, 비교회로 CMP의 출력 신호에 따라서 외부 전원 노드 extVCC에서 출력 노드(내부 전원선) Nf로 전류를 공급하는 p 채널 MOS 트랜지스터로 구성되는 구동 트랜지스터 PD를 포함한다. 내부 전원 전압 intVCC가 기준 전압 Vref보다 높은 경우에는, 비교 회로 CMP의 출력 신호가 H 레벨로 되어, 구동 트랜지스터 PD가 비도통 상태로 된다. 한편, 내부 전원 전압 intVCC의 전압 레벨이 기준 전압 Vref보다 낮은 경우에는, 비교 회로 CMP의 전압 레벨이 저하하여, 구동 트랜지스터 PD의 콘덕턴스가 크게 되고, 외부 전원 노드 extVCC에서 출력 노드(내부 전원선) Nf로 전류를 공급하여, 내부 전원 전압 intVCC의 전압 레벨을 상승시킨다. 따라서, 이 내부 전원 전압 intVCC의 전압 레벨은, 기준 전압 Vref와 거의 같은 전압 레벨로 된다. 통상, 이 내부 전원 전압 intVCC, 즉 기준 전압 Vref의 전압 레벨은, 외부 전원 전압 extVCC의 약2/3 전압 레벨로 설정된다. 따라서, 외부 전원 전압 extVCC와 내부 전원 전압 intVCC의 전압차는, extVCC/3로 된다. 한편, 메모리 셀 캐패시터의 셀플레이트에 인가되는 전압은, intVCC/2= extVCC/3로 된다.

따라서, 외부 전원 전압 extVCC와 내부 전원 전압 intVCC의 전압차는 메모리 셀 캐패시터의 양전극 사이에 인가되는 전압과 같게된다. 따라서, 도 7에 도시된 바와 같이, 이 내부 강압 회로 VDC의 출력 노드(내부 전원선) Nf와 외부 전원 노드 extVCC 사이에 안정화 용량 CST을 마련하여, 이 안정화 용량으로서 메모리 셀 캐패시터 구조를 이용하여도, 그 내압 특성은 충분히 보장된다. 따라서, 비트선 충방전시에 있어 큰 전류가 흘러, 내부 전원 전압 intVCC가 저하하는 경우에 있어서도, 이 안정화 용량 CST을 사용하여 내부 전원 전압 intVCC의 변동을 억제할 수 있다. 특히, 메모리 셀 캐패시터 구조를 이용하므로써, 면적 효율이 뛰어난 안정화 용량 CST을 실현할 수 있다. 다음에 본 발명에 따른 용량 소자의 구체적 구성에 관해 순차적으로 설명한다.

[메모리 셀 구조]

본 발명이 적용되는 반도체 장치가 1 개인 DRAM의 메모리 셀 구조는, 스택형 캐패시터 구조의 메모리 셀 캐패시터를 구비한다. 이 스택형 캐패시터에는, 지느러미형(fin-shaped), 원통형 및 T 형 구조중 어느쪽의 구조가 사용되어도 좋다. 또한, 저장 노드를 구성하는 전극층 표면이 구 형상의 요철 표면을 갖는 구조이어도 좋다. 도 8에 있어서는, T 자형 스택형 캐패시터를 구비하는 메모리 셀의 구조를 대표예로서 도시하였다.

도 8에 있어서, P 형 반도체 기판 영역(1)의 표면상에 서로 간격을 두고 다수(3 개)의 고농도 N 형 불순물 영역(2a, 2b 및 2c)이 배치된다. 반도체 기판 영역(1)은, 반도체 기판 그것이어도 좋으며, 또한 에피텍셜층이어도 좋으며, 또는 웰영역이어도 좋다. 이 반도체 기판 영역(1)은, 어느쪽의 구조이어도 좋으며, 메모리 셀에 대하는 기판으로서 작용하는 기능을 구비하고 있으면 좋다.

불순물 영역(2a, 2b)의 사이의 반도체 기판 영역(1) 표면상에, 게이트 절연막(4a)를 통해 소정 형상으로 패터닝된 게이트 전극층(워드선)(3a)이 마련되고, 또한 불순물 영역(2b 및 2c) 사이의 반도체 기판 영역(1) 표면상에 게이트 절연막(4b)을 통해 게이트 전극층(워드선)(3b)이 마련된다. 게이트 전극층(3a, 3b)은, 불순물이 주입된 저저항의 폴리실리콘으로 구성된다. 또한, 이 대신에, 이들의 게이트 전극층(3a, 3b)은, 텅스텐 또는 몰리브덴 등의 고융점 금속과 폴리실리콘과의 저저항의 복합 구조이어도 좋으며, 또한 저저항의 고융점 금속 실리사이드 구조이어도 좋다. 후에 상세히 설명하는 바와 같이, 메모리 셀은 행 및 열의 매트릭스 형태로 배열되어 있으며, 이들 게이트 전극층(3a, 3b)은, 메모리 셀의 각 행에 대응하여 배치되며, 각각의 대응하는 행의 메모리 셀이 접속된다.

불순물 영역(2a)에는, 메모리 셀 캐패시터의 저장 노드를 구성하는 도전층(6a)이 배치되며, 또는 불순물 영역(2c)에는 마찬가지로, 단면 T 자형의 형상을 갖는 저장 노드로 되는 도전층(6b)이 형성된다. 이들 저장 노드로 되는 도전층(6a, 6b)은, 불순물이 주입된 저저항의 폴리 실리콘으로 구성된다. 도전층(6a, 6b)은, 대응하는 불순물 영역(2a, 2c)에 전기적으로 접속되며, 그 상부 단면은, 비교적 높이가 높은 사각형의 형상을 갖는다(후에 설명하는 셀플레이트와의 대향면적을 크게하기 위해서이다). 여기서, 「전기적으로 접속된다」라고하는 용어는, 영역 상호간에서 전기 신호의 송수신이 가능하도록 접속되는 형태를 나타낸다. 도전층과 불순물 영역 사이에 별도의 배선층(예를 들면 배리어(barrier)층)이 존재하여도 좋으며, 또한 스위칭 트랜지스터를 통해 상호 접속되는 구성이어도 좋다.

불순물 영역(2b)에는, 비트선으로 되는 도전층(5)이 전기적으로 접속된다. 이 도전층(5)은, 게이트 전극층(3a, 3b)과 저장 노드의 상부 사이에 마련되도록 표시된다. 그러나, 이 비트선으로 되는 도전층(5)은, 저장 노드 및 셀플레이트(후에 설명한다)보다 위쪽에 배치되도록 구성되어도 좋다. 이 비트선으로 되는 도전층(5)은, 텅스텐 등의 고융점 금속과 폴리실리콘의 복합 구조 또는 고융점 금속 실리사이드 구조중 어느쪽의 구조를 가져도 좋다. 이 도전층(5)은, 메모리 셀의 열방향으로 연장하도록 각 열에 대응하여 배치되며, 각각에 대응하는 열의 메모리 셀이 접속된다.

불순물 영역(2a, 2c)에 인접하고, 인접 메모리 셀과의 분리를 실현하기 위한 예를 들면, LOCOS 막(국소 표면 산화 실리콘막)으로 구성되는 소자 분리막(8a, 8b)이 형성된다. 이들 소자 분리막(8a, 8b)상에는, 인접 행의 메모리 셀에 대응하여 배치되는 게이트 전극층(워드선)(3c, 3d)이 마련된다.

저장 노드로 되는 도전층(6a, 6b) 표면에, 절연막(7a, 7b)을 통해 대향하도록 셀플레이트로 되는 도전층(9)이 마련된다. 이 셀플레이트로 되는 도전층(9)은, 불순물이 주입된 저저항의 폴리실리콘으로 구성된다. 캐패시터 절연막(7a, 7b)는, 실리콘 질화막 및 실리콘 산화막의 2층 구조를 구비하고, 그 큰 유전율에 의해, 캐패시터 절연막의 실효막 두께의 후(厚)막화가 도모된다.

도 8에 도시된 구성에 있어서, 불순물 영역(2a, 2b), 게이트절연층(3a), 저장 노드로서의 도전층(6a), 절연막(7a) 및 셀플레이트로서의 도전층(9)에 의해, 1 개의 메모리 셀이 형성된다. 다른쪽의 메모리 셀이, 불순물 영역(2b, 2c), 게이트 절연층(3b), 도전층(6b), 절연막(7b), 및 도전층(9)으로 구성된다. 인접 메모리에서 1개의 불순물 영역(2b)을 공유하므로서, 메모리 셀 점유 면적의 저감을 도모한다.

이 도 8에 도시된 구성으로부터 명백해지듯이, 메모리 셀의 트랜지스터, 즉 액세스 트랜지스터와 평면적으로 보아서 중첩되도록 메모리 셀 캐패시터가 배치된다. 이와 같은 3 차원적인 셀 구조로 하므로써, 셀 점유 면적의 저감이 도모된다. 한편, 저장 노드를 구성하는 도전층(6a, 6b)은, 비교적 그 상부의 막두께가 두껍게 된다. 이에 따라, 셀플레이트로 되는 도전층(9)과의 대향 면적이 크게 된다. 평면적으로 본 고유 면적의 증대를 가져오지 않고, 대향 면적을 증대시키며, 메모리 셀 캐패시터의 용량값의 증대가 도모된다.

즉, 스택형 캐패시터 구조의 캐패시터는 면적 효율이 우수한 캐패시터를 실현한다. 본 발명은, 이 메모리 셀 캐패시터의 구조를 이용한다.

실시예 1

[용량 소자 1]

도 9a 및 도 9b는, 본 발명의 실시예 1에 따른 용량 소자의 구성을 개략적으로 도시한 도면이다. 도 9a에 있어서, P 형 반도체 기판 영역(1)의 표면상에, 제 1 도전형의 반도체 기판 영역으로서의 N 웰(N 형 반도체층)(10)이 형성된다. 이 N 웰(10)을 기판 영역으로 하여, 도 8에 도시되는 메모리 셀과 동일한 구조를 갖는 용량 소자가 형성된다. 즉, N 웰(10)의 표면에 서로 간격을 두고 고농도 N 형 불순물 영역(2d∼2g)이 형성된다. 불순물 영역(2d∼2g)은, 도 8에 도시되는 메모리 셀의 불순물 영역(2a∼2c)과 동일 제조 프로세스로 형성된다. 이하의 설명에 있어서, 도 8에 도시된 구성 요소와 도 9a에 도시되는 구성 요소에 있어서, 첨자를 제외하고 동일 참조 번호가 부여되는 구성 요소는 동일한 제조 프로세스로 형성된다.

불순물 영역(2f)에 인접하여, 소자 분리용, 예를 들면 열산화막인 소자 분리막(8d)이 형성된다. 또한, 불순물 영역(2d, 2g) 사이에 소자 분리막(8c)이 형성되고, 또한, 불순물 영역(2g) 외부에 접하도록 소자 분리막(8e)이 형성된다. 이 소자 분리막(8e, 8d)에 의해, 용량 소자 형성 영역이 규정된다. 불순물 영역(2d, 2e) 사이의 반도체 기판 영역(N 웰)(10)상에, 게이트 절연막(4e)을 통해 제 3 또는 제 4 의 도전층으로서의 게이트 전극층(3e)이 형성된다. 불순물 영역(2e, 2f) 사이의 반도체영역(10) 표면상에 게이트 절연막(4f)을 통해 도전층(3f)이 형성된다. 또한, 소자 분리막(8c, 8d)상에 도전층(3i, 3j)이 형성된다. 이와 같은 도전층(3e, 3f, 3i, 3j)은, 도 8에 도시되는 게이트 전극층(3a, 3b)과 마찬가지의 불순물이 주입된 저저항의 폴리실리콘 고융점 금속 또는 고융점 금속 실리사이드층으로 구성되어, 동일 배선층으로 형성된다. 즉, 이 도전층(3e, 3f, 3i, 3j)은, 워드선에 상당하는 도전층이다.

불순물 영역(2d, 2f)에 대하여, 단면이 T 자형 형상을 갖는 제 1 의 도전층(6c, 6d)이 각각 형성되며, 이들 제 1 의 도전층(6c, 6d)은 불순물 영역(2d, 2f)에 각각 전기적으로 접속된다. 이들 제 1 의 도전층(6c, 6d)의 각각은, 대응하는 불순물 영역(2d, 2f)과 전기적으로 접속하기 위한 플러그 부분(다리부분)과, 실제로 용량을 형성하기 위해, 비교적 큰 표면 면적을 갖는 편평한 부분을 갖는다. 이 도전층(6c, 6d)은, 도 8에 도시된 메모리 셀의 저장 노드를 구성하는 도전층(6a, 6b)과 동일한 제조 프로세스로 형성되고 동일한 구조 및 재료(불순물 도핑된 폴리실리콘)를 갖는다. 제 1 도전층(6c, 6d)은, 소정 형상으로 패터닝되어 있으며, 서로 층간 절연막에 의해 분리되어 있다.

도전층(6c, 6d)상에, 절연막(7c)을 통해 도전층(6c, 6d) 표면에 대향하여 저저항의 고농도로 불순물이 도핑된 폴리실리콘으로 구성되는 제 2 도전층(9a)이 형성된다. 이 제 2 도전층(9a)은, 한쪽 전극 노드 VA에 전기적으로 접속된다.

한편, 반도체 기판 영역(10) 표면상에 형성된 불순물 영역(2g)이, 다른쪽 전극 노드 VB에 접속된다.

또한, 불순물 영역(2e)은, 도면의 수평 방향으로 연장하는 제 3 의 도전층(5a)에 전기적으로 접속된다. 이 제 3 의 도전층(5a)은 도 8에 도시된 메모리 셀의 비트선을 구성하는 도전층(5)에 대응하여, 동일 제조 프로세스로 구성되고, 이 비트선에 대응하는 도전층(5)과 동일 재료의 고융점 금속 실리사이드 등으로 구성된다.

도 9a에 도시된 구성에 있어서, 제 2 의 도전층(9a)이 한쪽 전극을 형성하며, 제 1 도전층(6c, 6d)이 불순물 영역(2d, 2f)을 통해 N 웰(반도체 기판 영역)(10)에 전기적으로 접속되고 다른쪽 전극 노드 VB에 또한 전기적으로 접속된다. 따라서, 영역 A 및 B에 형성되는 용량이 서로 병렬로 전극 노드 VA 및 VB의 사이에 접속된다. 이 전극 노드 VA 및 VB에, 전압차 VCC/2의 전압이 인가되는 노드를 접속시키므로써, 안정화 용량을 실현할 수 있다.

이 도 9a에 도시되는 용량 소자는, 메모리 셀과 동일한 구조를 구비하고 있으며, 영역 A 및 B에 형성되는 용량 소자의 점유 면적은 충분히 작게 되어 있다. 캐패시터 절연막(7c)은 메모리 셀의 캐패시터 절연막(7a, 7b)과 마찬가지로 실리콘 질화막 및 실리콘 산화막의 2층 구조를 구비하고 있으며, 충분히 큰 용량값을 저점유 면적으로 실현할 수가 있다.

또한, 영역 A 및 B에 형성되는 용량 소자는, 메모리 셀과 동일한 구성을 구비하고 있기 때문에, 반도체 기판 영역(N 웰)(10)의 형성을 제외하고 모든 메모리 셀의 대응 구성 요소의 제조 공정과 동일한 공정으로 이들 구성 요소를 형성할 수가 있어서, DRAM에서 제조 공정수를 증가시키지 않고 면적 효율이 우수한 용량을 실현할 수 있다.

도 9b는, 도 9a에 도시된 용량 소자의 평면 레이아웃을 도시한 도면이다. 도 9a에 있어서, 불순물 영역(2d, 2e) 사이에, 도전층(3e)이 마련되며, 불순물 영역(2e, 2f) 사이에 도전층(3f)이 마련된다. 불순물 영역(2e)은, 콘택트 홀(15)을 통해 비트선에 상당하는 도전층(5a)에 전기적으로 접속된다. 도전층(3e, 3f)과 도전층(5a)은 서로 직교하는 방향으로 마련된다. 이것은, 먼저 설명한 바와 같이, 용량 소자는 메모리 셀과 동일한 구성을 구비하고 있으며, 도전층(3e, 3f)이 워드선에 상당하고, 도전층(5a)이 비트선에 상당하기 때문이다. 불순물 영역(2d)은, 파선으로 도시된 플러그 부분을 통해 도전층(6c)에 전기적으로 접속되며, 불순물 영역(2f)은, 파선으로 도시된 플러그 부분을 통해 도전층(6a)에 전기적으로 접속된다. 도전층(6c, 6d)상에 도전층(9a)이 배치된다. 용량의 전극 노드를 구성하는 도전층(6c, 6d)은 모두 도전층(3e, 3f)까지 연장하고 있다. 또한, 도 9a에 도시된 바와 같이, 이 도전층(6c, 6d)의 상측 평탄 부분은 막두께가 두껍게 되어 있고, 그 측면의 표면적이 충분히 크게되어 있다. 따라서, 도전층(9a) 및 도전층(6c, 6d)의 대향 면적이 충분히 크게된다. 즉, DRAM의 메모리 셀 캐패시터의 특징인 소점유 면적으로 큰 용량값을 실현하는 특징을 구비하는 용량을 얻을 수 있다. 이 도 9a 및 9b에 도시된 용량 소자가 메모리 셀의 어레이 구성과 마찬가지로 필요한 수만큼 행 및 열방향으로 배치된다.

도 10a 및 도 10b는, 1 개의 단위 용량 소자의 전기적 등가 회로 및 본 발명에 따르는 용량 소자의 전기적 등가 회로를 나타내는 도면이다. 도 10a에 도시된 바와 같이, 1개의 단위 용량 소자는, 도전층(9a)과 도전층(6)(6c 또는 6d)으로 형성되는 용량 CS (메모리 셀 캐패시터 MS에 상등)와, 도전층(3)(3e, 3f)과 반도체 기판 영역(N 웰)(10)으로 형성되는 용량 Cp을 포함한다. 용량 Cp 및 용량 CS는, 반도체 기판 영역(10)에 병렬로 접속된다. 용량 CS의 한쪽 전극이 노드 VA에 접속된다. 반도체 기판 영역(10)은, 다른쪽 전극 노드 VB에 접속된다.

용량 Cp을 형성하는 도전층(3)(3e, 3f, 3i, 3a)은 플로팅 상태로 되어도 좋으며, 또한 일정 전위로 고정적으로 접속되더라도 좋다. 용량 Cp은, 메모리 셀의 액세스 트랜지스터의 게이트 용량에 상당한다. 따라서, 용량 Cp의 내압은, 전원 전압 VCC 이상이며, 도전층(3)에 고정적으로 전원 전압 VCC가 인가되어도 신뢰성은 손상되지 않는다. 한편, 메모리 셀 캐패시터에 대응하는 용량 CS는, 그 절연막이 충분히 얇게 되어있어서, 내압은 작다. 그렇지만, 전극 노드 VA 및 VB의 사이에 인가되는 전압은 VCC/2의 전압 레벨이어서, 그 신뢰성은 손상되지 않는다.

도 10b에 있어서, 전원 노드 VA 및 VB의 사이에, 용량 CS가 여러 개 병렬로 접속된다. 도 10b에 있어서는, 용량 Cp은, 용량 CS에 비해 작기 때문에 도시하지 않는다. 도 10b에 도시한 바와 같이, 용량 CS가 병렬로 여러 개 전원 노드 VA 및 VB 사이에 접속된다. 이 용량 CS의 수를 X로 하면, 이 용량 소자는, X·CS의 용량값을 인가한다. 따라서, 메모리 셀 캐패시터에 상당하는 단위 용량 소자 CS를 병렬로 필요한 수만큼 접속하므로써, 필요한 용량값을 갖는 용량 소자를 저점유 면적으로 용이하게 실현할 수가 있다.

전술한 바와 같이, 본 발명에 따른 제 1 의 용량 소자에 있어서, 메모리 셀과 동일 구성을 이용하고, 특히 메모리 셀 캐패시터와 동일 구성을 이용하며, 이 메모리 셀 캐패시터를 여러 개 병렬로 접속하고 있기 때문에, 용이하게 저점유 면적으로 필요한 용량값을 갖는 용량 소자를 실현할 수가 있다. 또한, 메모리 셀과 동일 제조 프로세스로 이들 용량 소자를 실현할 수 있으며, 어떠한 제조 프로세스도 증가시키지 않아서, 코스트 증가는 가져오지 않는다.

[용량 소자 2]

도 11a는, 본 발명에 따른 용량 소자의 제 2 의 구성을 개략적으로 도시한 도면이다. 도 11a에 도시된 구성에 있어서는, 도 9a에 도시된 메모리 셀을 분리하기위한 소자 분리막에 대응하는 필드 절연막(8c, 8d)은 마련되지 않는다. 따라서 도 9a에 도시되는 필드 절연막(8c, 8d)상에 배치되어 있는 도전층(3i, 3j)은, 각각 반도체 기판 영역(10) 표면상에 게이트 절연막을 통해 배치된다. 반도체 기판 영역(N 웰)(10)을 전극 노드 VB에 접속시키기 위한 불순물 영역(2d)에 인접하여 필드 절연막(8e, 8f)이 형성된다. 필드 절연막(8f)은, 불순물 영역(2g)을 다른 단위 용량 소자를 형성하기 위한 불순물 영역과 분리하기 위해 마련되어 있을 뿐이다. 반도체 기판 영역(N 웰)(10)이 이 불순물 영역(2g)을 통해 전극 노드 VB에 접속되기 때문에, 필드 절연막(8f)은 특히 마련되지 않아도 좋다. 필드 절연막이 마련되어 있던 영역에 불순물 영역(2j)을 형성하여, 반도체 기판 영역(N 웰)의 표면저항을 작게 한다.

소자 분리막은 메모리 셀 등을 분리하기 위해서 사용된다. 반도체 기판 영역(N 웰)(10)의 표면에 형성되는 불순물 영역은 모두 전기적으로 접속된다. 따라서, 이와 같은 소자 분리막이 제거되더라도, 문제는 발생되지 않는다. 소자 분리막에 대한 필드 절연막은, 게이트 절연막에 비해 그 막두께가 충분히 두껍다. 따라서, 도전층(3i, 3j)과 반도체 기판 영역(N 웰)(10) 사이의 거리를 작게 할 수가 있으며, 이들 도전층(3i, 3j)과 N 웰(반도체 기판 영역)(10)과의 사이에 형성되는 용량의 용량값을 크게할 수 있어서, 용량 소자의 용량값을 또한 크게할 수 있다.

도 11b는, 도 11a에 도시된 용량 소자의 전기적 등가 회로를 도시한 도면이다. 도 11b에 있어서, 노드 VA와 반도체 기판 영역(10)의 사이에, 영역 A에 형성된 단위 용량 소자에 의한 용량 CSA 및 영역 B에 형성된 용량 CSB가 서로 병렬로 접속된다. 용량 CSA 및 CSB에는, 각각 도전층(3e, 3f)에 의한 용량 CPA 및 CPB가 병렬로 접속된다. 이 반도체 기판 영역(N 웰)(10)에 대해 또, 소자 분리막에 대한 필드 절연막을 제거하므로써, 도전층(3i, 3j)에 의해 형성되는 용량 CPi 및 CPj가 접속된다. 반도체 기판 영역(10)은, 전극 노드 VB에 전기적으로 접속된다.

도 11b로부터 명백하듯이, 소자 분리막에 대응하는 필드 절연막을 제거하여, 도전층(3i, 3j)과 반도체 기판 영역(N 웰)(10)과의 사이의 거리를 작게 하므로써, 용량 CPi 및 CPj의 용량값이 크게 되며, 이들 용량이 반도체 기판 영역(N 웰)(10)에 병렬로 접속되기 때문에, 전극 노드 VA 및 VB 사이의 용량값을 크게할 수 있어, 소점유 면적으로 보다 용량값이 큰 용량 소자를 실현할 수가 있다.

[용량 소자 3]

도 12는, 본 발명에 따른 제 3 의 용량 소자의 구성을 개략적으로 도시한 도면이다. 도 12에 도시된 구성에 있어서는, 비트선에 상당하는 도전층(5a)은 마련되지 않는다. 마찬가지로, 비트선에 상당하는 도전층(5a)이 접속되는 불순물 영역도 마련되지 않는다. 저장 노드에 상당하는 도전층(6c, 6d)이 각각 전기적으로 접속되는 불순물 영역(2d, 2f) 사이의 기판 표면 영역의 길이가 길게 된다. 이 불순물 영역(2d, 2f) 사이의 영역의 반도체 기판 영역(N 웰)(10)상에 게이트 절연막(4m)을 통해 도전층(3m)이 마련된다. 이 도전층(3m)은, 도전층(3i, 3j)과 동일 제조 프로세스 및 동일 재료로 구성된다. 다른 구성은, 도 11a에 도시된 구성과 동일하며, 동일 참조 부호를 부여하며, 그 상세한 설명은 생략한다.

도 12에 도시된 구성에 따르면, 비트선에 상당하는 도전층을 접속하는 불순물 영역이 마련되지 않고, 그 대신에, 이 영역에 워드선에 상당하는 도전층(3m)이 연장되어 배치된다. 따라서, 도 11a에 도시된 구성에 비해, 도전층(3m), 게이트 절연막(4m) 및 반도체 기판 영역(N 웰)(10)에 의해 형성되는 용량의 용량값은, 도 11a에 도시된 도전층(3e), 게이트 절연막(4e) 및 반도체 기판 영역(N 웰)(10)이 형성하는 용량과 도전층(3f), 게이트 절연막(4f) 및 반도체 기판 영역(N 웰)(10)이 형성하는 용량의 용량값의 합보다도 크게 된다. 즉, 도 11b에서 수신되는 용량 CPA 및 CPB의 용량값의 합보다도 큰 용량값을 갖는 용량이 반도체 기판 영역(N 웰)(10)에 전기적으로 접속된다. 따라서, 전극 노드 VA 및 VB의 사이의 용량값이 보다 크게 되어, 소점유 면적으로 보다 큰 용량값을 갖는 용량 소자를 실현할 수가 있다.

이상과 같이, 이 용량 소자 3의 구성에 따르면, 비트선에 상당하는 도전층이 접속하는 불순물 영역이 제거되며, 그 영역상에는 워드선에 상당하는 도전층을 연장하도록 구성하고 있기 때문에, 이 워드선 상당의 추가의 도전층과 반도체 기판 영역(N 웰)과의 사이의 용량이 보다 크게 되어, 보다 큰 용량값을 갖는 용량 소자를 실현할 수가 있다.

[용량 소자 4]

도 13은, 본 발명에 따른 제 4 의 용량 소자의 구성을 개략적으로 도시한 도면이다. 이 도 13에 도시된 구성에 있어서도, 비트선에 상당하는 도전층은 배치되지 않는다. 비트선에 상당하는 도전층이 접속하는 불순물 영역(2e)에 대하여, 저장 노드에 상당하는 도전층(6g)이 배치된다. 이 도전층(6g)은, 대응하는 불순물 영역(2e)에 전기적으로 접속되는 플러그 부분(다리 부분)과, 표면의 용량을 형성하기 위한 평탄부분을 갖는다. 셀플레이트에 상당하는 도전층(9a)은, 도전층(6c, 6d, 6g)의 표면에 대향하여 절연막(7c)을 통해 배치된다. 나머지 구성은, 도 9a에 도시된 구성과 동일하며, 대응하는 부분에는 동일 참조 부호를 부여하여 그 상세한 설명은 생략한다.

이 도 13에 도시된 구성에 있어서는, 도전층(6g)에 의해, 도전층(9a)에 대향하는 저장 노드에 상당하는 도전층의 표면 면적이 증대한다. 도전층(6c, 6d)의 평탄부분의 면적은, 그 사이에 새롭게 도전층(6g)이 삽입되기 때문에, 조금 작게 된다. 그러나, 이 도전층(6c, 6d)의 표면 면적의 저하는, 삽입된 도전층(6g)의 평탄 부분의 표면적에 의해 보상되고 이 도전층(6g)의 평탄부분의 측면의 표면 면적에 대향하여 도전층(9a)이 배치되기 때문에, 도전층(6g)의 평탄 부분의 측면의 표면 면적만큼 용량값이 크게 된다. 따라서, 비트선에 상당하는 도전층이 접속되는 불순물 영역에 대해, 저장 노드에 상당하는 도전층을 접속하여 이를 용량 소자로서 이용하므로써, 용량 소자의 점유 면적의 증가를 수반하지 않고 보다 큰 용량값을 갖는 용량 소자를 실현할 수가 있다.

[용량 소자 5]

도 14는, 본 발명에 따르는 제 5의 용량 소자의 구성을 개략적으로 도시한 도면이다. 이 도 14에 도시된 구성에 있어서는, 2 개의 메모리 셀에 상당하는 영역 A 및 B에 형성되는 단위 용량 소자의 구성을 대표적으로 나타낸다. 이 용량 소자는, N 웰(10a) 내에 형성되며, 이 N 웰(10a)은, 필드 절연막(8e, 8d)에 의해 그 영역과 분리된다. 도 14에 도시된 구성에 있어서는, 필드 절연막(8c, 8d)의 표면에, 워드선에 상당하는 도전층(3i, 3j)이 형성된다. 다른 구성은, 도 9a에 도시된 구성과 동일한다. 단지, N 웰(반도체 기판 영역)(10a) 및 도전층(9a)이 접속되는 전극 노드가 반대로 변화하고 있을 뿐이다. 따라서, 이 도 14에 도시된 용량 소자의 구성은, 실질적으로 도 9a에 도시된 용량 소자와 등가이다. 전극 노드가 전환되더라도, 용량 소자의 전극간에 인가되는 전압은 동일하고, 또한, N 웰(10a)과 기판 영역이 순방향으로 바이어스되지 않고, 어떤 문제도 생기지 않는다.

따라서, 이 도 14에 도시된 구성에 있어서도, 메모리 셀 구조를 이용하여 용량 소자를 형성하고 있기 때문에, 소점유 면적으로 면적 효율이 뛰어난 필요한 용량값을 갖는 용량 소자를 실현할 수가 있다.

특히, N 웰(10a)의 면적을 작게 하므로써, 이 N 웰(10a)의 표면 면적을 작게 할 수가 있으며, 이에 따라 이 N 웰(10a)의 표면의 저항 성분에 기인하는 전압 저하 및 N 웰(10a)과 기판 영역(1) 사이의 접합 용량의 영향을 배제하고, RC 지연을 수반하지 않고 고속으로 전하의 흡수/공급을 행할 수 있어서, 주파수 응답 특성이 뛰어난 용량 소자를 실현할 수가 있다.

[용량 소자 6]

도 15는, 본 발명에 따르는 제 6의 용량 소자의 구성을 개략적으로 도시한 도면이다. 이 도 15에 도시된 구성은, 이하의 관점에서 도 14에 도시한 구성과 상이하다. 우선, 비트선에 상당하는 도전층은 마련되지 않는다. 비트선에 상당하는 도전층이 전기적으로 접속하는 불순물 영역(2e)에 대해서는, 저장 노드에 상당하는 도전층(6i)이 마련되어 이에 전기적으로 접속된다. 셀플레이트에 상당하는 도전층(9a)이, 도전층(6c, 6i, 6d) 각각의 표면상에 절연막(7c)을 통해 대향하여 배치된다.

다른 구성은, 도 14에 도시된 구성과 동일하여, 대응하는 부분에는 동일한 참조 부호를 부여한다. 이 용량 소자(6)의 구성에 따르면, 먼저의 도 13에 도시한 구성과 같이 용량 소자의 전극 대향 면적이 증대하여, 큰 용량값을 실현할 수가 있다.

[용량 소자 7]

도 16은, 본 발명에 따르는 제 7의 용량 소자의 구성을 개략적으로 도시한 도면이다. 이 도 16에 도시한 용량 소자의 구성은, 도 14에 도시한 용량 소자와 이하의 점에서 상이하다. 비트선에 상당하는 도전층이 마련되지 않는다. 또한, 이 비트선에 상당하는 도전층이 접속하는 불순물 영역(도 14의 불순물 영역(2e))은 마련되지 않는다. 반도체 기판 영역(N 웰)(10a)에서, 불순물 영역(2d, 2f) 사이의 반도체 기판(N 웰)(10a) 표면상에, 게이트 절연막(4m)을 통해 워드선에 상당하는 도전층(게이트 전극층)(3m)이 마련된다.

이 도 16에 도시한 구성에 있어서는, 도 14에 도시된 구성에 비해, 도전층(3 m)과 반도체 기판 영역(N 웰)(10a) 사이에 용량이 형성되어, 용량 소자의 용량값을 크게할 수 있다. 이에 따라, 보다 면적 효율이 우수한 용량 소자를 실현할 수 있다.

[용량 소자 8]

도 17a는, 본 발명에 따른 제 8의 용량 소자의 구성을 개략적으로 도시한 도면이다. 이 도 17a에 있어서는, 1 개의 단위 용량 소자의 구성이 대표적으로 도시된다. 도 17a에 있어서, 반도체 기판 영역(N 웰)(10a) 표면에, 고농도 N 형 불순물 영역(2x, 2y)이 형성된다. 불순물 영역(2y)에는, 저장 노드에 상당하는 도전층(6)이 전기적으로 접속된다. 도전층(6)의 표면에 절연막(7c)을 통해 셀플레이트층에 상당하는 도전층(9a)이 배치된다.

불순물 영역(2x, 2y) 사이의 반도체 기판 영역(N 웰)(10)(10a)표면상에, 워드선에 상당하는 도전층(3)이 형성된다. 이 도전층(3)은, 도전층(9a)에 전기적으로 접속된다. 이 워드선에 상당하는 도전층(3)은 모두 셀플레이트층에 상당하는 도전층(9a)에 전기적으로 접속된다. 도전층(3)은, 반도체 기판 영역(N 웰)(10)(10a)과의 사이의 용량을 형성하기 위해, 도전층(9a) 및 도전층(6) 및 그 사이의 절연막(7c)으로 형성되는 용량 CS와 반도체 기판 영역(N 웰)(10)(10a)과 그 사이의 게이트 절연막으로 형성되는 용량 CW가 서로 병렬로 접속된다. 따라서, 용량 소자의 용량값을 보다 크게할 수 있다.

도 17b는, 이 도 17a에 도시된 용량 소자의 단위 용량 소자의 접속 형태를 도시한 도면이다. 셀플레이트층에 상당하는 도전층(9a)과 반도체 기판 영역(N 웰)(10)(10a)의 사이에, 단위 용량 소자 CS와 단위 용량 소자 CW가 서로 병렬로 접속된다. 이 워드선에 상당하는 도전층(3)과 셀플레이트에 상당하는 도전층(9a)을 전기적으로 접속하므로서, 이 용량 CW를 단순한 기생 용량으로 하여 기능시키는 것은 아니라, 확실히 용량 CS와 병렬인 용량으로서 기능시킬 수 있어, 이 용량 소자의 용량값을 크게할 수 있다. 또, 전극 노드 VA 및 VB는 교체시켜도 좋다.

[용량 소자 9]

도 18은, 본 발명에 따른 제 9의 용량 소자의 구성을 개략적으로 도시한 도면이다. 도 18에 있어서는, 다수의 단위 용량 소자(도면에 있어서 0으로 나타낸다)가 행 및 열의 매트릭스 형태로 배치된다. 이들 단위 용량 소자는, DRAM 메모리 셀과 동일한 구성을 구비한다. 단위 용량 소자의 각 행에 대응하여 워드선에 상당하는 도전층(30a∼30f)이 마련된다. 비트선에 상당하는 도전층(50a∼50f)이 열방향으로 연장하도록 배치된다. 단위 용량 소자는, 메모리 셀과 동일한 배열을 갖기 때문에, 비트선에 상당하는 도전층은 쌍을 이루어 배치된다. 쌍을 이루는 도전층(예를 들면 도전층(50a, 50b))과 워드선에 상당하는 도전층(30a∼30f)의 교차부에 대응하여 단위 용량 소자가 배치된다. 워드선에 상당하는 도전층(30a∼30f)은, 그 양단에 있어서 저저항의 예를 들면 알루미늄으로 구성되는 배선(56a, 56b)에 의해 상호접속된다. 배선(56a)이 공통노드(52a)에 전기적으로 접속된다.

이들 워드선에 상당하는 도전층(30a∼30f)에 대응하여 그 상층에 셀플레이트에 상당하는 도전층(9a)이 마련된다. 이 도전층(9a)은, 노드(55a)(전극 노드 VA 또는 VB)에 전기적으로 접속된다. 노드(52a, 55a)가 저저항 배선(57a)에 의해 상호접속된다. 도면에 도시되지 않은 반도체 기판 영역이, 다른쪽 전극 노드(VB 또는 VA)에 전기적으로 접속된다.

이 도 18에 도시된 접속배치는, 도 17b에 도시된 구성과 전기적으로 등가로된다. 단위 용량 소자로서 메모리 셀 구조와 같은 구조를 이용하므로서, 효율적으로 단위 용량 소자를 배치하여, 소점유 면적으로 필요한 용량값을 갖는 용량 소자를 용이하게 실현할 수가 있다. 또한, 메모리 셀과 마찬가지로, 단위 용량 소자를 매트릭스 형태로 효율적으로 배치할 수가 있어서, 면적 효율이 우수한 용량 소자를 실현할 수가 있다.

[용량 소자 10]

도 19는, 본 발명에 따른 제 10의 용량 소자의 구성을 개략적으로 도시한 도면이다. 이 도 19에 도시한 구성은, 도 18에 도시한 구성과, 비트선에 상당하는 도전층(50a∼50f)이 그 양단에 있어서 저저항의 배선(58a, 58b)에 의해 전기적으로 상호접속되는 점이 상이하다. 다른 구성은 동일하여, 대응하는 부분에는 동일 참조 부호를 부여한다. 다만, 도 19에 있어서는, 단위 용량 소자는 도시되지 않지만, 도 18에 도시한 단위 용량 소자와 마찬가지로, 메모리 셀 배열과 같이 단위 용량 소자가 배치된다. 이 도 19에 도시된 구성에 있어서, 도전층(50a∼50f)중 1개에 노이즈가 발생하여도, 저저항 배선(58a, 58b)에 의해 이 노이즈가 분산되어 결과적으로 노이즈가 흡수되며, 노이즈에 강한 구조를 실현할 수가 있다. 또한, 이 비트선에 상당하는 도전층(50a∼50f)은, 대응하는 불순물 영역을 통해 반도체 기판 영역에 전기적으로 접속된다. 도전층(50a∼50f)은, 비트선에 상당하는 도전층이며, 저저항이다. 따라서, 반도체 기판 영역의 표면저항이 실효적으로 이들 도전층(50a∼50f)에 의해 저감되어, 용량 소자의 전극의 저항을 저감할 수가 있다. 이에 따라, 전하를 고속으로 충방전시킬 수 있어서(반도체 기판 영역에 있어서의 전하 이동에 있어서의 RC 지연이 저감된다), 주파수 특성이 우수한 용량 소자를 실현할 수가 있다.

실시예 2

[용량 소자 1]

도 20a는, 본 발명의 실시예 2에 따른 제 1 의 용량 소자의 구성을 개략적으로 도시한 도면이다. 도 20에 있어서, P 형 반도체 기판 영역(1) 표면에, 용량 소자의 기판 영역으로서 기능하는 N 웰(이하, 간단히 N 웰로 호칭한다)(10a)이 형성된다. 이 N 웰(10a)은, 필드 절연막(8e, 8d)에 의해, 그 주변 영역이 규정된다. N 웰(10a)의 표면 거의 전역에 걸쳐 게이트 절연막(14a)을 통해, 워드선에 상당하는 도전층(13a)이 형성된다. N 웰(10a)은, 그 주변부에 형성된 고농도 N형 불순물 영역(2g)을 통해 전극 노드 VB에 전기적으로 접속되며, 한편, 도전층(13a)은, 전극 노드 VA에 접속된다. 이 도전층(13a), 게이트 절연막(14a) 및 N 웰(10a)에 의해, 종래와 동일한 게이트 캐패시터 Ca가 실현된다.

도 20a에 있어서, 또한, 도전층(13a)상에, 저장 노드에 상당하는 도전층(6a1∼6an)이 형성된다. 이들 도전층(6a1∼6an)은, 메모리 셀의 저장 노드와 마찬가지로 T 형의 단면 형상을 구비하고 있다. 메모리 셀 캐패시터 형성시에 있어서, 액세스 트랜지스터의 게이트 전극층(워드선)을 형성한 후, 이 저장 노드가 형성된다. 이 저장 노드 형성시에 있어, 액세스 트랜지스터의 불순물 영역과의 접촉을 하기위한 콘택트 홀이 형성된다. 따라서 이 도 20a에 도시된 구성에 있어서도, 먼저의 실시예 1에 있어서의 용량 소자 형성을 위한 불순물 영역과 저장 노드 상당의 도전층과의 전기적 접속을 잡기위한 콘택트 홀 형성 프로세스를 이용하고, 이 저장 노드에 상당하는 도전층(6a1∼6an)과 도전층(13a)과의 전기적 접촉을 하기 위한 콘택트 홀을 형성할 수가 있다. 따라서, 메모리 셀의 저장 노드 형성시와 동일한 프로세스로 이들 저장 노드에 상당하는 도전층(6a1∼6an)을 형성할 수가 있다. 따라서, 마스크의 수 및 공정수를 증가시킬 필요는 없다.

저장 노드에 상당하는 도전층(6a1∼6an)상에, 메모리 셀의 캐패시터 절연막에 상당하는 절연막(17a)을 통해 셀플레이트에 상당하는 도전층(9a)이 형성된다. 이 도전층(6a1∼6an)과 도전층(9a)에 의해 용량이 형성되는 것은, 먼저의 실시예 1과 동일한다. 1 개의 도전층(6ai)과 도전층(9a) 사이에 단위 용량 소자 CS가 형성된다. 이 도전층(9a)은, 전극 노드 VB에 전기적으로 접속된다.

이 도 20a에 도시된 구성의 경우, 그 전기적 등가 회로를 도 20b에 도시하는 바와 같이 전극 노드 VA 및 VB의 사이에, 용량 소자 Ca 및 단위 용량 소자 CS1∼CSn이 서로 병렬로 전기적으로 접속된다. 저장 노드에 상당하는 도전층(6a1∼6an)과 절연막(17a)과 도전층(9a)으로 구성되는 용량 소자는, 도전층(13a), 절연막(14a) 및 N 웰(10a)에 의해 형성되는 MOS 캐패시터의 상부에 형성된다. 따라서, 종래와 같은 MOS 캐패시터의 상부에 계층적으로 추가의 용량 소자가 형성되기 때문에, 어떠한 면적 증가를 수반하지 않고, 용량 소자의 용량값을 증대시킬 수 있다.

이 도 20a에 도시된 용량 소자의 구성에 있어서도, 전극 노드 VA 및 VB의 사이에는, 전원 전압 VCC의 거의 1/2의 전압이 인가된다. 내압 특성을 손상시키지 않고, 저점유 면적의 면적 효율이 양호한 용량 소자를 실현할 수가 있다.

[용량 소자 2]

도 21a는, 본 발명의 실시예 2에 따른 제 2 의 용량 소자의 구성을 개략적으로 도시한 도면이다. 이 도 21a에 도시된 구성에 있어서는, N 웰(10a) 표면상에, 절연막(14a)을 통해 워드선에 상당하는 도전층(13a)이 N 웰(10a)의 표면상에 걸쳐 형성된다. 이 도전층(13a)상에, 층간 절연막(26a)을 통해, 비트선에 상당하는 도전층(25a)이 이 도전층(13a)과 거의 전면에 걸쳐 대향하도록 형성된다. 이 도전층(25a)상에, 저장 노드에 상당하는 도전층(6a1∼6an)이 형성되며, 이들 도전층(6a1∼6an)이, 도전층(25a)에 공통으로 전기적으로 접속된다. 메모리 셀의 저장 노드의 용량 형성 부분(상부의 평탄 부분)은, 비트선보다도 상부에 형성된다. 따라서, 메모리 셀 제조 프로세스에 있어서, 이 저장 노드는, 비트선 제조 후 형성된다. 따라서, 이 도 21a에 도시된 용량 소자의 구성에 있어서도, 먼저의 실시예 1에 있어서의 단위 용량 소자와 대응하는 불순물 영역을 접속하기 위한 콘택트 홀 형성과 마찬가지로, 메모리 셀 캐패시터 제조 프로세서와 동일 제조 프로세스로 이 도전층(6a1∼6an)과 비트선에 상당하는 도전층(25a)과 전기적으로 접속하기 위한 콘택트 홀을 형성할 수가 있다. 따라서, 이 도 21에 도시된 구성에 있어서도, 마스크 수 및 제조 프로세스 수를 증가시키지 않는다.

N 웰(10a)은, 불순물 영역(2g)을 통해 전극 노드 VB에 접속되며, 도전층(13a)이 전극 노드 VA에 전기적으로 접속되고, 도전층(25a)이 전극 노드 VB에 전기적으로 접속된다.

이 도 21에 도시된 용량 소자의 구성에 있어서는, 워드선에 상당하는 도전층(13a)과 비트선에 상당하는 도전층(25a)과 층간 절연막(26a)에 의해 용량 Cq이 형성된다. 저장 노드에 상당하는 도전층(6a1∼6an)과 도전층(9a)은, 먼저의 도 20a에 도시된 구성과 마찬가지로 n·CS의 용량을 실현한다. 도전층(25a)이 형성되어 있어도, 도전층(6a1∼6an)과 도전층(9a)에 의해 형성되는 용량은, 그 도전층(6a1∼6an)의 상부의 평탄 부분의 표면 면적에 의해 용량값이 결정되기 때문에, 이 도전층(9a)과 도전층(6a1∼6an)과 절연막(17a)에 의해 형성되는 용량의 용량값은, 먼저의 도 20a에 도시된 용량의 용량값에서 변화하지 않는다.

이 도 21a에 도시된 용량 소자의 구성에 있어서, 도 21b에 그 전기적 등가 회로를 도시한 바와 같이, 전극 노드 VA 및 VB의 사이에, 용량 Ca, CS1, …, CSn 및 Cq이 병렬로 접속된다. 따라서, 도전층(25a), 층간 절연막(26a) 및 도전층(13a)에 의해 형성되는 용량 Cq의 용량값만큼 용량값을 증가시킬 수 있다. 층간절연막(26a)의 두께는 게이트 절연막(14a)보다도 약 20 배 정도 두껍게 되어 있다. 이것은, 배선간의 기생 용량에 의한 용량 결합을 방지하기 위해서이다. 따라서, 용량 Cq의 용량값은 용량 Ca의 용량값의 5% 정도의 값으로 되며, 이 도 21에 도시된 용량 소자의 용량값은, 도 20a에 도시된 용량 소자의 용량값을 5% 정도 증대시킬 수 있다.

또한, 비트선에 상당하는 도전층(25a)은, 텅스텐 또는 몰리브덴 등의 고융점 금속과 폴리실리콘의 복합 구조 또는 고융점 금속 실리사이드 구조중 어느쪽의 구성을 구비하여도 좋다. 이것은, 워드선에 상당하는 도전층(13a)에 대해서도 마찬가지이다.

[용량 소자 3]

도 22a는, 본 발명의 실시예 2의 제 3 의 용량 소자의 구성을 개략적으로 도시한 도면이다. 도 22a에 있어서, P 형 반도체 기판(1) 표면에, N 웰(10aa)이 형성된다. 이 N 웰(10aa)은, N 웰(10a)에 비해 그 표면 불순물 농도는 작게 된다. 채널을 형성하기 쉽게 하기 위해서이다. 이 N 웰(10aa)의 거의 전 표면상에 걸쳐, 게이트 절연막(14a)을 통해, 워드선에 상당하는 도전층(13a)이 형성된다. 이 도전층(13a)상에, 저장 노드에 상당하는 도전층(6a1∼6an)이 형성된다. 이들 도전층(6a1∼6an)상에, 절연막(17a)을 통해 저장 노드에 상당하는 도전층(9a)이 형성된다. N 웰(10aa)의 주변부에, 고농도 N 형 불순물 영역(2g) 및 고농도 P 형 불순물 영역(2ga)이 형성된다. 이들 불순물 영역(2g, 2ga)은 전극 노드 VA에 전기적으로 접속된다. 도전층(13a)이 전극 노드 VB에 접속되며, 또한 도전층(9a)이 전극 노드 VA에 전기적으로 접속된다.

N 웰(10aa)은, 그 표면 불순물 농도가 비교적 작게 되어 있으며, 채널 영역(70a)이 그 표면에 형성된다. 따라서, 도전층(13a), 게이트 절연막(14a) 및 N 웰(10aa) 표면의 채널 영역(70a)에 의해, MOS 캐패시터가 형성된다. 먼저 설명한 N 웰(10a) 또는 N 웰(10)에 있어서는, 그 표면에는 채널 영역이 형성되어 있지 않고, N 웰(10, 또는 10a)의 표면이 전극으로서 이용되고 있으며, 그 표면 저항은 비교적 작게 되어있다. 한편, 이 도 22a에 도시된 바와 같이 N 웰(10aa)의 표면 불순물 농도를 비교적 낮게 하여, 채널 영역(70a)을 형성하므로서, 이 채널 영역(70a)에 도시되지 않은 공핍층 영역이 형성되기 때문에 이 MOS 캐패시터는 그 공핍층 용량이 게이트 절연막에 의해 형성되는 용량값에 부가되며, 용량값이 크게되어 용량 소자의 용량값을 크게 할 수 있다.

즉, 도 22b에 도시된 바와 같이 전극 노드 VA 및 VB의 사이에 단위 용량 소자 CS1, ···, CSn 및 MOS 캐패시터 Cm이 전기적으로 병렬로 접속된 면적 효율이 보다 우수한 용량 소자를 실현할 수 있다. 이 경우 채널 영역(70a)을 형성하기 위해 전극 노드 VB에 인가되는 전압은, 전극 노드 VA에 인가되는 전압보다도 낮게 된다. 또한, 불순물 영역(2g)을 통해, 이 MOS 캐패시터의 기판 영역이 이 MOS 캐패시터의 전극(MOS 트랜지스터의 소스/드레인)에 전기적으로 접속되기 때문에, 이 MOS 캐패시터를 구성하는 MOS 트랜지스터의 임계치 전압에 대한 기판 효과를 잃어, 안정하게 일정한 용량값을 실현할 수가 있다.

[용량 소자 4]

도 23a는, 본 발명의 실시예 2에 따르는 제 4 의 용량 소자의 구성을 개략적으로 도시한 도면이다. 이 도 23a에 도시된 용량 소자의 구성은, 도 22a에 도시된 구성과 이하의 점에서 다르다. 즉, 워드선에 상당하는 도전층(13a)상에, 층간 절연막(26a)을 통해 이 도전층(13a)과 대향하도록 비트선에 상당하는 도전층(25a)이 형성된다. 저장 노드에 상당하는 도전층(6a1∼6an)은, 공통으로 이 도전층(25a)에 전기적으로 접속된다. 도전층(25a)은 전극 노드 VA에 전기적으로 접속되며, 또한 도전층(9a)이 전극 노드 VB에 전기적으로 접속된다. 다른 구성은, 도 22a에 도시된 구성과 동일하여, 대응하는 부분에는 동일한 참조 부호를 부여한다. 이 도 23a에 도시된 용량 소자의 구성에 있어서는, 도 23b에 그 전기적 등가 회로를 도시한 바와 같이, 도전층(25a), 층간 절연막(26a) 및 도전층(13a)에 의해 형성되는 용량 Cq이 단위 용량 소자 CS1, ···, CSn 및 MOS 캐패시터 Cm과 병렬로 전극 노드 VA 및 VB의 사이에 접속된다. 따라서, 이 도 22a에 도시된 용량 소자의 구성에 비해, 용량 Cq의 용량값만큼 용량값이 커진다. 작용 효과는 도 22a에 도시된 용량 소자와 동일하다.

[용량 소자 5]

도 24a는, 본 발명의 실시예 2의 제 5의 용량 소자의 구성을 개략적으로 도시한 도면이다. 도 24a에 있어서, P 형 반도체 기판 영역(1) 표면에, N 웰(80a)이 형성된다. 이 N 웰(80a)의 영역은, 필드 절연막(8e, 8d)에 의해 규정된다. N 웰(80a) 표면에, 그 표면 불순물 농도가 비교적 낮게 된 P 웰(10ab)이 형성된다. 이 P 웰(1Oab)의 거의 전면에 걸쳐 그 표면상에 워드선에 상당하는 도전층(13a)이 게이트 절연막(14a)을 통해 형성된다. 이 도전층(13a)상에, 저장 노드에 상당하는 도전층(6a1∼6an)이 형성되며, 이들 도전층(6a1∼6an)은, 도전층(13a)에 전기적으로 접속된다. 도전층(6a1∼6an)상에, 절연막(17a)을 통해 셀플레이트에 상당하는 도전층(9a)이 이들 도전층(6a1∼6an)의 표면에 대향하도록 형성된다.

P 웰(10ab)의 주변 영역에, 고농도 N 형 불순물 영역(2gb)이 형성되며, 이 불순물 영역(2gb)의 외부에, 고농도 P형 불순물 영역(2gc)이 형성된다. 또한, N 웰(80a)에 고농도 N형 불순물 영역(2g)이 형성된다. 불순물 영역(2g) 및 도전층(13a)이 전극 노드 VA에 전기적으로 접속된다. 한편, 불순물 영역(2gb, 2gc) 및 도전층(9a)이 전극 노드 VB에 전기적으로 접속된다. 전극 노드 VA에 인가되는 전압은 전극 노드 VB에 인가되는 전압보다도 높게 된다. P 웰(10ab)의 표면의 불순물 농도가 비교적 낮게 되며, 이 P 웰(10ab) 표면에, 채널 영역(72a)이 형성된다.

따라서, 이 도 24a에 도시된 구성에 있어서는, 도전층(13a), 게이트 절연막(14a), 채널 영역(72a) 및 불순물 영역(2gb)에 의해, n 채널 MOS 트랜지스터를 이용한 MOS 캐패시터가 형성된다. 저장 노드에 상당하는 도전층(6a1∼6an)과 도전층(9a)과 절연막(17a)에 의해 형성되는 캐패시터는, 먼저의 실시예 2의 각 용량 소자와 동일하다.

P 형 반도체 기판 영역(1)은, 메모리 셀 어레이 영역까지 연장하고 있으며, 이 메모리 셀 영역의 액세스 트랜지스터의 기판 전위와 이 용량 소자의 P 웰(10ab)의 전위를 분리하기 위해 N 웰(80a)이 마련된다. 이에 덧붙여, 이 N 웰(80a)을 불순물 영역(2g)을 통해 전극 노드 VA에 전기적으로 접속하므로서, P 웰(10ab)과 N 웰(80a)의 사이의 접합 용량 Cj를 단순한 기생용량은 아니고 이를 용량 소자에 이용할 수가 있다. 즉, 이 도 24a에 도시된 용량 소자의 구성에 있어서는, 도 24b에 그 전기적 등가 회로를 도시한 바와 같이, 전극 노드 VA 및 VB의 사이에, 용량 Cj, CS1∼CSn 및 MOS 캐패시터에 의한 용량 Cm이 병렬로 접속된다. 따라서, 보다 용량값이 큰 용량 소자를 실현할 수가 있다. 또, 이 P 형 반도체 기판 영역(1)은, 메모리 셀 어레이영역까지 걸쳐 연장하고 있는 경우, 통상 부전위로 바이어스 된다. 따라서, 전극 노드 VA에 인가되는 전압은, 전극 노드 VB에 인가되는 전압보다도 높게 되기 때문에, 이 N 웰(80a)과 기판 영역(1)과의 사이가 순방향으로 바이어스되는 것은 확실히 방지된다.

[용량 소자 6]

도 25a는, 본 발명의 실시예 2의 제 6 의 용량 소자의 구성을 개략적으로 도시한 도면이다. 이 도 25a에 도시된 구성은, 도 24에 도시된 용량 소자와 이하의 점에 있어서 다르다. 즉, 워드선에 상당하는 도전층(13a) 상에 층간 절연막(26a)을 통해 비트선에 상당하는 도전층(25a)이 형성된다. 이 도전층(25a)에 저장 노드에 상당하는 도전층(6a1∼6an)이 전기적으로 접속된다. 또한 이 도전층(25a)이 전극 노드 VB에 접속되며, 셀플레이트에 상당하는 도전층(9a)이 전극 노드 VA에 전기적으로 접속된다. 다른 구성은, 도 24a에 도시된 구성과 동일하며, 대응하는 부분에는 동일한 참조 부호를 부여하여 그 상세한 설명은 생략한다.

이 도 25a에 도시된 용량 소자의 구성에 있어서, 도 25b에 도시된 전기적 등가 회로로부터 명백하듯이, 워드선에 상당하는 도전층(13a)과 층간 절연막(26a)과 비트선에 상당하는 도전층(25a)에 의해 형성되는 용량 Cq가 전극 노드 VA 및 VB의 사이에 또한 접속된다. 따라서, 이 용량 Cq의 용량값만큼 이 용량 소자의 용량값은 크게된다.

[용량 소자 7]

도 26은, 본 발명의 실시예 2의 제 7 의 용량 소자의 구성을 개략적으로 도시한 도면이다. 이 도 26에 도시된 용량 소자에 있어서는, 저장 노드에 상당하는 도전층(6a1∼6an)과 워드선에 상당하는 도전층(13a)의 전기적 접속부에 대응하는 영역 하부의 N 웰(10a) 표면영역에, 필드 절연막(80aa, 80ab, 80ac)이 형성된다. 다른 구성은, 도 20에 도시된 구성과 동일하며, 대응하는 부분에는 동일한 참조 부호를 부여한다. 이 도 26에 도시된 용량 소자의 구성의 경우, 도전층(6a1∼6an)과 도전층(13a)과의 전기적 접속을 하기 위한 콘택트 홀 형성시에 있어 도전층(13a)이 과도하게 에칭된 경우에, 도전층(6a1∼6an)과 N 웰(10a)이 전기적으로 단락되며, 이 전극 노드 VA와 전극 노드 VB가 단락되는 것을 필드 절연층(80aa∼810ac)에 의해 방지한다. N 웰(10a) 표면에, 얇은 게이트 절연막(10a)을 통해 워드선에 상당하는 도전층(13a)을 형성하고, 이 도전층(13a)을 한쪽 전극 노드로서 이용하는 경우에 있어서도, 저장 노드에 상당하는 도전층(6a1∼6an)이, 이 도전층(l3a)을 관통하여 N 웰(10a) 표면에 접속되는 것을 방지할 수 있으므로, 신뢰성이 높은 용량 소자를 실현할 수 있다.

이들 필드 절연막(8d, 8e)은, 메모리 셀 어레이 영역내에 있어서 메모리 셀을 서로 분리하기 위한 소자 분리막과 동일 제조 프로세스로 형성된다. 따라서, 이들 필드 절연막(80aa∼80ac)을 형성하는 경우에 있어서도, 어떠한 제조 프로세스의 수는 증가하지 않는다. 또한, 필드 절연막(80aa∼80ac)을 형성하기 위해, 이 필드 절연막 형성영역을 규정하기 위한 마스크가 필요하다. 그렇지만 이러한 마스크는, 메모리 셀 어레이 영역에서 필드 절연막을 형성하는 마스크와 동일한 마스크로 하는 것이 가능하며, 마스크의 수도 증가하지 않는다.

이 도전층(6a1∼6an)과 도전층(13a)의 접속부 하부의 N 웰 표면 영역부에 필드 절연막을 마련하는 구성은, 도 22 및 도 24에 도시된 MOS 캐패시터를 형성하는 구성에도 이용할 수가 있다. 이 경우, 필드 절연막(80aa∼80ac) 하부에는, 채널 스토퍼용의 영역은 형성되지 않기 때문에, 웰 영역 표면에 형성된 채널 영역은 이 필드 절연막 하부를 통해 상호 접속되며, 그 MOS 캐패시터의 채널 영역이 필드 절연막에 의해 분단되지 않고, 안정하게 동작하는 용량 소자를 실현할 수가 있다.

또한, 도 21 및 도 26에 도시된 구성에 있어서, 이 N 웰(10a) 및 N형 고농도불순물 영역(2g)이 P형 영역으로 되어도 동일한 효과를 얻을 수 있다.

이상과 같이, 본 발명의 실시예 2에 따르면, 워드선에 상당하는 도전층과 반도체 기판 영역으로서의 웰 영역과의 사이에 용량을 형성하고, 또한 그 상부에 계층적으로 메모리 셀 캐패시터와 동일구성의 용량 소자를 여러개 병렬로 전기적으로 접속하도록 구성하고 있기 때문에, 면적 효율이 우수한 용량 소자를 실현할 수가 있다.

실시예 3

[용량 소자 1]

도 27a는, 본 발명의 실시예 3의 제 1 의 용량 소자의 구성을 개략적으로 도시한 도면이다. 이 도 27a에 있어서는, 2개의 용량 소자 C1및 C2가 사용된다. 이들 용량 소자 C1및 C2은, 실시예 2의 제 1 의 용량 소자와 동일한 구성을 구비한다. 즉, 용량 소자 C1및 C2는, P형 반도체 기판(1)상에 필드 절연막(8d)에 의해 서로 간격을 두고 형성되는 N웰(10a, 10b)내에 각각 형성된다. N 웰(10a)의 거의 전 표면상에 걸쳐, 게이트 절연막(14a)을 통해 워드선에 상당하는 도전층(13a)이 형성된다. 이 도전층(13a)은, 텅스텐 및 몰리브덴 등의 고융점 금속과 폴리실리콘과의 복합 구조를 구비하고 있어도 좋으며, 또한 고융점 금속 실리사이드 구조를 구비하여도 좋다. 이 도전층(13a)상에, 저장 노드에 상당하는 도전층(6a1∼6an)이 형성된다. 이들 도전층(6a1∼6an)은 공통으로 도전층(13a)에 전기적으로 접속된다. 이 도전층(6a1∼6an)상에, 절연막(17a)을 통해 셀플레이트에 상당하는 도전층(9a)이 형성된다. 이들 도전층(6a1∼6an)의 표면이, 도전층(9a)와 대향하도록 도전층(9a)이 형성된다. 도전층(6a1∼6an)은, 먼저의 실시예 2와 마찬가지로 단면형상이 T 자형의 구성을 구비한다. N 웰(10a)은, 그 주변부에 형성된 고농도 N형 불순물 영역(20a)를 통해 전극 노드 VB에 전기적으로 접속된다.

한편, N 웰(10b)의 거의 표면 전체에 걸쳐 게이트 절연막(14b)를 통해 워드선에 상당하는 도전층(13b)이 형성된다. 도전층(13b)상에, 저장 노드에 상당하는 도전층(6b1∼6bn)이 형성되며, 이들 도전층(6b1∼6bn)이 공통으로 도전층(13b)에 전기적으로 접속된다. 도전층(6b1∼6bn)은 표면에 대향하여, 절연막(17b)를 통해 셀플레이트에 상당하는 도전층(9b)이 형성된다. N 웰(10b)은, 고농도 N형 불순물 영역(20b)을 통해 전극 노드 VA에 전기적으로 접속된다. N 웰(10a, 10b)의 외주에 필드 절연막(8a, 8f)이 형성된다.

도전층(13a)이 전극 노드 VA에 접속되고, 도전층(13b)이 전극 노드 VB에 전기적으로 접속된다. 도전층(9a, 9b)이 서로 상호 접속된다. 이 도 27a에 도시된 접속에 있어서는, 도 27b에 도시된 전기적 등가 회로에 도시된 바와 같이, 전극 노드 VA와 전극 노드 VB의 사이에, 도전층(13a), 게이트 절연막(14a) 및 N 웰(10a)에 의해 형성되는 용량 CW1이 접속되며, 또한 도전층(13b), 게이트 절연막(14b) 및 N 웰(10b)에 의해 형성되는 용량 CW2가 전극 노드 VA 및 VB의 사이에 전기적으로 접속된다.

한편, 도전층(9a, 9b)은 상호 접속되어 있기 때문에, 전극 노드 VA 및 VB의 사이에, 도전층(9a), 절연막(17a) 및 도전층(6a1∼6an)에 의해 형성되는 용량 n·CS1과 도전층(9b), 절연막(17b) 및 도전층(6b1∼6bn)에 의해 형성되는 용량 n·CS2가 전기적으로 직렬로 접속된다. 도전층(6a1∼6an, 6b1∼6bn)은 메모리 셀 캐패시터의 저장 노드에 상당하고, 도전층(9a, 9b)은 메모리 셀 캐패시터의 셀플레이트에 상당한다. 따라서, 이들 용량의 내압은 전원 전압 VCC의 1/2이다. 이들 용량을 직렬로 접속하므로써, 내압 VCC의 용량을 실현할 수가 있다. 도전층(13a, 13b)은 워드선에 상당하는 도전층이고, 따라서 용량 CW1 및 CW2의 내압은 전원 전압 VCC 이상이다. 따라서, 이 도 27a에 도시된 용량 소자의 구성에 의하면, 전극 노드 VA에 전원 전압 VCC를 인가하고, 다른쪽 전극 노드 VB에 접지 전압 VSS를 인가하여도, 절연 파괴는 생기지 않는다. 따라서, 이 도 27a에 도시된 (합성)용량 소자를 전압차가 전원 전압 VCC 레벨인 노드사이에 접속하여, 이들 노드의 전압의 안정화를 도모하는 안정화 용량 또는 디커플링 용량을 실현할 수가 있다. 특히, 용량 소자 C1 및 C2 각각은, 실시예 2의 제 1 의 용량 소자와 동일 형태의 구성을 구비하고 있으며, 면적 효율이 우수한 용량 소자를 실현하고 있다. 따라서, 이 도 27a에 도시된 용량을 이용하므로서, 면적 효율이 우수하고 내압이 전원 전압 VCC 레벨인 용량을 실현할 수가 있다.

또, 도 27a에 도시된 구성에 있어서는, 도전층(9a)과 도전층(9b)이 서로 분리하여 형성되도록 도시된다. 그렇지만, 이들 도전층(9a, 9b)은 동일 도전층으로 구성되더라도 좋다. 즉, 1 개의 도전층(9)이 용량 소자 C1및 C2 형성영역 전면에 걸쳐 연장되어 형성되어도 좋다.

[용량 소자 2]

도 28a는, 본 발명의 실시예 3의 제 2 의 용량 소자의 구성을 도시한 도면이다. 이 도 28a에 도시된 용량 소자는, 도 21에 도시된 용량 소자를 2개 이용한다. 이 도 28a에 도시된 용량 소자의 구성은, 이하의 점에서, 도 27a에 도시된 용량 소자와 다르다. 즉, 용량 소자 C1에 있어서, 도전층(13a) 상에, 층간 절연막(26a)을 통해 비트선에 상당하는 도전층(25a)이 형성된다. 이 도전층(25a)에 공통으로 저장 노드에 상당하는 도전층(6a1∼6an)이 전기적으로 접속된다. 도전층(25a)은 전극 노드 VB에 전기적으로 접속된다.

용량 소자 C2에 있어서도, 도전층(13b) 상에 층간 절연막(26b)을 통해 비트선에 상당하는 도전층(25b)이 형성된다. 이 도전층(25b)에, 저장 노드에 상당하는 도전층(6b1∼6bn)이 전기적으로 접속된다. 도전층(25b)은 전극 노드 VA에 전기적으로 접속된다. 다른 구성은, 도 27a에 도시된 구성과 동일하며, 대응하는 부분에는 동일한 참조 부호를 부여한다.

이 도 28a에 도시된 용량 소자의 구성에 있어서는, 도전층(25a)과 도전층(13a) 사이에 용량 Cq1이 형성되며, 또한 도전층(25b)과 도전층(13b) 사이에 용량 Cq2가 형성된다. 따라서, 그 전기적 등가 회로를 도 28b에 도시된 바와 같이, 전극 노드 VA 및 VB의 사이에, 용량 Cq1 및 Cq2가 병렬로 접속된다. 또한 도 27a에 도시된 구성과 마찬가지로 전극 노드 VA 및 VB의 사이에, 서로 병렬로 용량 CW1 및 CW2가 전기적으로 병렬로 접속된다. 또한, 전극 노드 VA 및 VB의 사이에, 용량 n·CS1 및 n·CS2이 전기적으로 직렬로 접속된다.

층간 절연막(26a, 26b)의 막두께는 게이트 절연막(14a, 14b)의 막두께보다도 충분히 두껍게 되어있다. 따라서, 용량 Cq1 및 Cq2의 내압은 전원 전압 VCC 이상이다. 따라서, 이 도 28a에 도시된 용량 소자를 이용하므로서, 면적 효율이 보다 우수한 전원 전압 레벨의 내압 특성을 갖는 안정화 용량 또는 디커플링 용량을 실현할 수가 있다.

[용량 소자 3]

도 29a는, 본 발명의 실시예 3에 따른 제 3 의 용량 소자의 구성을 도시한 도면이다. 이 도 29a에 도시된 용량 소자에 있어서는, 도 27a에 도시된 용량 소자와 이하의 점에 있어서 다르다. 즉, 용량 소자 C2에 있어서, 반도체 기판 영역으로서의 N 웰(10ba)의 표면 불순물 농도는 먼저의 도 28a에 도시된 N 웰(10b)의 표면불순물 농도보다도 낮게 된다. 이 N 웰(10ba)의 주변영역에, 고농도 P형 불순물 영역(20ba)이 마련되며, 이 불순물 영역(20ba)의 외부에, 고농도 N형 불순물 영역(20bb)이 마련된다. 불순물 영역(20ba, 20bb)은 공통으로 전극 노드 VA에 접속된다. 다른 구성은, 도 27a에 도시된 구성과 동일하며, 대응하는 부분에는 동일한 참조 부호를 부여한다.

이 도 29a에 도시된 구성에 있어서, N 웰(10ba) 표면에 게이트 절연막(14b)을 통해 형성되는 도전층(13b)은 접지 전압 VSS를 수신하는 전극 노드 VB에 전기적으로 접속된다. 한편, 이 N 웰(10ba)에 형성된 불순물 영역(20ba, 20bb)은 전원 전압 VCC을 수신하는 전극 노드 VA에 전기적으로 접속된다. 따라서, 이 구성에 있어서, 도전층(13b) 아래의 N 웰(10ba) 표면에는, 채널 영역(70b)이 형성된다. 따라서, 이 도전층(13b), 게이트 절연막(14b), 채널 영역(70b) 및 불순물 영역(20ba)에 의해 MOS 캐패시터 Cm이 형성된다.

따라서, 이 도 29b에 그 전기적 등가 회로를 도시한 바와 같이, 전극 노드 VB에 게이트 전극이 전기적으로 접속되며, 전극 노드 VA에 그 소스/드레인 영역이 전기적으로 접속되는 p 채널 MOS 트랜지스터로 구성되는 MOS 캐패시터가 배치된다. MOS 캐패시터는, 통상의 평행 평판 전극형 캐패시터에 비해 그 용량값을 크게할 수 있다. 따라서, 이 경우에 있어서도, 면적 효율이 우수한 용량값을 실현할 수가 있다. 또, 불순물 영역(20bb)을 마련하고 있지만, 이 N 웰(10ba)에 전원 전압 VCC를 인가하여, MOS 캐패시터를 구성하는 p 채널 MOS 트랜지스터의 기판전위를 그 소스 전위와 동일하게 하므로서 기판효과를 없애고, 이 MOS 캐패시터의 기판 효과를 소거하며, MOS 트랜지스터의 임계치 전압을 일정하게 하여, MOS 캐패시터의 용량값을 안정하게 유지한다(공핍층 용량을 일정하게 유지한다).

[용량 소자 4]

도 30a는, 본 발명의 실시예 3의 제 4 의 용량 소자의 구성을 개략적으로 도시한 도면이다. 이 도 30a에 도시된 용량 소자는, 이하의 점에 있어서 도 29a에 도시된 용량 소자의 구성과 다르다. 즉, 용량 소자 C1, C2 각각에 있어서, 워드선에 상당하는 도전층(13a, 13b) 상에 층간 절연막(26a, 26b)을 통해 비트선에 상당하는 도전층(25a, 25b)이 형성된다. 비트선에 상당하는 도전층(25a)은 저장 노드에 상당하는 도전층(6a1∼6an)에 공통으로 전기적으로 접속된다. 비트선에 상당하는 도전층(25b)은 전극 노드 VA에 공통으로 접속되며 저장 노드에 상당하는 도전층(6b1∼6bn)에 공통으로 전기적으로 접속된다. 다른 구성은, 도 29a에 도시된 구성과 동일하며, 대응하는 부분에는 동일한 참조 부호를 부여한다. 이 도 30a에 도시된 구성에 있어서는, 용량 소자 C1의 도전층(25a)과 도전층(13a) 사이 및 용량 소자 C2의 도전층(25b)과 도전층(13b) 사이 각각에 용량 Cq가 형성된다. 따라서, 그 전기적 등가 회로를 도 30b에 도시한 바와 같이, 도 29b에 도시된 전기적 등가 회로에 있어서 또한 용량 Cql, Cq2가 전극 노드 VA 및 VB의 사이에 접속된다. 따라서, 이 도 30a에 도시된 구성의 경우, 이 비트선에 상당하는 도전층(25a, 25b)과 워드선에 상당하는 도전층(13a, 13b)과 층간 절연막(26a, 26b)에 의해 형성되는 용량 Cq (Cq1, Cq2)의 용량값만큼 용량 소자의 용량을 보다 크게할 수 있다.

[용량 소자 5]

도 31a는, 본 발명의 실시예 3의 제 5 의 용량 소자의 구성을 도시한 도면이다. 이 도 31a에 도시된 구성은, 도 29a에 도시된 구성과 이하의 점에 있어서 다르다. 즉, 용량 소자 C1이, P 형 반도체 기판(1) 표면에 형성되는 N 웰(80a)의 표면에 형성되는 P웰(10ab) 내에 형성된다. 이 P 웰(10ab)은, 그 표면 불순물 농도는 조금 낮게 된다. 이 P 웰(10ab)의 주변부에, 고농도 N 형 불순물 영역(20aa)이 형성되며, 이 불순물 영역(20aa) 외부에 이것과 인접하여 고농도 P형 불순물 영역(20ab)이 형성된다. 불순물 영역(20aa, 20ab)은 공통으로 전극 노드 VB에 전기적으로 접속된다. N 웰(80a)은, 고농도 N형 불순물 영역(2g)을 통해 전극 노드 VA에 접속된다. 이 N 웰(80a)은, P 웰(10ab)의 전위가, P형 반도체 기판(1)의 다른 영역에 있어서 형성되는 메모리 셀 어레이의 메모리 셀의 기판 전위(액세스 트랜지스터의 기판 전위)에 영향을 미치지 않기 위해 마련된다. 다른 구성은, 도 29a에 도시된 구성과 동일하여, 대응하는 부분에는 동일한 참조 부호를 부여한다.

용량 소자 C1에 있어서는, P 웰(10ab)의 표면 불순물 농도는 비교적 낮게 되며, MOS 트랜지스터와 등가인 구조를 부여한다. 도전층(13a)은 전극 노드 VA에 전기적으로 접속되며, 이 전극 노드 VA는 전원 전압 VCC를 수신한다. 한편, 전극 노드 VB는, 접지 전압 VSS를 수신하고 있다. 따라서, 이 P 웰(10ab)의 표면에 채널(72a)이 형성되어, 용량의 전극으로서 작용한다. 즉, 이 P 웰(10ab) 내에, p 채널 MOS 트랜지스터를 사용한 MOS 캐패시터를 형성한다. 따라서, 도 31b에 이 전기적 등가 회로를 도시한 바와 같이, 전극 노드 VA와 전극 노드 VB의 사이에, 캐패시터 CW 대신에 n채널 MOS 트랜지스터로 구성되는 MOS 캐패시터가 접속된다. 덧붙여, P 웰(10ab)과 N 웰(80a)과의 사이의 접합용량 Cj가 노드 VA 및 VB의 사이에 접속된다. 따라서, 용량 C1으로서 트리플 웰 구조의 이 MOS 캐패시터를 이용하므로서, 용량 소자의 용량을보다 크게할 수 있어서, 면적 효율이 우수한 용량 소자를 실현할 수가 있다.

[용량 소자 6]

도 32a는, 본 발명의 실시예 3의 제 6 의 용량 소자의 구성을 도시한 도면이다. 이 도 32a에 도시된 용량 소자는, 도 31a에 도시된 용량 소자와 이하의 점에 있서서 다르다. 즉, 용량 소자 C1에 있어서, 워드선에 상당하는 도전층(13a)상에 층간 절연막(26a)을 통해 비트선에 상당하는 도전층(25a)이 형성된다. 이 도전층(25a)에, 저장 노드에 상당하는 도전층(6a1∼6an)이 공통으로 전기적으로 접속된다. 도전층(25a)은, 전극 노드 VB에 전기적으로 접속된다.

한편, 용량 소자 C2에 있어서도, 워드선에 상당하는 도전층(13b)상에, 층간 절연막(26b)을 통해 비트선에 상당하는 도전층(25b)이 형성된다. 이 도전층(25b)상에, 저장 노드에 상당하는 도전층(6b1∼6bn)이 형성되며, 이들 도전층(6b1∼6bn)이 공통으로 도전층(25b)에 전기적으로 접속된다. 도전층(25b)은 전극 노드 VA에 전기적으로 접속된다. 다른 구성은, 이 도 31a에 도시된 용량 소자의 구성과 동일하며, 대응하는 부분에는 동일한 참조 부호를 부여한다.

이 도 32a에 도시된 구성에 있어서는, 도전층(25a), 층간 절연막(26a) 및 도전층(13a)에 의해 용량 Cq가 형성된다. 마찬가지로 도전층(25b), 층간 절연막(26b) 및 도전층(13b)에 의해 용량 Cq가 형성된다. 따라서, 도 32b에 도시된 전기적 등가 회로로부터 명백하듯이, 도전층(13a), 층간 절연막(26a) 및 도전층(25a)에 의해 형성되는 용량 Cq1이 전극 노드 VA 및 VB의 사이에 전기적으로 접속된다. 또한, 도전층(13b), 층간 절연막(26b) 및 도전층(25b)에 의해 형성되는 용량 Cq2가 전극 노드 VA 및 VB의 사이에 전기적으로 접속된다. 따라서, 이 용량 Cq1 및 Cq2의 용량값만큼 도 32a에 도시된 용량 소자는, 그 용량값이 도 31a에 도시된 용량 소자보다도 크게 되어, 면적 효율이 양호한 용량 소자를 실현할 수가 있다.

[용량 소자 7]

도 33은, 본 발명의 실시예 3의 제 7 의 용량 소자의 구성을 개략적으로 도시한 도면이다. 이 도 33에 도시된 용량 소자의 구성은, 도 27a에 도시된 용량 소자와 이하의 점이 다르다. 즉, 용량 소자 C1에 있어서, 도전층(13a)과 도전층(6a)의 전기적 접속부의 하부의 N 웰(10a) 표면에, 필드 절연막(80aa, 80ab, 80ac)이 형성된다. 이 용량 소자 C1의 구성은, 도 26에 도시된 용량 소자의 구성과 동일한다. 다만, 전극 노드의 접속이 상이할 뿐이다. 용량 소자 C2에 있어서도, 도전층(13b)과 도전층(6b1∼6bn) 각각과의 전기적 접속부의 하부의 N 웰(10b) 표면에, 필드 절연막(80ba, 80bb, 80bc)이 형성된다. 다른 구성은, 도 27a에 도시된 구성과 동일하며, 대응하는 부분에는 동일한 참조 부호를 부여한다.

이 도 33에 도시된 용량 소자의 구성의 경우, 먼저의 도 26에 도시된 용량 소자의 구성과 마찬가지로 도전층(6a1∼6an)과 도전층(13a)과의 사이의 전기적 접속 및 도전층(6b1∼6bn)과 도전층(13b)과의 전기적 접속을 이루는 접촉 형성시에 있어서, 과도하게 도전층(13a, 13b)이 에칭 제거된 경우에서도, 이 도전층(6a1∼6an) 및 도전층(6b1∼6bn)이 N 웰(10a, 10b)에 각각 전기적으로 접속되는 것을 방지할 수 있다. 이에 따라, 용량 소자의 신뢰성을 개선할 수 있다.

이 도 33에 도시된 것 같은 필드 절연막(80aa∼80ac, 80ba∼80bc)을 형성하는 구성은, 도 31a에 도시된 구성에 있어서도 적용할 수 있다. 이 도 31a에 도시된 구성의 경우, N 웰내에 필드 절연막이 형성되어도, N 웰 하부에 채널 스토퍼로서의 불순물층이 형성되지 않기 때문에, N 웰 표면에 연속적으로 채널이 형성되며, MOS 캐패시터로서의 작용에 대해 어떠한 악영향도 발생하지 않는다.

이상과 같이, 본 발명의 실시예 3에 따르면, 반도체 기판 영역표면에, 얇은 게이트 절연막을 통해 도전층을 형성하고, 그 상부에, 메모리 셀 캐패시터와 동일구조의 용량을 여리개 서로 병렬로 전기적으로 접속하도록 구성하였기 때문에, 소점유 면적으로 필요한 용량값을 갖는 용량 소자를 실현할 수 있다. 특히, 이 실시예 3의 전기적 등가 회로에 있어서는 도시되지 않았지만, N 웰과 P형 반도체 기판의 사이에, 큰 접합 용량이 형성된다. 이 접합 용량은, 전극 노드 사이에 접속되는 것이 아니라, 한쪽의 전극 노드에 접속되는 큰 기생 용량으로서 작용한다. 따라서, 이 용량 소자를 안정화 용량 또는 디커플링 용량으로서 사용할 때, 그 큰 기생 용량에 의해, 보다 용량값을 크게할 수 있어서, 안정화 및 디커플링 동작을 보다 확실하게 실현할 수 있다.

또, 실시예 3에 있어서, N 웰내에 용량 소자를 형성하는 경우를 도시하고 있다. 그렇지만, P 웰내에 용량 소자를 형성하여도, 동일한 작용 효과가 생긴다.

또한, 이 실시예 3에 있어서, 메모리 셀 캐패시터에 상당하는 캐패시터를 직렬로 접속하고 있기 때문에, 그 내압은 전원 전압 VCC 레벨로 할 수 있으며, 전원 전압 레벨의 전압이 인가되는 노드 사이에 접속하여도, 안정화 용량 및 디커플링 용량으로서의 기능을 충분히 발휘할 수 있다.

실시예 4

[용량 소자 1]

도 34a는, 본 발명의 실시예 4에 따르는 제 1 의 용량 소자의 구성을 개략적으로 도시한 도면이다. 도 34a에 있어서, P 형 반도체 기판 영역(1) 표면에, 메모리 셀 분리용의 소자 분리막에 대응하는 필드 절연막(80)이 형성된다. 이 필드 절연막(80)상에 또한 게이트 절연막에 상당하는 절연막(14)이 형성된다. 이 게이트 절연막(14)상에, 워드선에 상당하는 도전층(13)이 형성된다. 이 도전층(13)상에, 저장 노드에 상당하는 도전층(6a1∼6an) 및 도전층(6b1∼6bn)이 서로 사이를 두고 배치된다. 이들 도전층(6a1∼6an) 및 도전층(6b1∼6bn)은, 각각 행렬 형태로 배치되어도 좋다(도 18 및 도 19 참조). 도전층(6a1∼6an)상에, 메모리 셀 캐패시터 절연막에 상당하는 절연막(17a)을 통해 셀플레이트에 상당하는 도전층(9a)이 형성된다. 도전층(6b1∼6bn) 표면상에, 캐패시터 절연막에 대응하는 절연막(17b)을 통해 도전층(9b)이 형성된다. 도전층(9a, 9b)은 서로 분리된다. 도전층(9a)이 전극 노드 VA에 전기적으로 접속되며, 도전층(9b)이 전극 노드 VB에 전기적으로 접속된다. 전극 노드 VA 및 VB에는, 일정한 전압이 인가되지 않고, 신호가 인가된다.

도 34a에 도시된 용량 소자의 구성에 있어서는, 그 전기적 등가 회로를 도 34b에 도시된 바와 같이, 전극 노드 VA와 전극 노드 VB의 사이에, 2 개의 용량 소자 C1 및 C2가 전기적으로 직렬로 접속된다. 이들 용량 소자 C1 및 C2 각각은, 메모리 셀 캐패시터에 상당하는 단위 용량 소자를 서로 여러개 병렬로 접속한 구성과 등가이다.

P형 반도체 기판 영역(1) 표면에 N 웰을 형성하고, 그 위에 게이트 절연막(14)을 통해 도전층(13)을 형성한 경우, 이 N 웰과 P형 반도체 기판 영역과의 사이에 큰 접합 용량이 형성된다. 도 34b에 있어서, 이 기생 용량을 파선의 용량 Cpr로 나타낸다. PN 접합 용량은, 도전층(13)과 반도체 기판 영역과의 사이에 형성된다. PN 접합의 대부분은, 이 공핍층 용량에 의해 실현된다. 필드 절연막(80)의 막두께는 이러한 공핍층의 폭(두께)보다도 충분히 두껍다. 따라서, 도전층(13), 게이트 절연막(14), 필드 절연막(80) 및 P형 반도체 기판 영역(1)에 의해 형성되는 기생용량 Cpr의 용량값은, N 웰과 P 형반도체 기판 영역에 의해 형성되는 PN 접합 용량의 용량값보다도 충분히 작게 된다. 따라서, 전극 노드 VA 및 VB의 신호전위가 고속으로 변화하는 경우, 이 도전층(l3)에 부가적으로 발생하는 기생 용량 Cpr을 충분히 작게 하는 것이 가능하며, 고속으로 전극(도전층(9a, 9b))의 한쪽의 전위 변화를 다른쪽의 전극으로 고속으로 전달할 수가 있어서, 주파수 특성이 우수한 용량 소자를 실현할 수 있다. 또한, 결합 용량으로서 이용할 때, 전하의 기생 용량으로의 분산을 수반하지 않고, 전하를 전극 노드 사이에서 전달할 수가 있어서, 전하 전송 효율이 좋은 결합 용량을 실현할 수 있다.

[용량 소자 2]

도 35a는, 본 발명의 실시예 4에 따르는 제 2 의 용량 소자의 구성을 도시한 도면이다. 이 도 35a에 도시된 구성에 있어서는, 저장 노드에 상당하는 도전층(6a1∼6an) 및 도전층(6b1∼6bn)에 공통으로 셀플레이트에 상당하는 도전층(9ab)이 절연막(17a, 17b)을 통해 형성된다. 한편, 필드 절연막(80)상에 게이트 절연막(14)을 통해 형성되는 워드선에 상당하는 도전층은, 도전층(6a1∼6an)에 대하여 마련되는 도전층(13a)과, 도전층(6b1∼6bn)에 대하여 마련되는 도전층(13b)으로 분할된다. 도전층(13a)이 전극 노드 VA에 전기적으로 접속되며, 도전층(13b)이 전극 노드 VB에 전기적으로 접속된다. 이 도 35a에 도시된 용량 소자의 구성의 경우, 도 35b에 도시된 그 전기적 등가 회로로부터 명백하듯이, 도전층(13a)과 P형 반도체 기판 영역(1) 사이에 형성되는 기생용량 Cpr1은, 전극 노드 Va와 기판 영역의 사이에 형성되며, 한편, 도전층(13b)과 반도체 기판 영역(1) 사이에 형성되는 기생용량 Cpr2는, 전극 노드 Vb에 접속된다. 이들의 기생용량 Cpr1 및 Cpr2는, 막두께가 두꺼운 필드 절연막(80)에 의해, 그 용량값이 충분히 작게된다. 따라서 전극 노드 Va 및 Vb의 신호는 고속으로 변화하여, 주파수 특성이 우수한 용량 소자를 실현할 수 있다.

또, 전극 노드 Va 및 Vb의 사이에, 2 개의 용량 소자 C1 및 C2가 직렬로 접속되기 때문에, 메모리 셀 캐패시터에 상당하는 단위 용량 소자를 여러개 병렬로 접속하여 구성되는 용량 소자를 이용하여도, 전원 전압 레벨의 내압을 갖는 용량 소자를 실현할 수 있다.

[용량 소자 3]

도 36a는, 본 발명의 실시예 4의 제 3 의 용량 소자의 구성을 도시한 도면이다. 이 도 36a에 도시된 용량 소자에 있어서는, 필드 절연막(80) 및 게이트 절연막(14) 상에 형성되는 워드선 상당의 도전층은, 저장 노드에 상당하는 도전층(6a1∼6an)에 대하여 마련되는 도전층(13a)과, 저장 노드에 상당하는 도전층(6b1∼6bn)에 대하여 마련되는 도전층(13b)으로 분할된다. 마찬가지로, 도전층(6a1∼6an)에 대해서는, 절연막(17a)을 통해 셀플레이트에 상당하는 도전층(9a)이 형성되며, 도전층(6b1∼6bn)에 대하여, 절연막(17b)을 통해 도전층(9b)이 형성된다. 이들 도전층(9a, 9b)은 서로 분리된다. 도전층(9a)이 저저항의 배선(90)을 통해 도전층(13b)에 전기적으로 접속된다. 도전층(13a)이 전극 노드 Va에 전기적으로 접속되며, 도전층(9b)이 전극 노드 Vb에 전기적으로 접속된다.

이 도 36a에 도시된 용량 소자의 구성에 있어서는, 그 전기적 등가 회로를 도 36a에 도시한 바와 같이, 도전층(13a, 13b)과 반도체 기판 영역(1) 사이에 형성되는 기생용량 Cpr1 및 Cpr2는, 각각 전극 노드 Va 및 내부 노드(저저항 배선(90))에 접속된다. 그렇지만, 이들 기생용량 Cpr1 및 Cpr2는 두꺼운 막두께의 필드 절연막(80)에 의해 충분히 용량값을 작게 할 수 있다. 도전층(13a, 9a)을 양쪽 전극으로서 갖는 용량 소자 C1과 도전층(9b, 13b)을 양쪽 전극으로서 갖는 용량 소자 C2는 전극 노드 VA 및 VB의 사이에 전기적으로 직렬로 접속된다. 이 경우에 있어서, 기생용량 Cpr1 및 Cpr2의 용량값은 충분히 작게 되기 때문에, 전극 노드 Va에 인가되는 신호는 저저항 배선(90)을 통해 용량 소자 C2로 전달되며, 다음에 용량 소자 C2를 통해 전극 노드 Vb로 전달된다. 역으로, 전극 노드 Vb에 전달되는 신호는, 저저항배선(90) 및 용량 소자 C1을 통해 전극 노드 Va에 전달된다. 따라서, 주파수 특성이 우수한 용량 소자를 실현할 수 있다. 또한, 용량 소자 C1 및 C2의 각각은, 메모리 셀 캐패시터에 상당하는 단위 용량 소자를 여러개 병렬로 접속하여 구성되기 때문에, 그들의 면적 효율은 우수하고, 소점유 면적으로 주파수 응답특성이 뛰어난 용량 소자를 실현할 수 있다. 또한, 전극 노드 Va 및 Vb의 사이에 용량 소자 C1및 C2가 직렬로 접속되기 때문에, 전극 노드 Va 및 Vb의 사이의 전압차는 전원 전압 VCC 레벨로 할 수 있다. 따라서, MOS 레벨의 신호에 대한 커플링 용량으로서도 이 용량 소자를 사용할 수 있다.

[용량 소자 4]

도 37a는, 본 발명의 실시예 4의 제 4 의 용량 소자의 구성을 도시한 도면이다. 이 도 37a에 도시된 구성에 있어서는, 필드 절연막(80)상에, 게이트 절연막 및 층간 절연막을 포함하는 비교적 막두께가 두꺼운 절연막(29)이 형성된다. 이 절연막(29)상에, 비트선에 상당하는 도전층(25)이 배치된다. 이 도전층(25) 상에, 메모리 셀 캐패시터의 저장 노드에 상당하는 도전층(6a1∼6an) 및 도전층(6b1∼6bn)이 서로 분리되어 배치된다. 이들 도전층(6a1∼6an) 및 도전층(6b1∼6bn)은 공통으로 도전층(25)에 전기적으로 접속된다. 도전층(6a1∼6an) 상에 절연막(17a)을 통해 셀플레이트에 상당하는 도전층(9a)이 형성된다. 도전층(6b1∼6bn)에 대하여, 절연막(17b)을 통해 메모리 셀 캐패시터의 셀플레이트에 상당하는 도전층(9b)이 형성된다. 이들 도전층(9a, 9b)은 서로 분리된다. 도전층(9a)이 전극 노드 Va에 접속되며, 도전층(9b)이 전극 노드 Vb에 전기적으로 접속된다.

이 도 37a에 도시된 용량 소자의 구성은, 도 34a에 도시된 구성에 도시된 워드선에 상당하는 도전층(13a) 대신에 비트선에 상당하는 도전층(25)이 사용되는 구성과 등가이다. 비트선은 워드선보다도 상층에 형성된다. 따라서, 이 도전층(25)과 필드 절연막(80) 사이의 절연막(29)의 막두께를 게이트 절연막보다도 충분히 두껍게 할 수 있다(층간 절연막을 포함하기 때문이다).

따라서, 도 37b에 도시된 전기적 등가 회로에 있어서, 이 도전층(25)과 P형 반도체 기판 영역(1) 사이에 형성되는 기생용량 Cpr의 용량값은, 도 34에 도시된 용량 소자의 기생 용량보다도 충분히 작게 할 수 있다. 이에 따라, 보다 주파수특성이 우수한 용량 소자를 실현할 수 있다. 또, 여기서, 용량 소자 C1은, 도전층(9a), 절연막(l7a) 및 도전층(25)에 의해 형성되며, 용량 소자 C2는, 도전층(25), 도전층(6b1∼6bn) 및 도전층(9b)에 의해 형성된다.

[용량 소자 5]

도 38a는, 본 발명의 실시예 4의 제 5 의 용량 소자의 구성을 도시한 도면이다. 이 도 38a에 도시된 용량 소자의 구성에 있어서는, 도전층은, 저장 노드에 상당하는 도전층(6a1∼6an)에 대하여 마련되는 도전층(25a)과, 도전층(6b1∼6bn)에 대하여 마련되는 도전층(25b)으로 분할된다. 도전층(6a1∼6an) 및 도전층(6b1∼6bn)에 대해서는, 공통으로 셀플레이트에 상당하는 도전층(9ab)이 절연막(17ab)을 통해 형성된다. 도전층(25a)이 전극 노드 Va에 전기적으로 접속되며, 도전층(25b)이 전극 노드 Vb에 전기적으로 접속된다. 다른 구성은 도 37a에 도시된 구성과 동일한다.

이 도 38a에 도시된 용량 소자의 구성의 경우, 그 전기적 등가 회로를 도 38b에 도시한 바와 같이, 기생용량은, 도전층(25a)과 반도체 기판 영역(1)의 사이에 형성되는 기생용량 Cpr1 및 도전층(25b)과 반도체 기판 영역(1) 사이에 형성되는 기생 용량 Cpr2를 포함한다. 기생 용량 Cpr1은, 전극 노드 Va에 접속되며, 기생 용량 Cpr2는 전극 노드 Vb에 접속된다. 이들 기생 용량 Cpr1및 Cpr2의 용량값은 필드 절연막(80) 및 두꺼운 막두께의 절연막(29)에 의해 충분히 작게되며, 이들 전극 노드 Va 및 Vb에 존재하는 기생 용량의 값은 충분히 작게 될 수 있으며, 따라서 이 전극 노드 Va 및 Vb의 전위를 고속으로 변화시킬 수 있어서, 주파수 응답 특성이 우수한 용량 소자를 실현할 수 있다.

[용량 소자 6]

도 39a는, 본 발명의 실시예 4에 따른 제 6 의 용량 소자의 구성을 도시한 도면이다. 이 도 39a에 도시된 용량 소자의 구성에 있어서는, 도전층(25)이, 저장 노드에 상당하는 도전층(6a1∼6an)에 대한 도전층(25a)과, 도전층(6b1∼6bn)에 대하여 마련되는 도전층(25b)으로 분할된다. 저장 노드에 상당하는 도전층(6a1∼6an)에 대해 마련되는 셀플레이트에 상당하는 도전층(9a)과 도전층(25b)이 저저항 배선(90)을 통해 전기적으로 접속된다. 저장 노드에 상당하는 도전층(6b1∼6bn)에 대하여, 셀플레이트에 상당하는 도전층(9b)이 형성된다. 도전층(25a)이 전극 노드 Va에 전기적으로 접속되며, 도전층(9b)이 전극 노드 Vb에 전기적으로 접속된다.

이 도 39a에 도시된 용량 소자의 구성은, 도 39b에 도시된 전기적 등가 회로로부터 명백하듯이, 전극 노드 Va와 전극 노드 Vb의 사이에 2개의 용량 소자 C1 및 C2가 직렬로 접속된다. 도전층(25a)과 반도체 기판 영역(1) 사이에 형성되는 기생 용량 Cpr1은, 전극 노드 Va에 접속되며, 한편, 도전층(25b)과 기판 영역(1) 사이에 형성되는 기생 용량 Cpr2는 내부 배선(9)에 등가적으로 접속된다. 이 경우에 있어서도, 도전층(25b)과 반도체 기판 영역(1) 사이는, 막두께가 충분히 두꺼운 필드 절연막(80) 및 절연막(29)이 형성되어 있기 때문에, 이들의 기생용량 Cpr1 및 Cpr2의 용량값은 충분히 작게 될 수 있다. 따라서, 이 경우에 있어서도, 주파수 응답 특성이 우수한 용량 소자를 실현할 수 있다.

또, 이 실시예 4에 있어서는, P 형 반도체 기판 영역(1)상에 필드 절연막(80)이 형성되어 있다. 그렇지만, 이 P형 반도체 기판 영역(1)은, N형 반도체 기판 영역이어도 좋다.

[실시예 4의 용량 소자의 적용예]

[적용예 1]

도 40a는, 본 발명에 따르는 반도체 장치의 구성을 도시하며, 도 40b은, 이 도 40a에 도시된 반도체 장치의 동작을 도시하는 신호 파형도이다. 이 반도체 장치는, 본 발명의 실시예 4에 따른 메모리 셀 캐패시터에 상당하는 용량 소자가 직렬로 접속되는 용량 소자를 이용한다. 도 40a에 있어서, 반도체 장치는, 입력 노드(100)와 내부 노드(99) 사이에 접속되는 용량 C과, 내부 노드(99)와 접지 노드 사이에 접속되는 다이오드 D1와, 내부 노드(99)와 출력 노드(101) 사이에 접속되는 다이오드 D2를 포함한다. 용량 C는, 메모리 셀 캐패시터와 동일한 구성을 구비하는 여러 개의 용량 소자 C1 및 C2가 직렬로 접속된다. 이 용량 소자 C1 및 C2는, 먼저의 실시예 4에 있어서 설명한 용량 소자이다. 다이오드 D1은, 내부 노드(99)에 그 애노드가 접속되며, 그 캐소우드가 접지 노드에 접속된다. 다이오드 D2는, 내부 노드(99)에 캐소우드가 접속되며, 출력 노드(101)에 애노드가 접속된다. 다음에, 이 반도체 장치의 동작을 도 40b에 도시된 동작 파형도를 참조하여 설명한다.

입력 노드(100)로 인가되는 도시하지 않은 신호원으로부터의 클럭신호 Φ는 접지 전압 VSS과 전원 전압 VCC의 사이에서 소정의 펄스폭 및 주기를 가지고 변화한다. 클럭 신호 Φ가 하이 레벨로 상승하면, 내부 노드(99)는 용량 C의 차지펌프 동작에 의해 그 전위가 상승한다. 내부 노드(99)의 전위가 출력 노드(101)의 전위보다도 높게 되며, 다이오드 D2가 역 바이어스 상태로 되어 오프상태로 된다. 한편, 다이오드 D1이 도통하여, 내부 노드(99)의 전위를 VF의 전압 레벨로 저하시킨다. 여기서, VF는 다이오드 D1 및 D2의 순방향 강하 전압을 나타낸다.

클럭 신호 Φ가 로우 레벨(0 V)로 하강하면, 내부 노드(99)의 전압 VF가 용량 C의 차지펌프 동작에 의해 VF-VCC의 전압 레벨로 저하한다. 이 상태에 있어서는, 다이오드 D2가 도통하여, 출력 노드(101)로부터 내부 노드(99)로 정전하가 흘러 들어와, 출력 노드(101)의 전압 VBB가 저하한다. 출력 노드(101)와 내부 노드(99)의 전위차가 VF로되면, 다이오드 D2가 오프상태로 된다. 재차, 클럭 신호 Φ가 하이 레벨로 상승하거나 내부 노드(99)의 전위가 상승하여, 다이오드 D1에 의해 내부 노드(99)의 전위가 VF의 전압 레벨로 클램프된다. 이 동작을 반복하므로서, 출력 노드(101)로부터의 전압 VBB는,-VCC+ 2· VF의 전압 레벨로 저하한다.

이 전압 VBB는 부전압이다. 이 부전압 VBB는, DRAM의 메모리 어레이부의 기판 영역으로 인가되는 바이어스 전압으로서 이용된다. 또한, 워드선의 잘못된 선택을 방지하기 위해, 비선택 워드선으로 부전압 VBB를 전달하는 구성에 사용될 수도 있다. 이러한 부전압 발생 회로는 DRAM 에서는 온-칩에 마련된다. 따라서, 그 점유 면적은 가능한한 작은 것이 바람직하다. 용량 C의 전하 주입량(차지펌프율)은 그 용량값에 비례한다. 따라서 이 실시예 3 및 4에 있어서 설명한 면적 효율이 우수한 용량(합성 용량 소자) C를 이용하므로서, 저점유 면적으로 효율적으로 소망 전압 레벨의 부전압 VBB를 생성하는 부전압 발생 회로를 실현할 수 있다.

특히, 이 실시예 4에 있어서는, 전극 노드에 접속되는 기생 용량의 값을 작게하고, 클럭 신호 Φ에 응답하여, 차지펌프 동작을 효율적으로 행할 수 있으며, 고속으로 소망의 전압 레벨의 부전압 VBB를 생성할 수 있다(기생 용량이 큰 경우, 그 기생 용량에 차지펌프 동작에 의한 전하가 분산되기 때문이다).

[적용예 2]

도 41a는, 본 발명에 따르는 반도체 장치의 구성을 도시하며, 도 41b는, 이 도 41a에 도시된 반도체 장치의 동작 파형을 도시한 도면이다. 도 41a에 있어서, 입력 노드(100)와 내부 노드(102) 사이에 용량 C이 접속되며, 전원 노드 VCC와 내부 노드(102) 사이에 다이오드 D3이 접속되고, 내부 노드(102)와 출력 노드(103) 사이에 다이오드 D4가 접속된다. 입력 노드(100)로는, 클럭신호 Φ가 인가된다. 다이오드 D3은, 그 애노드가 전원 노드 VCC에 접속되며, 그 캐소우드가 내부 노드(102)에 접속된다. 다이오드 D4는 애노드가 내부 노드(102)에 접속되며, 그 캐소우드가 출력 노드(103)에 접속된다. 용량 C는 직렬로 접속되는 용량 소자 C1 및 C2를 포함한다. 이 용량 소자 C1 및 C2은, 이 실시예 4에 있어서 도시한 용량 소자이다. 다음에, 이 도 41a에 도시된 반도체 장치의 동작을 그 동작 파형도인 도 41b를 참조하여 설명한다.

클럭신호 Φ가 로우 레벨일 때, 내부 노드(102)의 전위는 로우 레벨로 저하한다. 이 때, 다이오드 D3가 도통하여, 내부 노드(102)는 다이오드 D3에 의해 VCC-VF의 전압로 클램프된다. 여기서, VF는 다이오드 D3 및 D4의 순방향 강하 전압을 나타낸다. 이 상태에 있어서는, 내부 노드(102)의 전압 레벨은 출력 노드(103)의 전압 VPP의 전압 레벨보다 낮기 때문에, 다이오드 D4는 오프상태에 있다. 클럭신호 Φ가 하이 레벨로 상승하면, 내부 노드(102)의 전압 레벨은 2·VCC-VF의 전압 레벨로 상승하고, 다이오드 D4가 도통한다. 이에 따라, 내부 노드(102)로부터 출력 노드(103)로 정전하가 흐르며, 전압 VPP의 전압 레벨이 상승한다. 내부 노드(102)의 전압 레벨이 VPP+VF로 되면, 다이오드 D4가 오프 상태로 된다. 클럭 신호 Φ가 다시 로우 레벨로 되면, 용량 C의 차지펌프 동작에 의해 노드(102)의 전위 레벨은 저하하여, 다이오드 D3가 도통하고, 내부 노드(102)는 VCC-VF의 전압 레벨로 프리차지된다. 다시 클럭 신호Φ의 전압 레벨이 상승하면, 용량 C의 차지펌프 동작에 의해 내부 노드(102)의 전압 레벨이 상승한다. 이후 이 동작을 반복하므로서, 출력 노드로부터의 전압 VPP는, 2·VCC-2·VF의 전압 레벨까지 상승한다.

이 전압 VPP는, 전원 전압 VCC보다도 높은 전압 레벨이며, DRAM에서 선택 워드선에 전달되는 워드선 구동 신호를 형성하기 위해 이용된다(도 5a 참조). 또한, 이 고전압 VPP는, 예를 들면 쉐어드 센스앰프(shared sense amp.) 구성에 있어서 선택 블럭의 비트선 쌍을 센스 앰프에 접속하기 위한 접속 제어 신호를 생성하기 위해서도 이용된다. 이러한 고전압 VPP을 발생하기 위한 회로는 온-칩에 마련된다. 따라서, 소점유 면적의 고전압 발생 회로가 요구된다. 이 고전압 발생 회로는, 부전압 발생 회로와 마찬가지로 용량 C의 차지펌프 동작을 이용하고 있다. 클럭신호 Φ의 1 싸이클에 있어서 주입되는 전하량은 용량 C의 용량값에 비례한다. 또한 내부 노드(102)에 주입되는 전하량은 이 내부 노드(102)에 접속하는 용량으로 유지된다. 따라서, 효율적으로 전하를 이용하여 고전압을 발생하기 위해서는, 이 내부 노드(102)의 기생 용량은 될 수 있는 한 작은 쪽이 바람직하다. 따라서, 이 실시예 4에 도시된 용량 소자를 이용하므로서, 효율적으로 전하를 주입할 수 있으며, 고속으로 안정한 고전압 VPP를 생성할 수 있는 소점유 면적의 고전압 발생 회로를 실현할 수 있다.

[적용예 3]

도 42a는, 본 발명의 실시예 4의 용량 소자를 이용하는 반도체 장치의 구성을 나타내며, 도 42b는, 도 42a에 도시된 반도체 장치의 동작을 도시한 신호파형도이다. 도 42a에 있어서, 반도체 장치는, 신호 입력 노드(104)에 인가되는 제어 신호(클럭 신호) Φ1를 버퍼 처리하여 내부 노드(106)로 전달하는 버퍼 B1과, 신호 입력 노드(105)로 인가되는 제어 신호(클럭 신호) Φ2를 버퍼 처리하여 용량 C를 통해 내부 노드(106)로 전달하는 버퍼 B2와, 출력 노드(107)와 접지 노드와의 사이에 접속되는 부하 용량 CL을 포함한다. 용량 C는, 직렬로 접속되는 용량 소자 C1 및 C2를 포함한다. 다음에, 이 도 42a에 도시된 반도체 장치의 동작을 도 42b에 도시된 신호 파형도를 참조하여 설명한다.

신호 입력 노드(104)로 인가되는 제어신호 Φ1이 전원 전압 VCC 레벨의 하이 레벨로 상승하면, 버퍼 B1에 의해 노드(106)의 전위가 상승하여, 부하 용량 CL이 전원 전압 VCC 레벨로 충전된다. 이 때는 아직, 제어 신호 Φ2는 로우 레벨이다. 다음에, 제어 신호 Φ2가 하이 레벨로 상승하면, 버퍼 B2로부터 전원 전압 VCC 레벨의 신호가 용량 C로 인가된다. 용량 C는, 이 버퍼 B2로부터의 하이 레벨의 신호에 따라 차지펌프 동작을 하여 노드(106)의 전위를 상승시킨다. 용량 C로부터 공급되는 전하는 부하 용량 CL로 공급된다. 이에 따라, 출력 노드(107)의 신호 ΦP의 전압 레벨이 전원 전압 VCC 레벨보다도 더 상승한다. 이 전압 레벨은 다음식으로 구해진다. 용량 C에 의해, 노드(106)로는 C·V의 전하가 주입된다. 노드(106)(출력 노드(107))의 용량은 (C+ CL)이다. 따라서, 이 주입된 전하 C·V 에 의해 노드(106)(즉 출력 노드(107))의 전위 상승 △V는, 전하 보존측으로부터,

C·V= △V· (CL+ C)로 주어진다. 즉,

△V= C · VCC/ (CL+ C)

제어 신호 Φ1 및 Φ2가 로우 레벨로 하강하면, 출력 노드(107)의 전위는 접지 전위 레벨의 로우 레벨로 저하한다. 이 출력 노드(107)로부터 출력되는 신호 ΦP는, 워드선 승압 신호(선택 워드선의 전압 레벨이 하이 레벨로 되었을 때, 계속해서 워드선 전위를 더 상승시킨다) 등에 사용된다. 용량 C의 용량값이 커질수록 또 기생 용량이 작을 수록 승압 전압 레벨이 높게 된다. 이러한 제어 신호 ΦP를 생성하는 회로에 있어서도 용량 C로서 본 실시예 4의 용량 소자를 이용하므로서, 내부 노드(106)의 기생 용량값을 작게 할 수 있어서, 고속으로 소망의 전압 레벨 제어 신호 ΦP를 생성하는 승압 회로를 실현할 수 있다.

[적용예 4]

도 43a는, 본 발명의 실시예 4의 용량 소자를 이용하는 반도체 장치의 제 4 의 구성을 도시하며, 도 43b는, 이 도 43a에 도시된 반도체 장치의 동작을 도시한 신호 파형도이다. 도 43a에 있어서, 반도체 장치는, 제어 신호 Φ3을 수신하는 입력 노드(110)와 내부 노드(112) 사이에 접속되는 용량 소자 C1, C2의 직렬체로 이루어지는 용량 C와, 전원 노드 VCC와 내부 노드(l12) 사이에 접속되는 다이오드 접속된 n채널 MOS 트랜지스터 NQ1과, 내부 노드(112)에 접속되는 한쪽 도통 노드와 제어 신호 Φ4를 수신하는 입력 노드(111)에 결합되는 게이트와, 출력 노드(113)에 접속되는 다른쪽 도통 노드를 갖는 p채널 MOS 트랜지스터 PQ1와, 출력 노드(113)에 접속되는 한쪽 도통 노드와, 제어 신호 입력 노드(111)에 접속되는 게이트와, 접지 전위를 수신하도록 결합되는 다른쪽 도통 노드를 갖는 n채널 MOS 트랜지스터 NQ2를 포함한다. 출력 노드(113)와 접지 노드 사이에는, 부하 용량 CL이 마련된다. MOS 트랜지스터 NQ1는, 그 게이트 및 드레인에서 전원 전압 VCC을 수신한다. MOS 트랜지스터 PQ1 및 NQ2은, 인버터를 구성하고, 내부 노드(112) 상의 전압 및 접지 전압을 양쪽 동작 전원 전압으로 하여 동작한다. 다음에 이 도 43a에 도시된 반도체 장치의 동작을 도 43b에 도시된 동작 파형도를 참조하여 설명한다.

클럭 신호 Φ3이 로우 레벨일 때, 내부 노드(112)는, MOS 트랜지스터 NQ1에 의해 VCC-VTN의 전압 레벨로 충전된다. 여기서, VTN은 MOS 트랜지스터 NQ1의 임계치 전압이다. 제어 신호 Φ4가 전원 전압 VCC 레벨의 하이레벨일 때, MOS 트랜지스터 PQ1가 오프상태(VCC〉VCC-VTN), MOS 트랜지스터 NQ2가 온상태로 되며, 출력 노드(113)로부터의 제어 신호 ΦP는 로우 레벨에 있다.

제어 신호 Φ4가 하이 레벨로부터 로우 레벨로 상승하면, MOS 트랜지스터 NQ2가 오프상태, MOS 트랜지스터 PQ1가 온상태로 된다. 이에 따라, 출력 노드(113)는 MOS 트랜지스터 PQ1를 통해 충전되며, 제어 신호 ΦP는 내부 노드(112) 상의 전압 VCC-VTN의 전압 레벨까지 상승한다. 다음에, 제어 신호 Φ3이 전원 전압 VCC 레벨의 하이 레벨로 상승하면, 용량 C의 차지펌프 동작에 의해 내부 노드(112)의 전압 레벨이 2· VCC-VTN의 전압 레벨까지 상승한다. 내부 노드(112) 상의 전위 상승은, MOS 트랜지스터 PQ1를 통해 출력 노드(113)로 전달된다.

MOS 트랜지스터 NQ1는 오프 상태에 있으며(내부 노드(112)의 전압 레벨이 전원 전압 VCC보다도 높게 되기 때문), 출력 노드(113)의 제어 신호 ΦP의 전압 레벨이 내부 노드(112)로부터 MOS 트랜지스터 PQ1를 통해 인가되는 전하에 의해 상승한다. 이 제어 신호 ΦP의 전압 레벨의 상승은, 부하 용량 CL의 용량값과 용량 C의 용량값에 의해 결정된다. 따라서, 이 부하 용량 CL의 충전 전위 즉, 제어 신호 ΦP의 전압 레벨은, 클럭 신호 Φ3에 의해 C·VCC/ (CL+ C)의 전압 레벨만큼 상승한다.

제어 신호 Φ4가 전원 전압 VCC 레벨로 상승하면, MOS 트랜지스터 NQ2가 온상태가 되며, 부하 용량 CL의 충전 전위가 방전되어, 제어 신호 ΦP가 접지 전압 레벨의 로우 레벨로 하강한다. 이 때, 제어 신호 Φ3이 아직 하이 레벨이면, 내부 노드(112)의 전압 레벨이 전원 전압 VCC보다도 높은 상태일 때, MOS 트랜지스터 PQ1는 온상태로 된다. 이 경우, 내부 노드(112)로부터 접지 노드로 MOS 트랜지스터 PQ1 및 NQ2을 통해 전하가 방전되어, 내부 노드(112)의 전압 레벨이 저하한다. 제어 신호 Φ3이 접지 전압 레벨인 로우 레벨로 하강하면, 내부 노드(112)의 전압 레벨도 접지 전압 레벨로 저하하여, MOS 트랜지스터 PQ1는 완전히 오프 상태로 된다. 이 때, 내부 노드(112)는, MOS 트랜지스터 NQ1에 의해 VCC-VTN의 전압 레벨로 충전된다.

이 도 43a에 도시된 반도체 장치는, 제어 신호 Φ3 및 Φ4에 따라 소정 기간만 승압 레벨인 하이 레벨로 되는 제어 신호를 발생하는 회로에 사용된다. 용량 C는, 용량 소자 C1 및 C2의 직렬체를 포함한다. 따라서 이 제어 신호 Φ3 및 Φ4에 따라 고속으로 제어 신호 ΦP를 변화시킬 수 있다. 이 제어 신호 ΦP는, 워드선 구동 신호 또는 쉐어드 센스 앰프에 있어서의 비트선과 센스 앰프와의 접속을 행하기 위한 제어 신호를 발생하기 위해 사용된다.

이 도 43a에 도시된 반도체 장치에 있어서도, 용량 C의 차지펌프 동작에 의해 내부 노드(112)의 전압 레벨을 상승시키고 있다. 이 내부 노드(112)의 전압 레벨은 용량 C과 내부 노드(112)에 존재하는 기생 용량의 용량에 의해 결정된다. 용량 C은, 이 실시예 4에 있어서는, 그 기생 용량은 충분히 작게 되어 있다. 따라서, 내부 노드(112)로 효율적으로 전하를 주입할 수 있어서, 전하 주입 효율이 우수한 용량 C을 실현할 수 있다. 또한, 이 용량 C는, 이 내부 노드(112)에 접속되는 기생 용량 성분이 작기 때문에, 이 내부 노드(112)에 주입된 전하를 MOS 트랜지스터 PQ1을 통해 출력 노드(113)로 전달할 수 있으며, 이 제어 신호 ΦP의 전압 레벨을 소망의 전압 레벨까지 고속으로 변화시킬 수 있다.

또한, 용량 C는, 이 실시예 4에 있어서 사용되는 용량 소자 C1 및 C2를 이용하고 있으며, 면적 효율이 우수하기 때문에, 저점유 면적으로 소망의 전압 레벨로 고속으로 변화하는 승압 제어 신호를 발생하는 승압 회로를 실현할 수 있다.

[적용예 5]

도 44는, 본 발명의 실시예 4의 용량 소자의 제 5 의 적용예의 구성을 도시한 도면이다. 도 44에 있어서, DRAM의 센스 앰프 및 센스 앰프 구동부의 구성이 도시된다.

도 44에 있어서, 비트선 BL 및 /BL과 워드선 WL의 교차부에 대응하여 메모리 셀 MC가 배치된다. 이 메모리 셀 MC는, 이미 설명한 바와 같이, 1트랜지스터1캐패시터형의 메모리 셀 구조를 구비하며, 또한 이 캐패시터는 스택형 캐패시터 구조를 구비한다.

또한, 비트선 BL 및 /BL에 대하여, 프리차지/등화 지시 신호 ΦEQ에 응답하여 활성화되며, 비트선 BL 및 /BL을 소정의 중간 전압 VBL에 프리차지하고 등화하는 비트선 프리차지/등화 회로 PE가 마련된다. 이 부분의 구성은, 앞의 도 6에 도시된 구성과 동일하다.

비트선 BL 및 /BL에 대하여, 또한 이 비트선 BL 및 /BL의 전위차를 증폭하기 위한 센스 앰프 SA가 마련된다. 센스 앰프 SA는, 제 1 의 신호선으로서의 센스 앰프 활성화 신호선 SALa상의 신호의 활성화시 활성화되며, 비트선 BL 및 /BL의 고전위의 비트선 전위를 전원 전압 VCC 레벨로 구동하는 P 센스 앰프 부분과, 제 2 의 신호선으로서의 센스 앰프 활성화 신호선 SALb 상의 신호의 활성화시 활성화되며, 비트선 BL 및 /BL의 저전위의 비트선 전위를 접지 전위 레벨로 구동하는 N 센스 앰프 부분을 포함한다.

P 센스 앰프 부분은, 센스 앰프 활성화 신호선 SALa와 비트선 BL 사이에 접속되며 그 게이트가 비트선 /BL에 접속되는 p채널 M0S 트랜지스터 PT1과, 센스 앰프 활성화 신호선 SALa와 비트선 /BL과의 사이에 접속되며 그 게이트가 비트선 BL에 접속되는 p채널 MOS 트랜지스터 PT2를 포함한다. N 센스 앰프 부분은, 센스 앰프 활성화 신호선 SALb와 비트선 BL의 사이에 접속되며 그 게이트가 비트선 /BL에 접속되는 n채널 MOS 트랜지스터 NT1과, 센스 앰프 활성화 신호선 SALb와 비트선 /BL의 사이에 마련되며, 그 게이트가 비트선 BL에 접속되는 n채널 MOS 트랜지스터 NT2를 포함한다. 도 44에 있어서는, 1 쌍의 비트선 BL 및 /BL 에 대한 센스 앰프 SA만을 대표적으로 나타낸다. 센스 앰프 활성화 신호선 SALa 및 SALb는, 이 워드선 WL과 교차하여 배치되는 비트선쌍 각각에 대하여 마련되는 센스 앰프에 공통으로 마련된다.

센스 앰프 활성화 신호선 SALa 및 SALb에 대하여, 또한 등화 지시 신호 ΦE 및 프리차지 지시 신호 ΦP에 응답하여 활성화되며, 이 센스 앰프 활성화 신호선 SALa 및 SALb를 중간 전압 VBL로 프리차지하고 등화하는 센스 앰프용 프리차지/등화 회로 SPE가 마련된다. 이 프리차지/등화 회로 SPE는, 등화 지시신호 ΦE에 응답하여 도통하며, 센스 앰프 활성화 신호선 SALa 및 SALb를 전기적으로 단락하는 n채널 MOS 트랜지스터 NT3과, 프리차지 지시 신호 ΦP에 응답하여 도통되어, 센스 앰프 활성화 신호선 SALa 및 SALb로 중간 전압 VBL을 전달하는 n채널 MOS 트랜지스터 NT4 및 NT5를 포함한다. 등화 지시 신호 ΦE 및 프리차지 지시 신호 ΦP는 동일한 신호이어도 좋으며, 비트선 프리차지/등화 지시 신호 ΦEQ와 등가인 신호이다.

이 센스 앰프 활성화 신호선 SALa 및 SALb 상의 신호를 활성화하기 위해서, 프리차지 지시 신호/ΦP에 응답하여 도통되어, 센스 앰프 전원선 SPL로 전원 전압 VCC를 전달하는 p 채널 MOS 트랜지스터 QP1과, 프리차지 지시 신호 ΦP에 응답하여 도통되어, 센스 앰프 접지선 SGL을 접지전위 레벨로 방전하는 n채널 MOS 트랜지스터 QN1과, 센스 앰프 전원선 SPL과 센스 앰프 접지선 SGL의 사이에 접속되는 용량 C를 포함한다. 이 용량 C은, 본 실시예 4의 용량 소자를 사용하여 구성되는 합성 용량 소자이다. 프리차지 지시 신호/ΦP는, 프리차지 지시 신호 ΦP의 반전 신호이다. 또, MOS 트랜지스터 QP1 및 QN1이, 각각 제 1 및 제 2 의 스위칭 트랜지스터에 대응한다.

센스 앰프 구동부는, 또한 센스 앰프 활성화 신호/ΦS에 응답하여 도통되어, 센스 앰프 전원선 SPL과 센스 앰프 활성화 신호선 SALa를 전기적으로 접속하는 p채널 MOS 트랜지스터 QP2와, 이 지연 센스 앰프 활성화 신호 /ΦSD에 응답하여 도통되며, 센스 앰프 활성화 신호선 SALa로 전원 전압 VCC을 전달하는 p채널 MOS 트랜지스터 QP3과, 센스 앰프 활성화 신호 ΦS의 활성화시 도통되어, 센스 앰프 활성화 신호선 SALb와 센스 앰프 접지선 SGL을 전기적으로 접속하는 n채널 MOS 트랜지스터 QN1과, 지연 센스 앰프 활성화 신호 ΦSD의 활성화에 응답하여, 이 센스 앰프 활성화 신호선 SALb를 접지 노드 VSS로 전기적으로 접속하는 n채널 MOS 트랜지스터 QN3을 포함한다. 제어 신호 발생부는, 메모리 셀 선택 동작 개시 지시 신호로서의 신호/RAS에 응답하여 프리차지/등화 지시 신호 ΦP, /ΦP, ΦE, ΦEQ를 출력하는 제어 회로(111)와, 제어 회로(111)의 출력 신호에 응답하여 센스 앰프 활성화 신호 ΦS, /ΦS를 출력하는 제어 회로(112)와, 센스 앰프 활성화 신호 ΦS, /ΦS의 활성화를 지연하여 지연 센스 앰프 활성화 신호 ΦSD, /ΦSD를 출력하는 제어 회로(113)를 포함한다.

다음에, 이 도 44에 도시된 DRAM의 센스 동작에 대해 도 45에 도시된 동작 파형도를 참조하여 설명한다. 여기서, 도 45에 있어서는, 메모리 셀 MC에 H 레벨의 정보가 저장되어 있는 경우의 데이타 판독 동작이 도시된다.

시각 t0 내지 t1 사이에서, DRAM은 스탠바이 상태에 있다. 이 상태에서는, 프리차지 지시 신호 ΦP 및 등화 지시 신호 ΦE 및 ΦEQ는 H 레벨의 활성상태에 있다. 따라서, 비트선 프리차지/등화 회로 PE가 활성화되며, 비트선 BL 및 /BL은 중간 전압 VBL도 프리차지되며 등화된다. 또한, 센스 앰프용 프리차지/등화 회로 SPE에 있서서도, n채널 MOS 트랜지스터 NT3∼NT5가 도통 상태이며, 센스 앰프 활성화 신호선 SALa 및 SALb는, 중간 전압 VBL 레벨로 프리차지되며 등화된다. 또한, MOS 트랜지스터 QP1및 QN1이 도통 상태이며, 센스 앰프전원선 SPL은 전원 전압 VCC 레벨로 프리차지되며, 또한 센스 앰프 접지선 SGL은, 접지 전압 VSS 레벨로 프리차지된다. 센스 앰프 SA 에서는, MOS 트랜지스터 PTl, PT2, NT1 및 NT2의 각각은 소스, 드레인 및 게이트 전압이 모두 같으며, 비도통 상태를 유지한다.

시각 t1에 있어서 도시되지 않은 로우 어드레스 스트로브 신호/RAS가 활성화되어 메모리 싸이클이 개시되면, 시각 t2에 있어서 프리차지 지시 신호 ΦP 및 등화지시 신호 ΦE, ΦEQ가 L 레벨로 하강하거나, 프리차지 지시 신호/ΦP가 H 레벨로 상승한다. 이에 따라 프리차지/등화 회로PE 및 SPE가 비활성 상태로 되며, 비트선 BL/BL 및 센스 앰프 활성화 신호선 SALa 및 SALb가 중간 전압 VBL 레벨에서 플로팅 상태로 된다. 또한 MOS 트랜지스터 QP1 및 QN1이 비도통 상태로 되며, 센스 앰프 전원선 SPL 및 센스 앰프 전지선 SGL이 각각 전원접압 VCC 레벨 및 접지 전압 VSS 레벨로 플로팅 상태로 된다.

다음에 어드레스 신호에 따라 행선택 동작이 행해지며, 선택 워드선 WL의 전위가 시각 t3에서 상승하며, 이 워드선 WL에 접속되는 메모리 셀 MC의 정보가 비트선 BL에 판독된다. 메모리 셀 MC는 H 레벨의 정보를 기억하고 있기 때문에, 비트선 BL의 전위가 상승한다. 비트선 BL의 전위 상승시에는, 메모리 셀 MC에 포함되는 메모리 셀 캐패시터에 포함되어 있던 전압이 비트선 BL의 기생용량 Cba로 이동하고, 메모리 셀 캐패시터의 저장 노드 전위와 기생 용량 Cba의 충전전위가 같아지게 된다. 이 비트선 BL에 나타나는 판독 전압 △V는, 메모리 셀 MC의 메모리 셀 캐패시터의 용량값과 비트선 BL의 기생 용량 Cba의 용량값과 전원 전압 VCC의 값에 의해 결정된다(△V= VCC·CS/2 CB:CS는, 메모리 셀 캐패시터의 용량값을 나타내며, CB는 비트선 BL의 용량값, 즉 기생 용량 Cba의 용량값을 나타낸다).

시각 t4에 있어서, 센스 앰프 활성화 신호ΦS 및 /ΦS가 활성 상태로 되어, MOS 트랜지스터 QP2 및 QN2가 도통 상태로 되며, 센스 앰프 활성화 신호선 SALa 및 SALb가, 각각 센스 앰프 전원선 SPL 및 센스 앰프 접지선 SGL에 전기적으로 접속된다. 이에 따라, 센스 앰프 SA가 활성화되어, 비트선 BL 및 /BL의 전위차의 증폭 동작이 행하여진다. 여기서, 비트선 /BL에는 메모리 셀은 접속되어 있지 않기 때문에, 비트선 /BL은 중간 전압 VBL의 전압 레벨을 유지하고 있다.

센스 앰프 SA가 활성화되면, MOS 트랜지스터 NT2의 콘덕턴스는, MOS 트랜지스터 NT1의 콘덕턴스보다도 크며, 또한 MOS 트랜지스터 PT1의 콘덕턴스가 MOS 트랜지스터 PT2의 콘덕턴스보다도 크고, 이들 콘덕턴스가 큰 MOS 트랜지스터 NT2 및 PT1이 보다 강하게 도통 상태로 된다. 따라서, 센스 앰프 SA의 센스동작시, 비트선 /BL의 기생 용량 Cbb가 저장하는 전하가 MOS 트랜지스터 NT2, 센스 앰프 활성화 신호선 SALb, MOS 트랜지스터 QN2를 통해 접지 전압 레벨의 센스 앰프 접지선 SGL로 전달된다. MOS 트랜지스터 QN1이 비도통 상태이며, 이 센스 앰프 접지선 SGL로 전달된 전하는 용량 C를 통해 그 용량 결합에 의해 센스 앰프 전원선 SPL로 전달된다. 그 센스 앰프 전원선 SPL에 용량 C를 통해 전달된 전하는 MOS 트랜지스터 QP2, 센스 앰프 활성화 신호선 SALa 및 MOS 트랜지스터 PT1을 통해 비트선 BL의 기생 용량 Cba로 전달된다. 이 전달된 전하 및 프리차지되어 있던 신호선 SALa의 전하에 의해, 기생 용량 Cba의 전위가 상승한다.

한편, 기생 용량 Cbb의 전하의 방출을 위해 비트선/BL의 전위가 저하한다. 이 전하의 이동은, 시간 t4 내지 t5의 사이의 센스 앰프 활성화 신호 ΦS 및 /ΦS의 과도기에 크게 생기며, 이들 센스 앰프 활성화 신호 ΦS 및 /ΦS가 각각 전원 전압 VCC 및 접지 전압 VSS 레벨로 확정 상태로 되면, 센스 앰프 활성화 신호선 SALb 및 SALa의 전위 레벨이 거의 일정한 전압 레벨로 된다.

이 전하 이동시에 있어서, 센스 앰프 접지선 SGL로부터 센스 앰프 전원선 SPL로 용량 C를 통해 전하를 전달하고 있다. 센스 앰프 전원선 SPL 및 센스 앰프 접지선 SGL에는, 각각 기생 용량 Cpra 및 Cprb가 접속된다. 용량 C로서 이 실시예 4의 용량 소자를 사용하므로서, 이 기생 용량 Cpra 및 Cprb를 충분히 작게 할 수 있다. 따라서, 이 전하 전송시 기생 용량 Cpra 및 Cprb에 축적되는 전하량을 큰폭으로 저감할 수 있다. 따라서, 비트선 기생 용량 Cbb로부터 전달된 전하를 효율적으로 비트선 기생 용량 Cba로 전달할 수 있으며, 이 전하의 이동에 있어서, 한쪽의 기생 용량 Cbb의 축적 전하가 모두 다른쪽의 기생 용량 Cba로 전달되면, 한쪽의 기생 용량 Cbb의 충전 전위가 접지 전압 레벨로 되며, 다른쪽의 기생 용량 Cba의 충전 전위는, 전원 전압 VCC 레벨로 된다. 그렇지만, 실제로는 전하의 손실이 그 밖의 다른 배선의 기생 용량 등에 의해 생기며, 비트선 BL의 도달 전위는 전원 전압 VCC보다도 △VH만큼 낮은 전압 레벨로 되며, 한쪽 비트선 /BL의 도달 전위는, 접지 전압 VSS보다도 △VL만큼 높은 전압 레벨로 된다.

시각 t6에 있어서, 지연 센스 앰프 활성화 신호 /ΦSD 및 ΦSD를 각각 L 레벨 및 H 레벨로 하여, MOS 트랜지스터 QP3 및 QN3을 도통 상태로 한다. 이에 따라 센스 앰프 활성화 신호 SALa가 전원 노드 VCC에 전기적으로 접속되며, 또한 센스 앰프 활성화 신호 SALb가 접지노드 VSS로 전기적으로 접속된다. 이에 따라, 비트선 BL 및 /BL의 전위 레벨은 각각 전원 전압 VCC 및 접지 전압 VSS 레벨로 구동된다. 지연 센스 앰프 활성화 신호 ΦSD 및 /ΦSD의 활성화시, 전원 노드 VCC 및 접지노드 VSS에 전압 △VH 및 △VL에 대응하는 전류가 흐르지만, 이들 값은 매우 작다. 특히, 용량 C의 전극 노드에 존재하는 기생 용량이 작으며, 이 기생 용량 Cpra 및 Cprb의 값을 충분히 작게 할 수 있기 때문에, 전압 △VH 및 △VL의 값은 충분히 작게 된다. 따라서 센스 앰프 동작시에 있어서, 전원선 및 접지선에 흐르는 전류를 충분히 작게 할 수 있으며, 이 전원선 및 접지선의 전압 노이즈의 발생을 억제할 수 있고, 센스 앰프 동작시의 회로 오동작을 방지할 수 있으며, 저소비전류로 안정하게 센스 동작을 행하는 DRAM을 실현할 수 있다.

또, 이 도 44에 도시된 구성에 있어서, MOS 트랜지스터 QP1∼QP3는, 그 제어 신호의 극성을 역으로 하여, H 레벨을 전원 전압 VCC보다도 임계치 전압 VTN 이상 높은 전압 레벨로 하면 n채널 MOS 트랜지스터를 사용하여 구성되어도 좋다. 마찬가지로, n채널 MOS 트랜지스터 QN1∼QN3에 대해서도, 그 제어 신호 ΦS, ΦP 및 ΦSD의 전압 레벨 및 극성을 적당히 선택하므로서 p채널 MOS 트랜지스터를 사용하여도 구성할 수 있다.

또한, 이 도 44에 도시된 구성에 있어서, 트랜지스터 QP1∼QP3 및 QN1∼QN3 및 용량 C는 1 개의 워드선 WL과 교차하는 비트선에 대하여 마련되는 센스 앰프 SA에 공통으로 마련되어 있다. 그렇지만, 이 MOS 트랜지스터 QP2, QN2 및 용량 C을 센스 앰프 각각에 대응하여 마련되도록 구성하여도 좋다. 또, 적용예 1∼5에 실시예 3의 용량 소자가 사용되어도 좋다.

전술한 바와 같이, 본 발명의 실시예 4에 따르면, 한쪽 전극으로 되는 도전층과 반도체 기판과의 사이에 막두께가 두꺼운 절연막을 형성하고, 이 도전층상에 메모리 셀 캐패시터의 구성과 동일한 형태의 구성의 단위 용량 소자를 여러개 병렬로 접속하여 이 병렬체를 2 개 직렬로 접속하고 있기 때문에, 전원 전압 VCC 레벨의 내압 특성을 가져서 면적 효율이 우수하며 주파수 특성이 우수한 전극의 기생 용량이 작은 용량 소자를 실현할 수 있다.

또, 이 실시예 4에 따른 용량 소자는, 주파수 특성이 우수하지만, 당연히 전원 전압 등의 일정 전압을 안정화하기 위한 안정화 용량으로서도 이용할 수 있다.

[실시예 1 내지 3의 비교]

도 46는, 본 발명의 실시예 1 내지 3의 용량 소자의 단위 면적당의 용량값을 나타내는 그래프이다. 도 46에 있어서, 곡선 I는, 종래의 액세스 트랜지스터의 게이트 전극층 및 기판 영역을 양전극으로 하는 캐패시터(게이트 캐패시터)의 단위 면적당의 용량값을 나타낸다. 곡선 II는 메모리 셀 캐패시터의 단위 면적당의 용량값을 나타내며, 실시예 1의 용량 소자의 단위 면적당의 용량값을 나타낸다. 곡선 III는, 실시예 2의 게이트 캐패시터 및 메모리 셀 캐패시터 둘다를 사용하는 용량 소자의 용량값을 나타낸다. 곡선 IV는, 메모리 셀 용량을 나타낸다. 이 곡선 IV는, 게이트 캐패시터의 용량값과 대응시키기 위해, 또한 그 용량 소자의 내압을 전원 전압 레벨로 하기 위해, 2개 직렬로 메모리 셀 캐패시터를 접속하고 각각의 용량 소자의 전극 면적을 2배로 하고있다. 따라서, 이 곡선 IV는, 곡선 II에 도시되는 메모리 셀 캐패시터의 단위 면적당의 4 배의 용량값을 구비한다. 곡선 V는, 실시예 3의 용량 소자의 직렬체와 게이트 캐패시터의 양자를 사용하는 용량 소자의 단위 면적당의 용량값을 나타낸다.

이 도 46에 있어서, DRAM의 기억 용량이 1 M비트, 4 M비트, 16 M비트, 64 M비트, 256 M 비트로 증가하면, 실시예 2 (곡선 III)의 용량 소자의 용량값은 곡선 I의 게이트 캐패시터의 용량값의 1.95 배, 2.6 배, 4.3 배, 6.9 배 및 11.7 배로 된다. 실시예 3의 경우에는, DRAM의 기억 용량이 1 M비트, 4 M비트, 16 M비트, 64 M 비트 및 256 M 비트로 증가하면, 1.23 배, 1.4 배, 1.8 배, 2.5 배, 및 3.7 배로 그 단위 면적당의 용량값이 커진다. 실시예 1의 경우에는, 64 M 비트의 기억 용량을 구비하는 DRAM 이후에서, 그 용량 소자의 단위 면적당의 용량값이 게이트 캐패시터의 용량값보다 커진다. 따라서, 이 도 46에 도시된 그래프로부터 명백하듯이, 실시예 2 및 3에 있어서, 게이트 캐패시터보다도 면적 효율이 우수한 용량 소자를 실현할 수 있다. 실시예 1에 있어서는, 64 M비트 이후의 DRAM의 설계 레벨에 따르므로써, 게이트 캐패시터보다도 면적 효율이 우수한 용량 소자를 실현할 수 있다.

실시예 5

도 47a는, 본 발명의 실시예 5에 따른 반도체 장치의 평면 레이아웃을 나타내며, 도 47b는, 도 47a의 선 A-A에 따른 단면 구조를 나타내며, 도 47c는, 도 47a 및 도 47b에 도시된 반도체 장치의 전기적 등가 회로를 나타내는 도면이다. 도 47a에 있어서, 이 반도체 장치는, n채널 MOS 트랜지스터 형성 영역(200a)과, p채널 MOS 트랜지스터 형성 영역(200b)을 포함한다. n채널 MOS 트랜지스터 형성 영역(200a)에 있어서, 그 수평 방향에 마련되는 접지 전압을 전달하는 접지선(270)에 콘택트 홀(230ab)을 통해 접속되는 불순물 영역과, 입력 신호 IN을 전달하는, 예를 들면 제 1 의 폴리 실리콘 배선층으로 구성되는 게이트 전극층(213)과, 콘택트 홀(230ab) 형성 영역과 게이트 전극 배선층(213)을 통해 대향하여 배치되며, 콘택트 홀(230aa)을 통해 전극 배선층(250a)에 접속되는 불순물 영역을 포함한다. 이 전극 배선층(250a)은 출력 배선층(250c)에 형성된다.

이 트랜지스터 형성 영역(20a)에 있어서, 게이트 전극 배선층(213)의 위에 비트선과 동일 배선층에 형성되는 도전층(225a)이 게이트 전극 배선층(213)과 평행하게 마련된다. 도전층(225a)은, 콘택트 홀(220a)을 통해 접지선(270)에 접속된다. 이 도전층(225a)은, 입력 신호 IN을 전달하는 게이트 전극 배선층(213)과 평행하게 마련되어, 도면에 있어서 역 L자형으로 마련된다. 이 도전층(225a)상에 메모리 셀 캐패시터의 저장 노드와 동일 배선층에 도전층(206)이 형성되며, 이 도전층(206)이 콘택트 홀(210)을 통해 도전층(225a)에 의해 전기적으로 접속된다. 이 도전층(225a)상에 형성된 도전층(206)의 표면과 대향하도록, 즉 비트선에 상당하는 도전층(225a)과 평행하게 메모리 셀 캐패시터의 셀플레이트에 상당하는(동일 배선층의) 도전층(209)이 형성된다. 이 셀플레이트에 상당하는 도전층(209)은 p채널 MOS 트랜지스터 형성 영역(200b)까지 연장하여 배치된다. 따라서 이 셀플레이트와 동일 배선층의, 즉 셀플레이트에 상당하는 도전층(209)은 "コ"자 형태를 갖는다.

p채널 MOS 트랜지스터 형성 영역(200b)은, 콘택트 홀(230ba)을 통해 전극 배선층(250b)에 접속되는 불순물 영역과, 입력 신호 IN을 전달하는 게이트 전극 배선층(213)과, 이 게이트 전극 배선층(213)에 관련되어, 콘택트 홀(230ba)에 접속되는 불순물 영역과 대향하여 형성되며, 콘택트 홀(230bb)을 통해 전원 전압 VCC를 전달하는 전원선(260)에 접속되는 불순물 영역과, 콘택트 홀(235)을 통해 전원배선에 결합되고, 이 p채널 MOS 트랜지스터의 기판 영역으로 전원 전압 VCC를 인가하는 불순물 영역을 포함한다. 입력 신호 IN을 전달하는 게이트 전극 배선층(213)은 n채널 MOS 트랜지스터 형성 영역(200a)으로부터 연장하여 p채널 MOS 트랜지스터 형성 영역(200b)까지 마련된다. 따라서 이 게이트 전극 배선층(213)은, 셀플레이트와 동일 배선층의 도전층(209)과 마찬가지로 "コ"의 형태를 갖는다. 이 입력 신호 IN을 인가하는 회로 부분(도시되지 않음)에 게이트 전극 배선층(213)이 접속된다. p 채널 MOS 트랜지스터 형성 영역(200b)에 있어서도, 이 게이트 전극 배선층(213)상에 이 게이트 전극 배선층(213)과 평행하게 비트선과 동일 배선층의 도전층(225b)이 마련된다. 이 비트선에 상당하는 도전층(225b)은, 역 L자형의 형상을 가지며, 게이트 전극 배선층(213)과 평행히 마련된다. 그렇지만, 이 도전층(225b)과 도전층(225a)은 분리된다.

이 도전층(225b)상에 소정의 간격으로 메모리 셀 캐패시터의 저장 노드와 동일 층의 도전층(206)이 형성되며, 이 도전층(206)이 도전층(225b)에 콘택트 홀(210)을 통해 접속된다. 이 도전층(206)상에 셀플레이트에 상당하는 도전층(209)이 이 도전층(213)과 평행하게 마련된다. 도전층(225b)은 콘택트 홀(220b)을 통해 전원 배선(260)에 접속된다. 전극 배선(250a, 250b)은 출력 신호 배선층(250c)에 의해 상호 접속된다.

도 47b에 있어서, n채널 MOS 트랜지스터 형성 영역(200a)은 P형 반도체 기판(300) 표면에 형성된 고농도 N형 불순물 영역(312, 314)을 포함한다. 불순물 영역(312)은 콘택트 홀(220a)에 형성된 저저항의, 예를 들면 알루미늄 배선층으로 구성되는 전극배선을 통해 접지선(270)에 전기적으로 접속된다. 불순물 영역(314)은, 콘택트 홀(230aa)에 형성되는 전극 배선(250a)을 통해 상층에 형성되는 출력 배선층(250c)에 접속된다. 불순물 영역(312, 314) 사이의 영역상에 도시되지 않은 게이트 절연막을 통해 게이트 전극 배선층(213)이 형성된다. 이 게이트 전극 배선층(213) 상에 층간 절연막(도시되지 않음)을 통해 비트선과 동일 배선층의 도전층(225a)이 형성된다. 이 도전층(225a)에 저장 노드에 상당하는 (저장 노드와 동일 배선층의) 도전층(206)이 형성되며, 도전층(206)과 도전층(225a)이 전기적으로 접속된다. 이 도전층(206)상에 셀 플레이트와 동일 배선층의 도전층(209)이 형성된다.

한편, p채널 M0S 트랜지스터 형성 영역(200b)은, p형 반도체 기판 영역(300) 표면에 형성된 N 웰(310)내에 형성된다. p 채널 형성 영역(200a)과 N 웰(310)과는 필드 절연막(322)에 의해 분리된다. 이 N 웰영역(310)의 다른쪽 단부에는, 필드 절연막(324)이 형성되며, 이 N 웰(310)의 형성 영역이 한정된다. N 웰(310)의 표면에 고농도 P형 불순물 영역(316, 318)이 사이를 두고 형성된다. 불순물 영역(316)은 콘택트 홀(230ab)에 형성된 전극 배선층(250b)을 통해 출력 신호 배선층(250c)에 전기적으로 접속된다. 불순물 영역(318)은 콘택트 홀(230bb)에 형성된, 예를 들면 저저항의 알루미늄 배선층으로 형성되는 전극 배선을 통해 전원선(260)에 전기적으로 접속된다. 이 불순물 영역(316, 318) 사이의 N 웰 영역(310) 표면상에 도시하지 않은 게이트 절연막을 통해 게이트 전극 배선층(213)이 형성된다. 이 게이트 전극 배선층(213)상에 층간 절연막을 통해 비트선과 동일 배선층의 도전층(225b)이 형성된다. 이 도전층(225b) 상에 저장 노드에 상당하는 도전층(206)이 형성되며, 이 도전층(206)이 콘택트 홀(210)을 통해 도전층(225b)에 전기적으로 접속된다. 도전층(206)상에 절연막을 통해 이 도전층(206)의 표면과 대향하도록 셀플레이트에 상당하는 도전층(209)이 형성된다. 영역(200a, 200b)에 형성되는 게이트 전극 배선층(213)은 동일 배선층이고, 연속적으로 이 게이트 전극 배선층이 연장하고 있다. 셀플레이트에 상당하는 도전층(209)도 연속적으로 영역(200a, 200b) 사이에 걸쳐 연장하고 있다. 한편, 도전층(225a, 225b)는 서로 분리되어 있고, 도 47a에 도시된 바와 같이, 필드 절연막 영역(290)에 있어서 서로 분리되어 있다.

N 웰은, 또한, 이 N 웰(310)에 전원 전압 VCC을 인가하기 위해 고농도 N형 불순물 영역(320)이 마련된다. 이 N 형 불순물 영역(320)은 콘택트 홀(235)에 형성된 전극 배선을 통해 전원 배선층(260)에 전기적으로 접속된다.

도 47c에 도시된 바와 같이, 이 반도체 장치는, p채널 MOS 트랜지스터 PQ와 n채널 MOS 트랜지스터 NQ로 구성되는 CMOS 인버터의 구성을 구비한다. MOS 트랜지스터 PQ 및 NQ의 드레인이 배선층(250)(250a, 250c, 250b)를 통해 공통접속되어 출력 노드를 형성한다. MOS 트랜지스터 PQ의 소스는 전원 노드 VCC에 전기적으로 접속되며, MOS 트랜지스터 NQ의 소스가 접지 노드 VSS에 접속된다. MOS 트랜지스터 PQ 및 NQ의 게이트로 입력 신호 IN이 배선층(213)을 통해 인가된다.

이 전원 노드 VCC와 접지노드 VSS 사이에 용량 C1및 C2가 직렬로 접속된다. 용량 C1은 비트선과 동일 배선층의 도전층(225a)과 셀플레이트와 동일 배선층의 도전층(209) 사이에 형성된다. 용량 소자 C2는 이 셀플레이트와 동일 배선층의 도전층(209)과 비트선과 동일 배선층의 도전층(225b) 사이에 형성된다. 이 용량 소자 C1 및 C2는 전원 전압 VCC 및 접지 전압 VSS의 안정화, 즉 디커플링 용량으로서의 기능을 구비한다. MOS 트랜지스터 PQ가 도통하여 전원 노드 VCC로부터 출력 노드(출력 배선층(250))로 전류가 흐를때, 전원 노드 VCC로부터의 전류에 가해져 용량 소자 C1으로부터 도전층(225a)을 통해 전하가 공급된다. 이에 따라, 전원 전압 VCC의 급속한 저하를 방지한다. 한편, MOS 트랜지스터 NQ가 도통하여 접지노드 VSS로 전류가 흘렀을 때 용량 소자 C2가 도전층(225b)을 통해 이 전류를 흡수한다. 이에 따라, 접지 전압 VSS의 상승을 억제한다. 용량 소자 C1 및 C2는 각각 메모리셀 캐패시터와 동일한 내압 특성을 구비하고 있으며, 전원 노드 VCC와 접지노드 VSS의 사이에 직렬접속시키므로써, 이 전원 전압 VCC 및 접지 전압 VSS를 안정화하기 위한 안정화 용량으로서 기능할 수 있다.

특히, 메모리 셀 캐패시터에 상당하는 용량 소자를 MOS 트랜지스터 형성 영역의 게이트 전극 배선층상에 형성시키므로써, 이 용량 소자를 형성하기 위한 면적 증가를 억제할 수 있다. 또한, MOS 트랜지스터 형성 영역의 단부에 입력 신호를 전달하는 게이트 전극 배선층상(필드 절연막이 형성되어 있는 영역)(290)에 있어서, 메모리 셀 캐패시터와 동일한 형태의 구성을 구비하는 용량 소자를 형성함으로써, 용량 소자 C1 및 C2의 용량값을 보다 크게할 수 있으며, 또한 이들 필드 영역(290)에 있어서는, 게이트 전극 배선층(213)상에 용량 소자가 형성되어 있기 때문에 면적증가를 수반하지 않고 필요한 용량값을 갖는 용량 소자를 형성할 수 있다.

또, 도 47b에 도시된 단면 구조에 있어서, 저저항의 알루미늄 배선층을 사용하여 접지 배선층(270) 및 전원 배선층(260) 및 출력 배선층(250c)이 형성되어 있다. 이들 배선층은 직접 반도체 기판 영역 표면에 형성된 불순물 영역에 전기적으로 접속되도록 도시되어 있다. 그렇지만, 콘택트 홀의 애스팩트(aspect)비의 관점에서, 불순물 영역에 대해 비트선과 동일 배선층의 도전층을 사용하여 전기적 콘택트를 취하고, 이 도전층에 대하여 배선층(260, 250c, 270)과 전기적으로 접촉을 취하는 2단계의 구성이 사용되어도 좋다. 또, 비트선과 동일 배선층의 도전층(225a, 225b)이 각각 전원 노드 VCC (전원 배선층(260))및 접지노드 VSS (또는 접지 배선층(270))에 전기적으로 접속되어 있다. 이것은 전원 노드 VCC 및 접지노드 VSS에 수반되는 배선 저항을 저감하여, 고속으로 전하의 흡수 및 방출을 행하기 위해서이다.

[변형예]

도 48a 및 도 48b는, 본 발명의 실시예 5의 변형예의 구성을 도시한 도면이다. 도 48a에 있어서, NAND 회로(340)의 전원 노드 VCC와 접지노드 VSS의 사이에 직렬로 용량 소자 C1및 C2가 접속된다. 도 48b에 있어서는, NOR 회로(345)의 전원 노드 VCC 및 접지노드 VSS의 사이에 용량 소자 C1및 C2가 직렬로 접속된다. 이들 도 48a 및 도 48b에 도시된 다입력 논리회로의 구성의 경우, 각각에 형성되는 MOS 트랜지스터의 수는 도 47c에 도시된 MOS 인버터보다도 많아진다. 따라서, 이들 MOS 트랜지스터 형성 영역상에 용량 소자를 계층적으로 형성함으로써, 보다 많은 단위 용량 소자(메모리 셀 캐패시터에 상당하는 용량 소자)를 형성할 수 있어, 충분한 크기의 용량값을 갖는 안정화 용량을 실현할 수가 있다.

[변형예 2]

도 49는, 본 발명의 실시예 5의 제 3의 변형예의 구성을 도시한 도면이다. 도 49에 있어서, 이 반도체 장치는, 메모리 셀 어레이 및 주변회로 및 내부 데이타 판독 회로를 포함하는 메모리 회로(350)로부터의 출력 신호 OUT 및 /OUT에 따라 외부 판독 데이타 Q를 생성하는 출력 회로를 포함한다. 이 출력 회로는, 메모리 회로(350)로부터의 출력 신호 OUT에 따라 도통하여, 전원 전압 VCC 레벨의 판독 데이타 Q를 생성하는 n채널 MOS 트랜지스터 NQa와, 메모리 회로(350)로부터의 출력 신호 /OUT에 따라 도통하여, 접지 전압 VSS 레벨의 외부 판독 데이타 Q를 생성하는 n채널 MOS 트랜지스터 NQb를 포함한다. MOS 트랜지스터 NQa 및 NQb로 구성되는 출력 회로의 전원 노드 VCC와 접지노드 VSS 사이에 용량 소자 C1 및 C2가 직렬로 접속된다. 용량 소자 C1및 C2은, 도 47c에 도시된 등가 회로의 용량소자와 동일하다.

MOS 트랜지스터 NQa 및 NQb로 구성되는 출력 회로의 출력 노드는, 전원 패드 및 핀단자를 통해 장치 외부의 신호선에 접속된다. 이 때문에, 이 출력 회로 (MOS 트랜지스터 NQa 및 NQb)의 출력 노드에는 비교적 큰 용량성 부하가 존재한다. 이 용량성 부하는 50 pF 내지 100 pF 정도의 용량값을 갖는다. 출력 회로는 고속으로 이 용량성 부하를 충방전할 것이 요구되기 때문에, MOS 트랜지스터 NQa 및 NQb의 전류 구동력은 비교적 크게 된다. 따라서, 메모리 회로(350)로부터의 출력 신호 OUT 및 /OUT 에 따라 이 MOS 트랜지스터 NQa 및 NQb가 동작할때, 비교적 큰 충방전 전류가 흘러, 전원 노드 VCC 또는 접지 노드 VSS에 전압 노이즈가 발생한다. 이 전압 노이즈를 억제하기 위해서, 출력 회로와 내부의 메모리 회로(350)의 전원선을 별도로 하는 등의 대책이 강구되고 있다.

도 49에 도시된 구성에 있어서는, 전원 노드 VCC와 접지노드 VSS의 사이에 용량 소자 C1및 C2을 직렬로 접속한다. MOS 트랜지스터 NQa 및 NQb는, 게이트폭 W가, 예를 들면 수 100μm로 충분히 크게 되어 있다. 따라서, 이 용량 소자 C1및 C2을 MOS 트랜지스터 NQa 및 NQb의 상부에 계층적으로 마련하는 경우에 있어서도, 도 47a 및 도 47b에 도시된 바와 같이, 단위 용량 소자를 이 출력 MOS 트랜지스터 NQa 및 NQb의 게이트 전극 배선상에 병렬로 마련할 수 있고, 필요한 크기의 용량을 실현할 수가 있어, 전원 전압 VCC 및 접지 전압 VSS를 안정화하기 위한 안정화 용량을 면적 증가를 수반하지 않고 용이하게 실현할 수가 있다.

[변형예 3]

도 50은 본 발명의 실시예 5의 제 3 의 변형예의 구성을 도시한 도면이다. 이 도 50에 도시된 구성에 있어서는, 내부 회로인 메모리 회로(350)는, 외부 전원 전압 extVCC을 강압하는 강압 회로(360)로부터의 내부 전원 전압 intVCC 및 접지 전압 VSS를 양쪽 동작 전원 전압으로 하여 동작한다. 출력 회로는, 외부와 인터페이스하고 고속으로 출력 노드를 충방전하기 위해, 외부 전원 전압 extVCC 및 접지 전압 VSS를 양쪽 동작 전원 전압으로 하여 동작한다. 외부 전원 전압 extVCC은, 통상, 내부 전원 전압 intVCC의 1.5배의 전압 레벨을 구비한다. 따라서, 이 도 50에 도시된 구성에 있어서는, 출력 회로의 전원 노드 extVCC와 접지 노드 VSS의 사이에 3개의 용량 소자 C1, C2 및 C3이 직렬로 접속된다. 이들 용량 소자 C1, C2및 C3는, 도 47a 및 도 47b에 도시된 것 같은 장치를 구비한다. 용량 소자 C1∼C3 각각에 인가되는 전압은 내부 전원 전압 intVCC의 1/2로 되며, 내압 특성이 보장된다.

그 접속 형태에 있어서, 용량 소자 C1및 C2는, 도 47c에 도시된 용량 소자 C1및 C2의 접속 형태와 동일하다. 새롭게 추가되는 용량 소자 C3는 셀플레이트와 동일한 배선층의 도전층이 C1의 셀플레이트에 상당하는 도전층에 전기적으로 접속된다. 또한, 용량 소자 C3의 비트선과 동일 배선층의 도전층이 용량 소자 C2의 셀플레이트에 대응하는 도전층에 전기적으로 접속된다. 이에 따라, 전원 노드 extVCC와 접지 노드 VSS의 사이에 용량 소자 C1, C3 및 C2가 직렬로 접속된다.

용량 소자 C3로서, 도 47a에 도시된 필드 영역(290)에 형성되는 용량 소자를 이용하므로써, 용이하게 3 개의 용량 소자가 직렬로 접속되는 구성은 면적 증가를 수반하지 않고 실현할 수 있다.

[변형예 4]

도 51a는, 본 발명의 실시예 5의 제 4 의 변형예의 단면 구조를 도시하며, 도 51b는, 그 평면 레이아웃을 도시한다. 도 51a에 있어서, 비트선과 동일 배선층에 형성되는 도전층(225)은 그 근방에 형성되는 접지 전압 VSS를 수신하는 고농도 N형 불순물 영역(370)에 전기적으로 접속된다. 이 도전층(225) 하부에 게이트 전극 배선층(213)이 형성된다. 도전층(225) 윗쪽에는 저장 노드에 상당하는 도전층(206)이 형성되며, 이 도전층(206)이 도전층(225)에 전기적으로 접속된다. 도전층(206) 상에 도시되지 않은 캐패시터 절연막을 통해 셀플레이트에 상당하는 도전층(209)이 형성된다.

도 51b에 도시된 바와 같이, 불순물 영역(370)과 평행하게 게이트 전극 배선층(213)이 마련되는 경우, 이 불순물 영역(370)과 평행하게 접지 전압 VSS를 전달하는 접지 배선층(270)이 형성된다. 이 접지 전압 VSS를 전달하는 접지 배선층(270)은 콘택트 홀(374)을 통해 불순물 영역(370)에 전기적으로 접속된다. 이 접지 배선층(270)은, 도전층(225)보다도 상층의 배선층이다. 따라서, 이 도전층(225) 근방에 접지 전압을 수신하는 불순물 영역이 형성되기 때문에, 이 도전층(225)을 배선형성한 때, 불순물 영역(370)에 접촉 영역(375)에서 전기적으로 직접 접속한다. 콘택트 홀을 사용하지 않고 직접 접촉하므로써, 도전층(225)의 길이 방향(연장 방향)에 따라 비교적 긴 부분을 불순물 영역(370)에 접속하여, 접촉 저항을 될 수 있는 한 작게 하고, 또한 도전층(225)의 전위를 확실히 접지 전위 레벨로 유지한다. 이에 따라, 도전층(225)과 접지 전압을 전달하는 접지 배선층과의 거리가 짧게 된다. 안정화 용량으로서 이용하는 경우, 이 비트선에 상당하는 도전층과 접지 노드와의 사이의 거리를 짧게 할 수가 있고, 등가적으로 이 안정화 용량의 전극 노드와 접지 노드와의 사이의 거리를 작게 할 수 있으며, 그 배선 저항을 충분히 작게 할 수 있어서, 고속으로 전하를 이동시킬 수 있다.

도 51a에 있어서는, 고농도 N 형 불순물 영역에 비트선에 상당하는 도전층(225)이 전기적으로 접속되어 있다. 따라서, 이것은 용량 소자 C2를 구성하는 도전층(225)의 구성에 대응한다. 용량 소자 C1에 대응하는 구성의 경우, 불순물 영역(370)은, 전원 전압 VCC을 수신하도록 접속된다. 또, 이 도 51a 및 도 51b에 도시된 구성에 있어서, 도전층(225)이 불순물 영역(370)에 전기적으로 접속되어 있다. 이 도전층(225)은 상층의 접지 배선층(270) 또는 전원 배선층 중 어느 층에 전기적으로 접속되도록 구성되더라도 좋다. 즉, 최상층의 접지 배선층이 불순물 영역(370)과 전기적으로 접촉하는 경우, 이 콘택트 영역은 2 층 구조로 된다. 즉 콘택트 홀의 애스팩트비를 개선하기 위해서, 우선 제 1 의 전극 배선층을 사용하여 불순물 영역(370)에 대한 전기적인 접속이 행해진다. 이어서, 이 제 1 의 전극 배선층과 상층의 접지 배선층 또는 전원 배선층과의 전기적 접속이 형성된다. 이 제 1 의 전극 배선층과 비트선에 상당하는 도전층을 전기적으로 접속하므로써, 등가적으로 이 비트선에 상당하는 도전층(225)이 이 제 1 의 전극 배선층에 대한 접속과 상이한 영역으로 상층의 접지 배선층 또는 전원 배선층에 전기적으로 접속되더라도 좋다.

[변형예 5]

도 52는, 본 발명의 실시예 5의 제 5 의 변형예의 구성을 도시한 도면이다. 도 52에 있어서는, 도 49 또는 도 50에 도시된 출력 회로의 MOS 트랜지스터 NQa 및 NQb 중 한 쪽의 MOS 트랜지스터 및 1 개의 용량 소자가 대표적으로 표시된다. 도 52에 있어서, MOS 트랜지스터는, 반도체 기판 영역 표면에 형성되는 고농도 N형 불순물 영역(380a, 380b)과, 이들 영역 사이에 게이트 절연막(도시하지 않음)을 통해 형성되는 게이트 전극 배선층(213)을 포함한다. 불순물 영역(380b)은 전극 배선층(390)을 통해 출력 노드 OUT에 전기적으로 접속된다. 불순물 영역(380a)은 전극 배선층(392a)을 통해 접지 노드 VSS(또는 전원 노드 VCC)에 전기적으로 접속된다. 이 전극 배선층(390, 392a)의 각각은, 1 개의 콘택트 홀을 통해 불순물 영역(380b, 380a)에 각각 접속되는 것은 아니며, 2 단계의 전극 배선층을 통해 불순물 영역(380b, 380a)에 각각 전기적으로 접속되는 구성이 사용되어도 좋다.

출력 회로에서는, 출력 단자에 생기는 정전기에 의한 파괴 방지를 위해, 이 게이트 전극 배선층(213)과 출력 노드 OUT에 접속하는 전극 배선층(390) 사이의 거리 L을 충분히 크게 한다. 정전기를 불순물 영역(380b)에서 될 수 있는 한 흡수하여, 큰 전계가 이 불순물 영역(380b)과 게이트 전극층(213) 사이에 인가되어, 이 게이트 절연막이 파괴되는 것을 방지하기 위해서이다. 따라서, 이 불순물 영역(380b) 상의 게이트 전극 배선층(213)과 전극 배선층(390) 사이의 거리 L은 충분히 크고, 이 게이트 전극 배선층(213) 및 불순물 영역(380b) 상의 영역에 층간 절연막을 통해 비트선과 동일 배선층의 도전층(225)이 형성된다. 이 도전층(225) 상에 메모리 셀 캐패시터의 저장 노드에 상당하는 도전층(206a, 206b)가 서로 분리하여 배치된다. 이들 도전층(206a, 206b) 상에 캐패시터 절연막(도시하지 않음)을 통해 셀플레이트에 상당하는 도전층(209)이 형성된다. 도전층(225)은 전극 배선층(392a)에 전극 배선층(392b)을 통해 전기적으로 접속된다. 이 전극 배선층(390, 392a, 392b)은 저저항의 알루미늄 배선으로 구성된다. 도전층(225)을 게이트 전극 배선층(213) 상부 뿐만 아니라, 이 불순물 영역(380b) 상의 빈 영역상에 걸쳐 연장시킴으로써, 용량 소자 형성 영역의 면적을 확보할 수 있어, 큰 용량값을 갖는 용량 소자를 실현할 수 있다.

또, 저저항의 알루미늄 배선층을 전극 배선(392b)으로서 사용하여, 이 도전층(225)을 접지 노드 VSS (또는 전원 노드 VCC)에 전기적으로 접속한다. 이에 따라, 용량 소자의 전극의 저항값을 작게 할 수 있고, 고속으로 전하의 흡수 또는 방출을 할 수 있어, 응답 특성이 뛰어난 용량값이 큰 안정화 용량을 실현할 수 있다. 특히, 알루미늄같은 저저항 배선층을 사용하여 도전층(225) 단부로부터 접지 전압 VSS 또는 전원 전압 VCC을 전달하는 접지 배선층 또는 전원 배선층에 직접 접속하므로써, 이 도전층(225)을 연장시켜 전극 배선층(392a)에 전기적으로 접속하는 구성에 비해 저항값을 보다 작게 하는 것이 가능해진다.

[변형예 6]

도 53은, 본 발명의 실시예 5의 제 6의 변형예의 구성을 도시한 도면이다. 도 53에 있어서, 반도체 장치는, 전원 노드 VCC와 접지 노드 VSS의 전압 VCC 및 VSS를 양쪽 동작 전원 전압으로 하여 동작하며, 입력 신호 IN을 반전하여 출력 신호 OUT를 생성하는 CMOS 인버터를 포함한다. 이 CMOS 인버터는, p채널 MOS 트랜지스터 TP 및 n채널 MOS 트랜지스터 TN을 포함한다. 전원 노드 VCC와 접지 노드 VSS 사이에, 또한 직렬로 용량 소자 C1 및 C2가 접속된다. 용량 소자 C1및 C2의 접속점이 기준 전압 Vref(=VCC/2)을 수신한다. 용량 소자 C1및 C2에는, 각각 VCC/2의 전압이 인가된다. 이 CMOS 인버터는, 출력 회로와 비교하여, 그 정도 큰 전류 구동력은 요구되지 않는다. 따라서 전원 노드 VCC 및 접지 노드 VSS 에서의 전원 노이즈가 MOS 트랜지스터 TP 및 TN 동작시에 발생할 가능성은 적다. 용량 소자 C1및 C2은, 이들 MOS 트랜지스터 TP 및 TN의 상부에 계층적으로 형성된다. 용량 소자 C1및 C2은, 따라서 비교적 큰 용량값을 구비하고 있고, 그 전원 전압 VCC 및 접지 전압 VSS도 안정하기 때문에, 기준 전압 Vref를 안정하게 유지할 수 있다. 따라서, 출력 회로와 상이한 내부 논리 회로 등의 영역에, 메모리 셀 캐패시터와 동일 구조의 단위 용량 소자를 사용하여 구성되는 용량 소자 C1및 C2을 전원 노드 VCC 및 접지 노드 VSS의 사이에 직렬로 접속하고, 이들 용량 소자 C1및 C2의 접속점을 기준 전압이 전달되는 노드에 접속하므로써, 기준 전압 Vref를 안정화시킬 수 있다.

또, 이 도 53에 도시된 구성에 있어서, 용량 소자 C1및 C2 중, 한쪽만이 마련되어도 좋다(실시예 1과 동일).

이상과 같이, 본 발명의 실시예 5에 따르면, 주변 회로 구성요소인 MOS 트랜지스터 상층부에 메모리 셀 캐패시터와 같은 구성을 구비하는 단위 용량 소자로 구성되는 용량 소자를 형성하였기 때문에, 용량 소자 형성을 위한 면적 증대를 억제하여, 면적 효율이 좋고 필요한 용량값을 갖는 용량 소자를 용이하게 실현할 수가 있다.

실시예 6

도 54는, 본 발명의 실시예 6에 따른 반도체 장치의 주요부의 구성을 도시한 도면이다. 도 53에 있어서, 용량 소자를 구성하는 저장 노드의 배치를 도시한다. 도 54a에 있어서, DRAM 메모리 셀 캐패시터의 저장 노드의 평면 레이아웃이 도시되며, 도 54b에 있어서, 본 발명의 실시예 6에 따른 용량 소자에 이용되는 저장 노드에 상당하는 도전층의 평면 레이아웃이 도시된다.

도 54a에 있어서, 워드선 WLa∼WLc이 소정의 간격(워드선 피치)을 두고 X 방향을 따라서 배치된다. 이 워드선 WLa∼WLc과 교차하는 방향, 즉 Y 방향을 따라서 일정한 간격(비트선 피치)을 두고 비트선 BLa 및 BLb가 마련된다. 메모리 셀은 1 개의 워드선과 1 쌍의 비트선의 교차부에 대응하여 배치된다. 따라서, Y 방향을 따라서는, 메모리 셀은 2 개의 워드선의 피치를 갖는 것으로 배치된다. 한편, X 방향을 따라서는, 메모리 셀은 비트선 피치로 배치된다. 따라서, 이 메모리 셀에 대응하여 마련되는 저장 노드는, X 방향의 길이가 Y 방향의 길이의 거의 1/2로 된다. 이 도 54a에 도시된 배치에 있어서, 워드선 WLa의 선택시 저장 노드(6-1)의 기억 정보가 비트선 BLa에 판독된다. 워드선 WLb의 선택시, 저장 노드(6-2)의 기억 정보가 비트선 BLb에 판독된다. 워드선 WLc의 선택시, 저장 노드(6-3)의 기억 정보가 비트선 BLa에 판독된다. 이들 저장 노드(6)는, 콘택트 홀(406)을 통해 대응하는 액세스 트랜지스터의 불순물 영역(비트선에 접속되는 불순물 영역과 다른 불순물 영역)에 전기적으로 접속된다. 이 저장 노드(6)를 대응하는 워드선을 넘어서 연장시킴으로써, 그 저장 노드와 셀플레이트와의 대향 면적을 될 수 있는 한 크게 한다(도 8 참조).

워드선 WLa∼WLc 및 비트선 BLa 및 BLb는, 저장 노드의 평탄부보다 하부에 형성된다. 본 발명의 용량 소자에 있어서는, 이러한 메모리 셀의 배치에 의한 제한은 존재하지 않는다.

따라서, 도 54b에 도시된 바와 같이, 본 발명에 따른 용량 소자에 있어서, 저장 노드에 상당하는 도전층(416)의 X 방향 및 Y 방향의 길이는 실질적으로 같은 값으로 된다. 스택구조의 캐패시터이기때문에, 이 도전층(416)의 측면면적을 크게 할 수 있다. 도 54b에 도시된 구성으로서는, 도 54a에 도시된 저장 노드(6)(6-1∼6-3)를 2개로 분할하는 구성과 등가이기때문에, 이 2개에 분할된 저장 노드가 새롭게 출현한 측면을 용량 소자의 전극 표면으로서 이용할 수가 있다. 즉, 도 54c에 도시된 바와 같이, 도전층(416)의 사선으로 도시된 측면면적을 저장 노드(6)의 측면면적보다도 용량 소자의 전극 면적으로서 많이 이용할 수가 있다. 따라서, 이 도전층(416)의 X 방향 및 Y 방향의 비를 실질적으로 1로 함으로써, 단위 용량 소자의 용량값을 크게 증가시킬 수 있다. 특히, 본 실시예 2∼5의 용량 소자에 있어서는, 이 도전층(416)이 비트선에 상당하는 도전층 또는 워드선에 상당하는 도전층에 전기적으로 접속되기 때문에, 이 메모리 셀 어레이에 있어서의 워드선, 및 비트선 및 메모리 셀의 배치의 영향을 받지 않고, 이 X 방향 및 Y 방향의 길이를 원하는 값으로 용이하게 설정할 수 있다.

또한 용량 소자의 용량값에 대해서는, 이 도 54b에 도시된 도전층(416)을 다수 마련하므로써, 용량값을 크게할 수 있다. 따라서, 이 X 방향 및 Y 방향의 도전층(416)의 길이를 될 수 있는 한 작게 하므로써, 단위 용량 소자를 다수의 한정된 면적내에 배치할 수가 있다. 따라서, 이 도전층(416)의 X 방향 및 Y 방향의 길이를, 최소 치수(설계 규칙에 있어서의 최소선폭으로, 설계 룰(rule)이라고 불리는 레벨)에 설정하므로써, 단위 면적당의 용량 소자의 용량값을 최대로 크게 할 수 있어서, 면적 효율이 우수한 용량 소자를 실현할 수가 있다.

특히, 16 M비트 DRAM의 집적도에서는, 10% 정도의 용량값의 증대가 기대되지만, 이 DRAM의 기억 용량이 많아질 수록 저장 노드(6)의 측면 면적의 용량에 대해 차지하는 비율이 그 표면의 면적이 차지하는 비율에 비해 커져 (집적도/밀도가 올라감에 따라 이 상면 면적이 작게 되기 때문에), 이 도 54b에 도시된 것 같은 도전층 레이아웃을 사용함으로써, 용량 소자의 용량값을 보다 크게하는 것이 가능해진다.

이상과 같이, 본 발명의 실시예 6에 따르면, 용량 소자의 단위 용량 소자를 구성하는 저장 노드에 상당하는 도전층의 X 방향 및 Y 방향이 길이를 거의 1 대 1로 하고, 또한 최소 설계 치수로 하였기 때문에, 면적 효율이 뛰어난 용량 소자를 용이하게 실현할 수 있다. 이 도 54b에 도시된 도전층(416)은, 실시예 2 내지 실시예 5 중 어느 쪽의 용량 소자에 사용되어도 좋다.

실시예 7

도 55는, 본 발명의 실시예 7에 따른 반도체 장치의 구성을 개략적으로 도시한 도면이다. 도 55에 있어서, 용량 C는, 한쪽 전극 노드 VA와 다른쪽 전극 노드 VB의 사이에 직렬로 접속되는 용량 소자 C1및 C2을 포함한다. 이들 용량 소자 C1및 C2로서는, 실시예 1 내지 실시예 6중 어느 쪽 구성의 용량 소자가 사용되어도 좋다. 용량 소자 C1는, 한쪽 전극 노드 VA와 접속노드(501)의 사이에 서로 병렬로 접속되는 단위 용량 소자 Ca1∼Cam을 포함하고, 용량 소자 C2는, 접속노드(501)와 다른쪽 전극 노드 VB의 사이에 서로 병렬로 접속되는 단위 용량 소자 Cb1∼Cbm을 포함한다.

이 용량 소자 C1및 C2의 접속노드(501)에 대해 중간 전압 VM을 인가하기 위한 중간 전압인가 회로(500)가 마련된다. 이 중간 전압 인가 회로(500)는, 한쪽 전극 노드 VA와 다른쪽 전극 노드 VB의 사이에 서로 직렬로 접속되는 저항소자 Ra 및 Rb를 포함한다. 이들 저항소자 Ra 및 Rb는 큰 저항값을 가지며, 그 저항값도 실질적으로 동일한다. 따라서, 이 중간 전압 인가 회로(500)의 출력 노드(500a)로부터의 중간 전압 VM은 노드 VA 및 VB에 인가되는 전압의 1/2의 전압 레벨이다.

용량 소자 C1및 C2에 포함되는 단위 용량 소자 Ca1∼Cam 및 Cb1∼Cbm은, 메모리 셀 캐패시터 구조를 이용하여 형성된다. 즉, 이 용량 소자 C1및 C2은, 메모리 셀과 동일한 제조 프로세스로 형성된다. 메모리 셀 어레이에 포함되는 메모리 셀에는, 제조 공정중에 혼입되는 이물 등에 의해 불량 메모리 셀이 존재한다. 이 경우, 단위 용량 소자 Ca1∼Cam 및 Cb1∼Cbm에서도 마찬가지로, 이물이 캐패시터 절연막에 부착하여 메모리 셀 불량과 같이 단위 용량 소자의 절연 불량이 생길 가능성이 있다. 이 메모리 셀 캐패시터에 있어서, 그 캐패시터 절연막이 정상으로 형성된 경우에는, 그 캐패시터 절연막을 통해 흐르는 전류는, 통상, 10^-12A 크기의 전류이다. 한편, 캐패시터 절연막에 불량이 생긴 경우, 예를 들면 10^-6A 크기의 리크 전류가 흐른다. 따라서, 이러한 캐패시터의 절연막 불량이 생긴 경우, 큰 리크 전류 IG가 흐른다. 이제 도 55에 있어서, 예를 들면 단위 용량 소자 Ca1의 절연막이 불량인 경우, 전극 노드 VA에서 접속 노드(501)에 대해 리크 전류 IG가 흐른다. 중간 전압 인가 회로(500)가 마련되어 있지 않은 경우, 이 리크 전류 IG에 의해, 접속 노드(501)의 전위가 상승한다(여기서 노드 VA의 전위는 노드 VB의 전위보다도 높다고 상정하고 있다). 이 경우, 접속 노드(501)의 전압은 이 전극 노드 VA의 전압 VA(노드와 이 노드에 주어지는 전압은 같은 부호로 나타냄)까지 상승한다. 이 상태에서는, 단위 용량 소자 Cb1∼Cbm 각각의 양쪽 전극 사이에 전압 VA-VB가 인가된다. 용량 소자 C1및 C2이 직렬로 접속되어 있는 것은, 이 용량 소자 C1및 C2,즉 단위 용량 소자 Ca1∼Cam 및 Cb1∼Cbm의 절연 내압이 (VA-VB)/2이기 때문이다. 따라서, 이 접속노드(501)의 전압이 VA 레벨로까지 상승하면 , 이들 단위 용량 소자 Cb1∼Cbm의 내압 이상의 전압이 이들 단위 용량 소자 Cb1∼Cbm의 양쪽 전극 사이에 인가되고, 이들 단위 용량 소자 Cb1∼Cbm의 절연막의 파괴가 생겨, 이들 절연 파괴가 생긴 단위 용량 소자에 의해 접속 노드(501)로부터 다른쪽 전극 노드 VB로 리크 전류 IG보다도 큰 전류가 흘러서, 이 접속 노드(501)의 전위가 저하하여, 단위 용량 소자 Ca2∼Cam의 절연 파괴가 생기고, 용량 C의 절연 파괴가 생긴다.

이 중간 전압 인가 회로(500)를 마련하고, 접속 노드(501)를 중간 전압 VM 레벨로 유지함으로써, 가령 단위 용량 소자 Ca1에 절연 불량이 생기고 리크전류 IG가 흐르더라도, 이 리크전류 IG가 중간 전압 인가 회로(500)에 의해 흡수되어, 접속 노드(501)는 중간 전압 VM에 유지된다. 이에 따라, 단위 용량 소자 Cb1∼Cbm의 절연 파괴가 방지되어, 용량 C의 절연 파괴를 방지한다.

이 경우, 불량한 단위 용량 소자 Ca1를 제외하는 나머지의 정상적인 단위 용량 소자를 정상 상태로 유지할 수 있어, 용량 C의 수율 및 신뢰성이 개선된다.

이 저항소자 Ra 및 Rb는, 리크 전류 IG보다도 조금 큰 전류를 구동하는 것이 가능한 저항값을 갖도록 그 저항값이 설정되면, 10^-6A 크기의 전류 IG가 흐르더라도, 이 리크 전류 IG를 중간전위 인가 회로(500)에 의해 흡수할 수 있어, 접속 노드(501)의 중간 전압 VM의 전압 레벨을 변화시키지 않고 일정값으로 유지할 수 있다. 용량 소자 C1에 있어서 단위 용량 소자의 절연 파괴가 생긴 경우, 이 리크전류 IG는, 중간 전압 인가 회로(500)의 저항소자 Rb에 의해 흡수된다. 한편, 용량 소자 C2에 포함되는 단위 용량 소자의 절연 파괴가 생기고 있는 경우에는, 이 리크 전류는, 저항성 소자 Ra에서 공급된다.

[변형예 1]

도 56은, 도 55에 도시된 중간 전압 인가 회로(500)의 변형예의 구성을 도시한 도면이다. 도 56에 있어서, 중간 전압 인가 회로(500)는, 한쪽 전극 노드 VA와 출력 노드(500a) 사이에 접속되고, 또한 그 게이트가 다른쪽 전극 노드 VB에 결합되는 p 채널 MOS 트랜지스터 PR과, 출력 노드(500a)와 다른쪽 전극 노드 VB 사이에 접속되고, 또한 그 게이트가 한쪽 전극 노드 VA에 접속되는 n 채널 MOS 트랜지스터 NR를 포함한다. 이들 MOS 트랜지스터 PR 및 NR는, 거의 같은 정도의 채널 저항을 가지며, 리크전류 IG (10^-6A 크기 전류)를 흘릴 수 있는 게이트 폭을 갖고 있다. MOS 트랜지스터 PR 및 NR를 저항성 소자로서 이용하므로써, 폴리 실리콘 저항 등을 사용하는 구성에 비해, 그 큰 채널저항에 의해, 중간 전압 인가 회로(500)의 점유 면적을 저감할 수가 있다. 또, 이 도 56에 있어서도, 한쪽 전극 노드 VA의 전압 레벨은, 다른쪽 전극 노드 VB의 전압 레벨보다 높은 것을 상정하고 있다.

또한 도 56에 도시된 구성에 있어서, MOS 트랜지스터 PR 및 NR가, 각각 게이트에 일정한 전압을 수신하는 대신에, 이들 MOS 트랜지스터 PR 및 NR의 게이트 및 드레인이 상호접속되는 저항 접속의 구성이 사용되어도 좋다.

[변형예 2]

도 57은, 본 발명의 실시예 7의 제 2 의 변형예의 구성을 도시한 도면이다. 도 57에 있어서, 중간 전압 인가 회로(500)는, 전극 노드 VA 및 VB 상의 전압을 이용하여, 이들 전압 VA 및 VB의 사이의 제어 전압 VH 및 VL을 생성하는 제어 전압 발생 회로(510)와, 전극 노드 VA와 출력 노드(500a)와의 사이에 접속되며 그 게이트에서 제어 전압 VH를 받는 n 채널 MOS 트랜지스터 TNa와, 출력 노드(500a)와 전극 노드 VB와의 사이에 접속되며 그 게이트에서 제어 전압 VL을 받는 p 채널 MOS 트랜지스터 TPa를 포함한다. MOS 트랜지스터 TNa는, 임계치 전압 VTN을 가지며, MOS 트랜지스터 TPa는 임계치 전압 VTP을 갖는다. 용량 C은, 먼저의 도 55에 도시된 구성과 마찬가지로, 용량 소자 C1 및 C2의 직렬체를 포함하지만, 도 57에 있어서, 단지 용량 C 및 접속 노드(501)의 참조 부호만을 표시한다.

MOS 트랜지스터 TNa는, 그 게이트에 주어지는 제어 전압 VH와 출력 노드(500a)의 중간 전압 VM의 차가 임계치 전압 VTN보다 커지면 도통하여, 전극 노드 VA에서 전류를 출력 노드(500a)로 공급한다. 한편, 이 제어 전압 VH와 중간 전압 VM의 차가 임계치 전압 VTN보다 작아지면 , 이 MOS 트랜지스터 TNa는 비도통 상태로 된다. 즉 이 MOS 트랜지스터 TNa는, 출력 노드(500a)의 중간 전압 VM의 하측 전압을 VH-VTN으로 클램프하는 기능을 구비한다. 바꿔 말하면, MOS 트랜지스터 TNa는 소스 팔로워 모드로 동작하고, 게이트에 주어진 전압 VH를 임계치 전압 VTN만큼 저하시켜 그 소스에 전달하고 있다.

MOS 트랜지스터 TPa는, 중간 전압 VM이 제어 전압 VL보다도 그 임계치 전압의 절대치 ｜VTP｜ 이상 높게 되면 도통하여, 이 출력 노드(500a)에서 전극 노드 VB로 전류를 흘려, 중간 전압 VM의 전압 레벨을 저하시킨다. 이 중간 전압 VB와 제어 전압 VL의 차가 임계치 전압의 절대치 ｜VTP｜보다도 작아지면 , MOS 트랜지스터 TPa는 비도통 상태로 된다. 이 MOS 트랜지스터 TPa는, 따라서 중간전위 VM의 상측 전압을 VL+ ｜VTP｜ 레벨로 클램프하는 기능을 구비한다. 즉, 이 MOS 트랜지스터 TPa는, 소스팔로워 모드로 동작하고 있다. 또한, 이하에 특히 언급하지 않는 한, 전극 노드 VA의 전압 VA는, 전극 노드 VB의 전압보다도 높다. 따라서, 중간 전압 VM은, 다음식으로 표시되는 전압 범위로 클램프된다.

VH-VTN≤VM≤VL+｜VTP｜

중간 전압 VM이 이 전압 범위내에 존재하는 경우에는, MOS 트랜지스터 NQa 및 PQa는 함께 비도통 상태에 있으며, 중간 전압 인가 회로(500)에 있어서는 MOS 트랜지스터 TNa 및 TPa를 통해 전류는 흐르지 않는다. 중간 전압 VM이 상기 식이 나타낸 전압 범위보다도 크게 된 경우에는, MOS 트랜지스터 TPa가 도통 상태로 되고, 한편 MOS 트랜지스터 TNa는 비도통 상태에 있다. 또한, 중간 전압 VM이, 상기 식의 전압 범위보다도 낮게 되면, MOS 트랜지스터 TNa가 도통하고, 한편 MOS 트랜지스터 TPa가 비도통 상태로 된다. 출력 노드(500a)의 전압, 즉 접속 노드(501)의 전압이 상기 식의 전압 범위보다도 어긋났을 때만 이 중간 전압 인가 회로(500)의 출력단의 MOS 트랜지스터 TNa 및 TPa중 한쪽이 도통한다. 따라서, 이 MOS 트랜지스터 TNa 및 TPa를 통해 상시 전류는 흐르지 않고, 소비 전류가 저감된다. 이들 제어 전압 VH 및 VL은, MOS 트랜지스터 TNa 및 TPa가 푸시풀 동작을 하고 MOS 트랜지스터 TNa 및 TPa가 동시에 도통 상태로 되지 않도록 하는 값으로 설정된다. 이들 제어 전압 VH 및 VL은, 다음식을 만족하는 값로 설정된다.

VH-VL=VTN+｜VTP｜

MOS 트랜지스터 TNa 및 TPa의 게이트폭은 큰 전류 구동력을 갖도록 충분히 크게되어, 접속 노드(501)에, 예를 들면 10^-3A 크기의 전류가 흐르더라도, 이 중간 전압 VM의 전압값은 변화하지 않게 된다.

MOS 트랜지스터 TNa 및 TPa의 전류 구동력이 크게 되더라도, MOS 트랜지스터 TNa 및 TPa가 동시에 도통 상태로는 되지 않고, 또한 리크 전류 IG의 크기가 10^-6A 크기의 전류라면, 이 접속 노드(501), 즉 출력 노드(500a)의 중간 전압 VM이 변화하더라도, 고속으로 소정의 전압 레벨로 클램프되어, MOS 트랜지스터 TNa 또는 TPa가 도통 상태로 되는 기간은 극히 짧게 되며, 이 중간 전압 인가 회로(500)를 통해 흐르는 전류는 충분히 작고, 따라서 이 중간 전압 인가 회로(500) 및 용량 C를 통해 관통 전류가 흐르는 기간(전극 노드 VA 및 VB 사이의 전류)는 극히 작아진다.

도 58a 및 도 58b는, 도 57에 도시된 제어 전압 발생 회로(510)의 구성의 일례를 도시한 도면이다. 도 58a는, 제어 전압 VH 발생부의 구성을 도시하며, 도 58b는, 제어 전압 VL 발생부의 구성을 도시한다.

도 58a에 있어서, 제어 전압 VH 발생부는, 전극 노드 VA와 내부 출력 노드(510a) 사이에 접속되는 고저항 저항 소자 Za와, 내부 출력 노드(510a)에 한쪽 끝이 접속되는 고저항 저항 소자 Zb와, 고저항 저항 소자 Zb와 다른쪽 전극 노드 VB 사이에 직렬로 접속되는 n 채널 MOS 트랜지스터 NQb 및 NQc을 포함한다. MOS 트랜지스터 NQb 및 NQc 각각은, 그 게이트 및 드레인이 상호접속된다. 고저항 저항 소자 Za 및 Zb는 실질적으로 같은 저항값을 갖는다. MOS 트랜지스터 NQb 및 NQc은, 다이오드 모드로 동작하고, 각각 임계치 전압 VTN의 전압강하를 생기게한다. 따라서, MOS 트랜지스터 TNb의 게이트/드레인의 노드의 전압은, 2·VTN+ VB이다. 따라서, 이 내부 출력 노드(510a)에서의 제어 전압 VH는, 다음식으로 주어진다.

VH= VA-{VA-(VB+2·VTN)}/2

= VA/2+VB/2+VTN

도 58b에 있어서, 제어 전압 VL 발생부는, 다른쪽 전극 노드 VB와 내부 출력 노드(510b) 사이에 접속되는 고저항 저항 소자 Zc와, 내부 출력 노드(510b)에 한쪽 끝이 접속되는 고저항 저항 소자 Zd와, 한쪽 전극 노드 VA와 저항 소자 Zd의 다른쪽 끝 사이에 직렬로 접속되는 p 채널 MOS 트랜지스터 TPb 및 TPc을 포함한다. MOS 트랜지스터 TPb 및 TPc의 각각은, 그 게이트 및 드레인이 상호접속된다. 고저항 저항 소자 Zc 및 Zd는, 서로 거의 같은 고저항의 저항값을 갖고 있다. 이 상태에 있어서는, MOS 트랜지스터 TPb 및 TPc은, 다이오드 모드로 동작하고, 이들 MOS 트랜지스터 TPb 및 TPc은, 각각 그 임계치 전압의 절대치 ｜VTP｜의 전압 강하를 생기게한다. 따라서, 이 내부출력 노드(510b)에서 출력할 수 있는 제어 전압 VL은, 제어 전압 VH의 경우와 마찬가지로 하여, 다음식으로 주어진다.

VL=(VA-2·｜VTP｜-VB)/2+VB

= VA/2+VB/2-｜VTP｜

상기 식으로부터 다음식을 얻을 수 있다.

VH-VL=VTN+｜VTP｜

따라서, 중간 전압 VM은, 앞의 부등식으로부터,

VM∼VA/2+VB/2

로 되고, 중간 전압 VM은, 전극 노드 VA 및 VB에 인가되는 전압 VA 및 VB의 거의 중간 전압으로 된다.

MOS 트랜지스터 TNa 및 TPa는, 전압구동 트랜지스터이고, 제어 전압 발생 회로(510)는, 이 전압을 발생하면 좋으며, 전류를 발생할 필요는 없다. 따라서, 고저항 저항 소자 Za∼Zd의 저항값을 충분히 크게할 수 있어, 이 제어 전압 발생 회로(510)에 있어서, 전극 노드 VA 및 VB 사이에 흐르는 전류는 충분히 작게 할 수가 있어서, 그 소비 전류는 거의 무시할 수가 있는 정도로 된다.

따라서, 이 도 57 및 도 58에 도시된 중간 전위 인가 회로의 구성을 이용하는 것에 의해, 저항 분할에 의해 중간 전압을 발생하는 구성에 비해, 그 관통 전류를 충분히 작게 할 수 있어, 반도체 장치의 소비 전류의 증가를 억제할 수가 있다.

[변형예 3]

[제어 전압 발생 회로의 변형예1]

도 59는, 도 57에 도시된 제어 전압 발생 회로의 제 1 의 변형예의 구성을 도시한 도면이다. 도 59에 있어서, 제어 전압 발생 회로(510)는, 한쪽 전극 노드 VA와 내부 출력 노드(510a) 사이에 접속되는 고저항의 저항 소자 Ze와, 내부출력 노드(510a)과 내부 노드(511) 사이에 접속되는 n채널 MOS 트랜지스터 TNd와, 내부 노드(511)와 내부 출력 노드(510b) 사이에 접속되는 p 채널 MOS 트랜지스터 TPd와, 내부출력 노드(510b)와 다른쪽 전극 노드 VB 사이에 접속되는 고저항 저항성 소자 Zf를 포함한다. MOS 트랜지스터 TNd 및 TPd는, 각각의 게이트 및 드레인이 상호접속된다. 고저항 저항성 소자 Ze 및 Zf는, 충분히 큰 저항값을 갖고 있고, MOS 트랜지스터 TNd 및 TPd는, 다이오드 모드로 동작한다.

고저항 저항성 소자 Ze 및 Zf는, 각각의 저항값이 거의 같고, 또한 MOS 트랜지스터 TNd 및 TPd의 채널 저항이 거의 같다고 하면, 내부 노드(511)의 전압은, (VA+ VB) /2의 중간 전압 레벨로 된다. 따라서, 제어 전압 VH 및 VL은, 다음식으로 구해진다.

VH=VA/2+VB/2+VTN

VL=VA/2+VB/2-｜VTP｜

이 도 59에 도시된 구성의 경우, 1개의 회로 부분만으로 2개의 제어 전압 VH 및 VL을 생성할 수가 있어, 회로 규모가 저감된다. 또한 1 개의 회로 부분의 저항성소자 Ze 및 Zf를 통해서만 전류가 흐르게 되어, 소비 전류가 더욱 저감된다. 이 때 또 고저항 저항성 소자 Ze 및 Zf의 저항값은 충분히 크기 때문에, 그 소비 전류는 거의 무시할 수 있는 정도이다.

이 반도체 장치가 DRAM인 경우, 중간 전압 레벨의 셀플레이트 전압 VCP 및 비트선 프리차지 전압 VBL을 내부에서 생성하고 있다. 이들 전압 VCP 및 VBL은, 각각 메모리 셀 캐패시터의 셀플레이트 및 스탠바이시의 비트선에 주어지고 있다. 이들 중간 전압 VCP 및 VBL을 발생하는 회로 부분은, 큰 부하를 구동할 필요가 있고, 그 출력의 안정화가 도모되고 있다. 따라서 이 중간 전압 VM으로서, 셀플레이트 전압 VCP 및 비트선 프리차지 전압 VBL을 사용하여도 좋다.

[실시예 7의 변형예 1]

도 60은, 본 발명의 실시예 7의 제 1 의 변형예의 구성을 도시한 도면이다. 도 60에 있어서, 전극 노드 VA 및 VB의 사이에 3 개의 용량 소자 C1, C2 및 C3가 직렬로 접속된다. 이들 용량 소자 C1∼C3에는, 앞의 실시예 1 내지 6 중 어느 한 구성의 용량 소자가 사용된다. 따라서, 용량 소자 C1∼C3의 각각의 전극 사이에는, (VA-VB)/3의 전압이 인가되도록 한다. 예를 들면, 전극 노드 VA에는, 외부 전원 전압 또는 고전압 VPP가 인가된다.

용량 소자 C1∼C3의 각각의 접속 노드 CNa 및 CNb 각각에 대하여, 중간 전압 인가 회로(600, 610)가 마련된다. 이들 중간 전압 인가 회로(600, 610)에 대하여, 공통으로 분압 회로(615)가 마련된다. 이 분압 회로(615)는, 전극 노드 VA 및 VB 사이에 서로 직렬로 접속되는 고저항 저항성 소자 ZFl, ZF2및 ZF3을 포함한다. 저항성 소자 ZF1및 ZF2의 접속 노드 F1에서 전압 VF1이 출력되고, 저항성 소자 ZF2및 ZF3의 접속 노드 F2로부터 전압 VF2가 출력된다. 이 분압 회로(615)는, 후에 설명하는 바와 같이, 제어 전압 VF1및 VF2만을 발생하는 것이 요구되며, 전류를 발생하는 것은 요구되지 않는다. 따라서 이들 고저항 저항성 소자 ZF1∼ZF3의 저항값은 수 MΩ 이상의 고저항값을 갖도록 된다. 전압 VF1 및 VF2는, 이들 저항성 소자 ZF1∼ZF3의 저항값이 실질적으로 같기 때문에, 이들 저항성 소자 ZF1∼ZF3 각각에 인가되는 전압은 거의 같고, (VA-VB) /3이기 때문에, 전압 VF1및 VF2은 각각 다음식으로 주어진다.

VF1≒VA-(VA-VB)/3

≒ 2·VA/3+VB/3

VF2≒VB+(VA-VB)/3

≒ VA/3+2·VB/3

중간 전압 인가 회로(600)는, 전압 VF1에 따라 제어 전압 VF3및 VF4을 출력하는 제어 전압 발생부(600a)와, 이 제어 전압 발생부(600a)로부터의 제어 전압 VF3및 VF4에 따라 접속 노드 CNa에 인가되는 전압 VF7을 출력 노드 F7로부터 출력하는 전압 발생부(600b)를 포함한다. 제어 전압 발생부(600a)는, 전극 노드 VA와 내부 노드 F3 사이에 접속되는 고저항의 저항성 소자 ZF4와, 내부 노드 F3와 전극 노드 VB 사이에 접속되고 그 게이트에 전압 VF1을 받는 p채널 MOS 트랜지스터 PF1와, 전극 노드 VA와 내부 노드 F4의 사이에 접속되고 그 게이트에 전압 VF1을 받는 n채널 MOS 트랜지스터 NF1와, 내부 노드 F4와 전극 노드 VB 사이에 접속되는 고저항 저항성 소자 ZF5를 포함한다. 저항성 소자 ZF4 및 ZF5는 충분히 큰 저항값을 갖고 있으며, 그 저항값은, 저항성 소자 ZF1∼ZF3와 마찬가지로 수 MΩ 이상의 고저항값을 갖는다. 이 상태에 있어서는, MOS 트랜지스터 PF1및 NF1이, 소스팔로워 모드로 동작하며, 내부 노드 F3 및 F4로부터의 전압 VF3 및 VF4은, 각각 다음식으로 주어진다.

VF3= VF1+ ｜VTP｜

= 2· VA/3+ VB/3+｜VTP｜

VF4= VF1-VTN

= 2·VA/3+ VB/3-VNT

전압 발생부(600b)는, 전극 노드 VA와 출력 노드 F7 사이에 접속되고 그 게이트에 제어 전압 VF3을 받는 n채널 MOS 트랜지스터 NF2와, 출력 노드 F7와 다른쪽 전극 노드 VB의 사이에 접속되고 그 게이트에서 제어 전압 VF4을 받는 p채널 MOS 트랜지스터 PF2를 포함한다. MOS 트랜지스터 NF2 및 PF2은, 비교적 큰 전류 구동력을 갖고 있다(도 57 참조). 이들 MOS 트랜지스터 NF2및 PF2은, 소스팔로워 모드로 동작하기 때문에, 이 출력 노드 F7로부터의 전압 VF7은, 다음식의 부등식을 만족한다.

VF7≥VF3-VTN

≥2·VA/3+VB/3+｜VTP｜-VTN

VF7≤VF4+｜VTP｜

≤ 2·VA/3+VB/3-VTN+｜VTP｜

따라서,

VF7∼2·VA/3+VB/3-VTN+｜VTP｜

접속 노드 CNb에 대한 전압 인가 회로(610)는, 전압 VF2에 따라 제어 전압 VF5 및 VF6을 생성하는 제어 전압 발생부(610a)와, 이 제어 전압 발생부(600a, 610a)로부터의 제어 전압 VF5및 VF6에 따라 전압 VF8을 생성하는 전압 발생부(610b)를 포함한다. 제어 전압 발생부(610a)는, 전극 노드 VA와 내부 노드 F5 사이에 접속되는 고저항 저항성 소자 ZF6와, 내부 노드 F5와 전극 노드 VB 사이에 접속되고 그 게이트에서 전압 VF2을 받는 p채널 MOS 트랜지스터 PF3와, 전극 노드 VA와 내부 노드 F6 사이에 접속되고 그 게이트에서 전압 VF2을 받는 n채널 MOS 트랜지스터 NF3와, 내부 노드 F6와 전극 노드 VB 사이에 접속되는, 고저항 저항성 소자 ZF7를 포함한다. 고저항 저항성 소자 ZF6및 ZF7은, 예를 들면 수 MΩ 이상의 고저항값을 갖는다. 따라서, 이 제어 전압 발생부(610a)에서도, MOS 트랜지스터 PF3및 NF3이, 소스팔로워 모드에서 동작하고, 제어 전압 VF5및 VF6을 각각 다음식으로 표현되는 전압 레벨로 클램프한다.

VF5= VF2+｜VTP｜

= VA/3+2·VB/3+｜VTP｜

VF6=VF2-VTN

= VA/3+2·VB/3-VTN

전압 발생부(610b)는, 전극 노드 VA와 출력 노드 F8 사이에 접속되며 그 게이트에서 제어 전압 VF5를 받는 n 채널 MOS 트랜지스터 NF4와, 출력 노드 F8과 전극 노드 VB 사이에 접속되고 그 게이트에서 제어 전압 VF6을 받는 p 채널 MOS 트랜지스터 PF4를 포함한다. 이들 MOS 트랜지스터 NF4 및 PF4는 전압 발생부 (600b)와 마찬가지로, 소스팔로우 모드에서 동작하고 전압 VF8을 각각 다음식으로 표시되는 전압 레벨로 클램프한다.

VF8≥VF5-VTN

≥VA/3+2·VB/3+｜VTP｜-VTN

VF8≤VF6+｜VTP｜

≤VA/3+2·VB/3-VNT+｜VTP｜

따라서, 이 전압 VF8은, 다음식으로 주어진다.

VF8∼VA/3+ 2·VB/3-VNT+ ｜VTP｜

임계치 전압의 절대치 VTN 및 ｜VTP｜가 거의 같다고 하면 이 접속 노드 CNa 및 CNb로 인가되는 전압 VF7 및 VF8은, 각각 다음식으로 주어진다.

VF7∼2·VA/3+VB/3

VF8∼VA/3+2·VB/3

따라서, 용량 소자 C1∼C3 각각의 전극 사이에 인가되는 전압은, (VA-VB)/3으로 되어, 그 내압특성은 보장된다.

이 도 60에 도시된 전압 인가 회로의 구성에 있어서, 전압 회로(615)로부터의 전압 VF1 및 VF2는 MOS 트랜지스터 PF1, PF3, NF1 및 NF3의 게이트로 주어지고 있다. 이들 전압 VF1 및 VF2은, 그 전압 레벨이 유지되면 좋으며, 따라서 분압회로(615)는 전류를 발생하는 것은 요구되지 않는다. 따라서, 이 분압회로(615)에 포함되는 저항성소자 ZF1∼ZF3에 있어서의 저항값을 충분히 크게하는 것에 의해, 분압회로(615)에서의 소비 전류는 거의 무시할 수 있는 값으로 유지할 수 있다.

또한 제어 전압 발생부(600a, 610a)로부터의 제어 전압 VF3, VF4, VF5 및 VF6은, 전압 발생부(600b, 610b)에 포함되는 MOS 트랜지스터 NF2, PF2, NF4 및 PF4의 게이트로 각각 주어지고 있으며, 따라서 이들 제어 전압 VF3∼VF6은 같은 그 전압 레벨이 유지되면 좋으며, 제어 전압 발생부(610a)는, 전류를 구동하는 것을 요구받지 않는다. 따라서, 저항성소자 ZF4, ZF5, ZF6 및 ZF7의 저항값이 충분히 크고, 이들 제어 전압 발생부(600a, 610a)에서의 소비전류를 거의 무시할 수 있는 값으로 설정할 수 있다.

전압 발생부(600b, 610b)에 포함되는 MOS 트랜지스터 NF2, PF2, NF4 및 PF4은, 각각 비교적 큰 전류 구동력이 요구된다(접속 노드 CNa 및 CNb에 있어서의 리크 전류를 보상하기 위해서). 그렇지만, MOS 트랜지스터 NF2및 PF2은 푸시 풀 형태로 동작하여, 동시에 도통 상태로 되지 않고, 또한 MOS 트랜지스터 NF4및 PF4도 푸시 풀 형태로 동작하여, 동시에 도통 상태로 되지 않는다. 따라서, 이 전압발생부(600b, 610b)에서의 전극 노드 VA 및 VB간의 관통전류는 생기지 않아서, 소비전류는 작다. 이 접속 노드 CNa 및 CNb의 전압 레벨이 변화했을 때에만 전압발생부(600b, 610b) 각각에 있어, MOS 트랜지스터 NF2, PF2, NF4 및 PF4가 선택적으로 도통 상태로 된다. 이 용량 C 에 포함되는 용량성소자 C1∼C3의 리크전류보다도 비교적 큰 전류를 구동하는 능력을 이 MOS 트랜지스터 NF2, PF2, NF4 및 PF4가 구비하고 있으면, 이들 전압 발생부(600b, 610b)에서 MOS 트랜지스터가 도통하는 기간은 충분히 짧게 할 수 있어, 이들 전압 발생부(600b, 610b)에서 전극 노드에 흐르는 평균 전류는 충분히 작게 할 수 있다.

[실시예 7의 변형예 2]

도 61은, 본 발명의 실시예 7의 제 2 의 변형예의 구성을 도시한 도면이다. 이 도 61에 도시된 구성은, 도 44에 도시된 센스 앰프 구동부의 구성과, 센스 앰프 전원선 SPL 및 센스 앰프 접지선 SGL 사이에 접속되는 용량성 소자 C1 및 C2의 접속 노드에 중간 전압 VM이 인가되는 점이 다르다. 다른 부분의 구성은, 도 44에 도시된 구성과 동일한다. 대응하는 부분에는 동일 참조 부호를 부여하여, 그 설명은 생략한다. 용량 소자 C1 및 C2의 직렬체가, 도 44에 도시된 용량 C에 대응한다.

중간 전압 발생부는, 전원 노드 VCC 및 접지 노드 VSS를 동작 전원 전압으로서 동작하고, 제어 전압 VH 및 VL을 생성하는 제어 전압 발생 회로(650)와, 지연센스 앰프 활성화 신호 /ΦSD의 활성화시 도통 상태로 되고, 전원 전압 VCC을 전달하는 p채널 MOS 트랜지스터(650a)와, 프리차지 지시 신호 /Φp의 활성화시 도통 상태로 되고, 전원 전압 VCC을 전달하는 p채널 MOS 트랜지스터(650b)와, 제어 전압 발생 회로(650)로부터의 제어 전압 VH를 게이트로 받아, MOS 트랜지스터(650a, 650b)의 도통시 이들을 통해 전원 노드 VCC에서 전류를 공급받아 소스팔로워 모드로 동작하는 n채널 MOS 트랜지스터(650c)와, 지연 센스 앰프 활성화 신호 ΦSD의 활성화시 도통하여, 접지 전위 VSS를 전달하는 n채널 MOS 트랜지스터(650d)와, 프리차지 지시 신호 ΦP의 활성화시 도통하여, 접지 전압 VSS를 전달하는 n채널 MOS 트랜지스터 ΦP와, 제어 전압 발생 회로(650)로부터의 제어 전압 VL을 게이트로 받아, MOS 트랜지스터(650d, 650e)의 도통시 이들을 통해 소스팔로워 모드로 동작하고, 중간 전압 VM을 클램프하는 p 채널 MOS 트랜지스터(650f)를 포함한다.

제어 전압 발생 회로(650)에는 도 58 및 도 59중 어느쪽의 구성이 이용되어도 좋다. MOS 트랜지스터(650c, 650f)는, 도 57에 도시된 푸시풀 동작을 하는 MOS 트랜지스터 TNa 및 TPa에 대응한다. 따라서, 이들 MOS 트랜지스터(650c, 650f)는, MOS 트랜지스터(650a, 650b, 650d, 650e)의 도통시, 전원 노드 VCC 및 접지 노드 VSS에 각각 결합되어 소스팔로워 모드로 동작하여, 푸시풀 동작을 행한다. MOS 트랜지스터(650a, 650b, 650d, 650e)가 전부 비도통 상태로 되었을 때에는, 이들 MOS 트랜지스터(650c, 650f)는 전원 노드 VCC 및 접지 노드 VSS에서 분리되기 때문에, 이 중간 전압 VM의 클램프 동작은 금지되고(정지되고), 용량 소자 C1 및 C2의 접속 노드는 플로팅 상태로 된다. 다음에 동작에 관해서 설명한다.

도 61에 도시된 센스 앰프구동부의 동작은, 앞의 도 45에 도시된 동작 파형도에 도시된 것과 동일하며, 도 45에 도시된 동작 파형도를 참조하여 설명한다. 스탠바이 상태시(로우 어드레스 스트로브 신호 /RAS가 H 레벨)에 있어서는, 신호 /ΦP 및 ΦSD가 L 레벨에 있고, 신호Φ P 및 /Φ SD가 H 레벨로 된다. 이 상태에 있어서는, MOS 트랜지스터(650b, 650e)가 도통 상태로 되고, MOS 트랜지스터(650c, 650f)는, 각각 전원 노드 VCC 및 접지 노드 VSS에 접속되어, 제어 전압 발생 회로(650)로부터의 제어 전압 VH 및 VL에 따라서 소스팔로워 모드로 동작한다. 이 제어 전압 VH 및 VL은, 앞의 도 58 및 도 59에 도시된 제어 전압 발생 회로의 구성에 있어서, 전압 VA 및 VB를, 각각 전원 전압 VCC 및 접지 전압 VSS에 치환하므로써 주어진다. 따라서, 중간 전압 VM은, 거의(VCC+ VSS)/2의 전압 레벨로 유지된다.

시각 t1에 있어서, 로우 어드레스 스트로브 신호/RAS가 활성상태로 되면, 프리차지 지시 신호 ΦP가 L 레벨, 신호 /ΦP가 H 레벨로 변화하여, MOS 트랜지스터(650b, 650e)가 비도통 상태로 된다(시각 t2). 이 상태에 있어서, 신호 /ΦSD가 H레벨, 신호Φ SD는 L 레벨로 되고, MOS 트랜지스터(650a, 650d)는 모두 비도통 상태이다. 따라서, MOS 트랜지스터(650c, 650f)는, 전원 노드 VCC 및 접지 노드 VSS로부터 분리되기 때문에, 이 중간 전압 VM의 발생 동작(전류 공급 동작), 즉 클램프 동작은 정지된다. 따라서 이 상태에 있어서는, 용량 소자 C1 및 C2의 접속 노드는 전기적으로 플로팅 상태로 된다.

시각 t3에 있어서, 워드선이 선택되고, 선택 워드선 WL의 전위가 상승하며, 비트선 BL의 전위가 △V만큼 상승한다.

이 시각 t4에 있어서 센스 앰프 활성화 신호 ΦS 및 /ΦS가 활성화되어, MOS 트랜지스터 QP2 및 QN2이 도통 상태로 되어, 비트선 BL의 기생 용량 Cba에 저장된 전하가, 용량성소자 C2 및 C1을 통해 비트선 /BL의 기생 용량 Cbb로 전달된다. 이 때, 용량 소자 C1 및 C2의 접속 노드는 플로팅 상태로 되어 있기 때문에, 이 전하 전송 동작에 아무런 영향을 미치지 않고 확실히, 센스 앰프 접지선 SGL로부터 센스 앰프 전원선 SPL로 전하가 전송된다.

시각 t5에 있어서 비트선 BL 및 /BL의 전하 전송이 완료하면, 시각 t6에 있어서 지연 센스 앰프 활성화 신호 ΦSD 및 /ΦSD가 활성 상태로 된다. 이 지연 센스 앰프 활성화 신호 ΦSD 및 /ΦSD의 활성화는, 센스 앰프 전원선 SPL 및 센스 앰프 접지선 SGL에서의 기생 용량 Cpra 및 Cprb에 의한 전하 흡수를 보상하기 위해 행해지고, 이 신호 ΦSD 및 /ΦSD는, 센스 동작 완료 지시 신호로서 볼 수 있다. 이 지연 센스 앰프 활성화 신호ΦSD 및 /ΦSD의 활성화에 따라, MOS 트랜지스터 QP3 및 QN3가 도통하여, 센스 앰프 활성화 신호선 SALa 및 SALb가 각각 전원 전압 VCC 및 접지 전압 VSS에 구동되어, 비트선 BL 및 /BL이, 각각 전원 전압 VCC 및 접지 전압 VSS 레벨로 구동된다. 한편, 이 지연 센스 앰프 활성화 신호 /ΦSD 및 ΦSD의 활성화에 따라, MOS 트랜지스터(650a, 650d)가 도통하여, MOS 트랜지스터(650c, 650f)가 전원 노드 VCC 및 접지 노드 VSS에 각각 전기적으로 접속된다. 따라서 이 상태로부터 다시, 제어 전압 VH 및 VL에 따라, MOS 트랜지스터(650c, 650f)의 푸시풀 동작이 시작되어, 중간 전압 VM이 소정 전압 레벨로 유지된다.

이어서, 메모리 셀 데이타의 기록 또는 판독이 행해지면, 메모리 셀 선택 동작이 완료하고, 워드선 WL의 전위가 저하하여, 센스 앰프 활성화 신호 ΦS 및 /ΦS가 비활성 상태로 되고, 또 지연센스 앰프 활성화 신호 ΦSD 및 /ΦSD도 비활성 상태로 된다. 이에 따라, MOS 트랜지스터(650a, 650d)가 비도통 상태로 된다. 이어서, 프리차지 지시 신호 /ΦP 및 ΦP가 활성상태로 되어, MOS 트랜지스터(650b, 650e)가 도통하고, MOS 트랜지스터(650c, 650f)의 소스팔로워 동작이 활성 상태로 되며, 중간 전압 VM이 소정 전압 레벨로 유지된다. 따라서, 이 중간 전위 VM은, 메모리 셀 선택 동작 개시로부터 센스 동작 완료까지의 사이의 시간 t2 내지 t6의 사이에, 그 중간 전압 VM의 발생(클램프 동작)이 금지되어, 용량 소자 C1 및 C2의 접속 노드가 전기적으로 플로팅 상태로 된다. 용량 소자 C1 및 C2의 접속 노드가 전기적으로 플로팅 상태로 되는 기간(시간 t2 내지 t6 동안)은, 20∼30 ns의 짧은 기간이고, 용량 소자 C1 및 C2에 있어서, 절연 불량에 의하여 리크 전류가 흘러, 10^-6A 크기의 전류가 흐르더라도, 이 용량 소자 C1 및 C2의 접속 노드의 전압 변화는 지극히 작다.

예를 들면, 용량 소자 C1 및 C2의 각각의 용량값을 1000 pF, 리크 전류 IG를 1μA, 용량 소자 C1 및 C2의 전극간 전압의 변화량을 △Va= 1.65 V로 하면, 이 전압 변화량 △Va= 1.65V를 생기게 하기위해 필요한 시간 △t는 다음식으로 주어진다.

△t= C1(또는 C2) ·△Va/IG=1000·10^-12·1. 65/1·10^-6= 1. 65 ms

따라서, 이 △t는, 시각 t2 내지 t6 사이의 시간 20∼30 ns보다도 충분히 길고, 이 센스 앰프 접지선 SGL에서 센스 앰프 전원선 SPL로의 전하 전송 동작시에서의 용량 소자 C1 또는 C2에서의 리크 전류 IG의 영향은 무시할 수 있다(용량성 소자 C1 및 C2의 전극간 전압은 거의 변화하지 않는다).

또한 이 용량 소자 C1 및 C2에 절연 불량이 생기지 않은 경우에 있어서도, 기판상의 리크 전류 등의 영향에 의해, 접속 노드의 전위가 변화하는 경우에 있어서도, 이 중간 전압 인가 회로를 마련하여, 용량 소자 C1 및 C2의 접속 노드를 중간 전압 VM 레벨로 유지할 수 있어, 안정하게 필요한 특성으로 전하 전송 동작을 할 수 있다.

[중간 전압 발생부의 변형예 1]

도 62는, 도 61에 도시된 중간 전압 발생부의 변형예의 구성을 도시한 도면이다. 도 62에 도시된 중간 전압 발생부의 구성에 있어서는, 제어 전압 VH를 게이트에서 받는 n채널 MOS 트랜지스터(650c)와 출력 노드(650x) 사이에, 각각이 신호 /ΦSD 및 /ΦP을 받는 p 채널 MOS 트랜지스터(650a, 650b)가 마련된다. 또한, 제어 전압 VL을 게이트에서 받는 p 채널 MOS 트랜지스터(650f)와 출력 노드(650x) 사이에, 각각이 제어 신호 ΦSD 및 ΦP를 게이트에서 받는 n채널 MOS 트랜지스터(650d, 650e)가 마련된다. 출력 노드(650x)는, 도 61에 도시된 용량 소자 C1 및 C2의 접속 노드에 접속된다.

이 도 62에 도시된 구성에 있어서도, 출력 노드(650x)는, MOS 트랜지스터(650a, 650b, 650d, 650e)에 의해 확실히 전기적으로 플로팅 상태로 된다. 따라서, 이 도 61에 도시된 용량 소자 C1 및 C2의 전하 전송시에 있어서, 이들 접속 노드에 대하여, 확실히 MOS 트랜지스터(650c, 650f)의 접합 용량이 영향을 받는 것을 방지할 수 있다. 또, 이 MOS 트랜지스터(650a, 650b, 650d, 650e)는 도통시, MOS 트랜지스터(650c, 650f)의 클램프 동작에 대하여 악영향을 미치게 하지 않도록, 그 채널 저항은 충분히 작게 되며, 또한 그 전류 공급력은, 충분히 크게 된다.

[중간 전압 발생부의 변형예 2]

도 63은, 도 61에 도시된 중간 전압 발생부의 제 2 의 변형예의 구성을 도시한 도면이다. 도 63에 도시된 구성에 있어서는, 제어 전압 VH를 게이트에서 받는 n채널 MOS 트랜지스터(650c)와 제어 전압 VL을 게이트에서 받는 p채널 MOS 트랜지스터(650f)가, 전원 노드 VCC와 접지 노드 VSS 사이에 직렬로 접속된다. 따라서 이 도 63에 도시된 중간 전압 발생부의 구성은, 도 57에 도시된 중간 전압 인가 회로(500)의 구성과 실질적으로 동일하다.

도 63에 도시된 중간 전압 인가 회로는, 또한, 내부 노드(650z)와 출력 노드(650y) 사이에, MOS 트랜지스터(650a, 650b, 650d, 650e)가 병렬로 접속된다. MOS 트랜지스터(650a, 650b, 650d, 650e)는, 각각의 게이트에서 제어 신호 /ΦSD, /ΦP, ΦSD 및 ΦP를 받는다. 출력 노드(650y)가, 도 61에 도시된 용량 소자 C1 및 C2의 접속 노드에 접속된다. 출력 노드(650y)와 내부 노드(650z) 사이에, 등가적으로 CMOS 트랜스미션 게이트를 배치하므로써, 이 출력 노드(650y)의 플로팅 상태시, 확실히 이 출력 노드(650y)와 내부 노드(650z)를 전기적으로 분리할 수 있다. 또한 이 CMOS 트랜스미션 게이트의 구성에 의해, 이들 MOS 트랜지스터(650a, 650b, 650d, 650e)의 도통시, 이 출력 노드(650y)와 내부 노드(650z) 사이를 저임피던스 상태로 할 수 있고, MOS 트랜지스터(650c, 650f)는, 각각 제어 전압 VH 및 VL과 중간 전압 VM 에 따라서 클램프 동작을 확실히 행할 수 있다.

또한, 이 중간 전압 인가 회로의 구성에 있어서, 지연 센스 앰프 활성화 신호 ΦSD 및 프리차지 지시 신호 ΦP중 한쪽이 활성 상태일 때, 중간 전압 VM의 발생이 금지되는(클램프 동작이 금지되는) 구성이면 임의의 회로구성을 이용할 수가 있다. 예를 들면, 도 63에 있어서, 출력 노드(650y)와 내부 노드(650z) 사이에, 1개의 CMOS 트랜스미션 게이트를 마련하고, 이 CMOS 트랜스미션 게이트의 도통/비도통을, 지연 센스 앰프 활성화 신호 ΦSD 및 프리차지 지시 신호 ΦP를 받는 OR 회로의 출력 신호에 따라 제어하도록 구성되어도 좋다.

또, 이 직렬로 접속되는 용량 소자의 접속 노드로 중간 전압을 인가하는 구성은, 본 실시예에 있어서의 단위 용량 소자가 여러개 병렬로 접속되는 용량 소자 구조가 아니고, 일반적인 용량 소자의 직렬 접속에 대해서도 적용가능하다. 직렬로 접속되는 용량 소자의 접속 노드의 플로팅 상태에 의한 노이즈 및 리크 전류에 의한 오동작을 방지할 수가 있다.

이상과 같이, 본 발명의 실시예 7에 따르면, 제 1 의 노드와 제 2 의 노드의 사이에 직렬로 접속되는 다수의 용량 소자에 대하여, 이 용량 소자의 접속 노드에 각 용량 소자의 전극간 전압이 제 1 의 노드와 제 2 의 노드의 전압차의 용량 소자의 역수배 이하가 되도록 전압을 인가하고 있기 때문에, 용량 소자의 절연불량이 생기고 있는 경우에 있어서도, 확실히 접속 노드의 전위를 일정 전위로 유지할 수 있어, 용량으로서의 신뢰성을 확보할 수 있다.

이상과 같이, 본 발명에 따르면, 면적 효율이 우수한 안정화 또는 디커플링 또는 결합 용량을 실현하는 것이 가능해진다.

즉, 청구항 1에 관한 발명에 따르면, 반도체 기판 표면에 형성되는 다수의 제 1 도전형의 제 1 의 불순물 영역에, 서로 물리적으로 분리되어 배치되는 다수의 제 1 의 도전층을 각각 전기적으로 접속하고 이들 다수의 제 1 의 도전층상에 절연막을 통해 대향하여 제 2 의 도전층을 형성하였기 때문에, DRAM의 메모리 셀 캐패시터를 여러개 병렬로 접속하는 구성과 같은 구성을 얻을 수 있어, 면적 효율이 뛰어 난 용량 소자를 실현할 수 있다.

청구항 2에 관한 발명에 따르면, 각각이 소정 형상으로 형성되고 서로 간격을 두고 배치되는 다수의 제 1 의 도전층에 대해 이들 다수의 제 1 의 도전층상에 절연막을 통해 대향하여 제 2 의 도전층을 배치하고 이들 다수의 제 1 의 도전층 하부에, 이들 다수의 제 l의 도전층에 공통으로 전기적으로 접속되는 제 3 의 도전층을 형성하였기 때문에, 이 제 1 의 도전층을 메모리 셀 캐패시터와 같은 구성으로 하므로써, 메모리 셀 캐패시터를 여러 개 서로 병렬로 접속하는 구성과 같은 용량 소자를 실현할 수가 있어, 면적 효율이 뛰어 난 용량 소자를 실현할 수 있다.

청구항 3에 관한 발명에 따르면, 서로 분리되어 배치되는 제 1 의 도전층을 소정 형상으로 형성하고, 그들 제 1 의 도전층을 공통으로 두꺼운 절연막을 통해 반도체 기판 영역상에 형성되는 제 3 의 도전층과 전기적으로 접속하고 이들 다수의 제 1 의 도전층을 절연막을 통해 제 2 의 도전층과 대향하여 배치하고 있기 때문에, 반도체 기판 영역과 제 3 의 도전층의 사이의 기생 용량을 저감할 수가 있어, 주파수특성이 우수한 용량 소자를 실현할 수 있다. 특히 이 용량 소자를 전기적으로 직렬로 접속하므로써, 전원 전압 레벨의 내압특성을 갖는 주파수 특성이 우수한 용량 소자를 실현할 수 있다.

청구항 4에 관한 발명에 따르면, 제1 및 제 2 의 노드사이에 직렬로 접속되는 다수의 용량 소자의 용량 소자간 접속 노드에, 이들 다수의 용량 소자의 각각의 전극간 전압이, 제 1 및 제 2 의 노드의 전압차의 용량 소자의 수의 역수배 이하로 되도록 이들 접속 노드에 전압을 인가하고 있기 때문에, 1 개의 용량 소자에 있어서의 절연불량에 의해, 다수의 용량 소자가 전부 절연 파괴되는 것을 방지할 수가 있어, 다수의 용량 소자의 신뢰성을 보상할 수 있다. 또한, 1개의 용량 소자에 있어서 절연불량이 생기고 있는 경우에 있어서도, 이 절연 불량을 보상하여 용량 소자를 사용할 수 있어, 수율을 개선할 수 있다.

Claims (4)

1. 한쪽 전극 노드와 다른 쪽 전극 노드를 갖는 용량 소자를 구비하는 반도체 장치에 있어서,

   상기 용량 소자는,

   상기 한쪽 전극 노드에 전기적으로 접속되는 제 1 도전형의 반도체 기판 영역 표면에 서로 간격을 두고 배치되는 다수의 제 1 도전형의 제 1 불순물 영역과,

   상기 제 1 불순물 영역에 전기적으로 접속되고 상기 반도체 기판 영역 표면상에 소정 형상으로 형성되며 또한 서로 물리적으로 분리되어 배치되는 다수의 제 1 도전층과,

   상기 다수의 제 1 도전층과 절연막을 통해 대향하여 배치되고 상기 다른쪽 전극 노드에 전기적으로 접속되는 제 2 도전층을 포함하는 반도체 장치.
2. 한쪽 전극 노드와 다른쪽 전극 노드를 갖는 용량 소자를 구비하는 반도체 장치에 있어서,

   상기 용량 소자는,

   반도체 기판 영역 표면상에 각각이 소정 형상으로 형성되고 또한 서로 간격을 두고 물리적으로 분리되어 배치되는 다수의 제 1 도전층과,

   상기 다수의 제 1 도전층상에 절연막을 통해 상기 제 1 도전층과 대향하여 배치되며 상기 한쪽 전극 노드에 전기적으로 접속되는 제 2 도전층과,

   상기 다수의 제 1 도전층과 상기 반도체 기판 영역 사이에 형성되고 상기 다수의 제 1 도전층에 공통으로 전기적으로 접속되며 상기 다른쪽 전극 노드에 전기적으로 접속되는 제 3 도전층을 포함하는 반도체 장치.
3. 반도체 기판 영역 표면상에 소정 형상으로 형성되며, 서로 물리적으로 분리되어 배치되는 다수의 제 1 도전층과,

   상기 제 1 도전층과 절연막을 통해 대향하여 배치되는 제 2 도전층과,

   상기 제 1 도전층 하부에 상기 다수의 제 1 도전층에 공통으로 형성되고 상기 다수의 제 1 도전층에 공통으로 전기적으로 접속되는 제 3 도전층과,

   상기 제 3 도전층과 상기 반도체 기판 영역 사이에 상기 제 3 도전층과 대향하여 형성되는 두꺼운 절연막을 포함하는 반도체 장치.
4. 제 1 노드와 제 2 노드 사이에 직렬로 접속되는 다수의 용량 소자와,

   상기 다수의 용량 소자의 용량 소자간의 접속 노드에, 각 상기 용량 소자의 전극간 전압이 상기 제 1 및 제 2 노드의 전압차의 상기 다수의 용량 소자의 역수배 이하로 되도록, 상기 제 1 및 제 2 노드의 전압간의 중간 전압을 인가하는 수단을 포함하는 반도체 장치.

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