JPS62158346A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62158346A JPS62158346A JP61000397A JP39786A JPS62158346A JP S62158346 A JPS62158346 A JP S62158346A JP 61000397 A JP61000397 A JP 61000397A JP 39786 A JP39786 A JP 39786A JP S62158346 A JPS62158346 A JP S62158346A
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- JP
- Japan
- Prior art keywords
- reference potential
- substrate
- circuit
- generation circuit
- semiconductor integrated
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体集積回路装置に係り、特に基準電位発生
回路の改良に関する。
回路の改良に関する。
近年、半導体集積回路においては、素子の微細化により
高集積化が進んでいる。これに伴い、チップ動作時の過
渡電流は増加する傾向にある。特に半導体メモリに関し
ては、そのパッケージ寸法等の制約からチップサイズは
従来よりますます縦長になりつつある。このためチップ
内部の電源配線の幅は細く、且つ配線長は長くなり、チ
ップ内部のインピーダンス成分が増加する傾向にある。
高集積化が進んでいる。これに伴い、チップ動作時の過
渡電流は増加する傾向にある。特に半導体メモリに関し
ては、そのパッケージ寸法等の制約からチップサイズは
従来よりますます縦長になりつつある。このためチップ
内部の電源配線の幅は細く、且つ配線長は長くなり、チ
ップ内部のインピーダンス成分が増加する傾向にある。
この様な素子の微細化とチップ動作時の過渡電流の増加
、およびチップ内部のインピーダンス成分の増加は、セ
ンスアンプを含む各種機能回路の動作に大きな影響を与
えている。
、およびチップ内部のインピーダンス成分の増加は、セ
ンスアンプを含む各種機能回路の動作に大きな影響を与
えている。
ここで半導体メモリとして、１ＭビットＭＯＳダイナミ
ックＲＡＭ （ｄＲＡＭ）を例にとって、その問題点を
具体的に説明する。いま、１本のビット線に冗長なセル
を除いてメモリセルが１２８個接続され、チップは分割
動作（バーー／セル・アクティブ）方式を採用している
と仮定する。分割動作方式とは、ピーク電流とアクセス
時（読出し時および書込み時）の消費電力低減のために
チップのメモリアレイ領域を複数領域に分割し、アクセ
ス時に選択されたメモリアレイ領域のみを動作させる方
式である。例えば４アレイ構成のチップでは、そのうち
２アレイのみが選択的に動作状態になるという制御が行
なわれる。１本のビット線にメモリセルが１２８個接続
され、４アレイ構成で２７レイずつ動作させる分割動作
方式を採用している１Ｍビットｄ ＲＡ Ｍの場合、ビ
ット線の本数は冗長なビット線を除いて８１９２本ある
が、このうち４０９６本は分割動作方式のために全く動
作せず、動作するビット線４０９６本のうち半数の２０
４８本がプリチャージ時或いはアクティブ時に充放電さ
れる。これは現在のビット線構成が２本１組でビット線
対をなし、プリチャージ時に双方のビット線が予めドレ
イン電源電圧（Ｖｃｃ）に充電され、アクティブ時にビ
ット線に接続されているセンスアンプが動作すると、２
本のビット線の内１本が放電されてそのレベルがＶｃｃ
からソース電源電圧（Ｖｓｓ）になるからである。
ックＲＡＭ （ｄＲＡＭ）を例にとって、その問題点を
具体的に説明する。いま、１本のビット線に冗長なセル
を除いてメモリセルが１２８個接続され、チップは分割
動作（バーー／セル・アクティブ）方式を採用している
と仮定する。分割動作方式とは、ピーク電流とアクセス
時（読出し時および書込み時）の消費電力低減のために
チップのメモリアレイ領域を複数領域に分割し、アクセ
ス時に選択されたメモリアレイ領域のみを動作させる方
式である。例えば４アレイ構成のチップでは、そのうち
２アレイのみが選択的に動作状態になるという制御が行
なわれる。１本のビット線にメモリセルが１２８個接続
され、４アレイ構成で２７レイずつ動作させる分割動作
方式を採用している１Ｍビットｄ ＲＡ Ｍの場合、ビ
ット線の本数は冗長なビット線を除いて８１９２本ある
が、このうち４０９６本は分割動作方式のために全く動
作せず、動作するビット線４０９６本のうち半数の２０
４８本がプリチャージ時或いはアクティブ時に充放電さ
れる。これは現在のビット線構成が２本１組でビット線
対をなし、プリチャージ時に双方のビット線が予めドレ
イン電源電圧（Ｖｃｃ）に充電され、アクティブ時にビ
ット線に接続されているセンスアンプが動作すると、２
本のビット線の内１本が放電されてそのレベルがＶｃｃ
からソース電源電圧（Ｖｓｓ）になるからである。
ところで半導体基板は、電源配線（Ｖｃ ｃ線。
Ｖｓｓ線）やビット線の拡散層との容量や、その他の配
線との容量をもち、全体で約２２００ｐＦになる。その
内訳は、ビット線との間の容量が１２００ｐＦ、Ｖｃｃ
線との間の容量およびＶｓｓ線との間の容量がほぼ等し
く５００ｐＦずつある。チップ動作時に前述のように全
体のビット＄１１８１９２本の内その１／４にあたる２
０９６本が充放電されると、この充放電されるビット線
と基板とのブートストラップ比ｒ、は、ｒｅ ＝３００
１）Ｆ／２２００＋）Ｆ岬０．１４ である。通常、Ｖｃｃ＝５Ｖのとき、半導体基板は基板
バイアス発生回路により約−３Ｖにバイアスされている
が、２０９６本のビット線がＶｓｓからＶｃｃへ、そし
てＶｃｃからＶｓｓへと充放電する際に基板バイアスＶ
ｓｕｂは、 ±ΔＶ ５ｕｂ−±（Ｖｃｃ−Ｖｓｓ）Ｘｒｅ＝±５Ｖ
ｘ０．１４ ＝±０．７Ｖ なる変動を示す。
線との容量をもち、全体で約２２００ｐＦになる。その
内訳は、ビット線との間の容量が１２００ｐＦ、Ｖｃｃ
線との間の容量およびＶｓｓ線との間の容量がほぼ等し
く５００ｐＦずつある。チップ動作時に前述のように全
体のビット＄１１８１９２本の内その１／４にあたる２
０９６本が充放電されると、この充放電されるビット線
と基板とのブートストラップ比ｒ、は、ｒｅ ＝３００
１）Ｆ／２２００＋）Ｆ岬０．１４ である。通常、Ｖｃｃ＝５Ｖのとき、半導体基板は基板
バイアス発生回路により約−３Ｖにバイアスされている
が、２０９６本のビット線がＶｓｓからＶｃｃへ、そし
てＶｃｃからＶｓｓへと充放電する際に基板バイアスＶ
ｓｕｂは、 ±ΔＶ ５ｕｂ−±（Ｖｃｃ−Ｖｓｓ）Ｘｒｅ＝±５Ｖ
ｘ０．１４ ＝±０．７Ｖ なる変動を示す。
一方、アドレスバッファやデータインバッファのセンス
アンプに入力する基準信号ＶＲＥ Ｆは、基準電位発生
回路で作られる。この基準電位発生回路は、通常多結晶
シリコン膜による抵抗体を用いた抵抗分割回路で構成さ
れ、また各アドレスバッファに入力するまでに長いＶＲ
Ｅ Ｆ配線があり、半導体基板との間で大きい容量結合
がある。この様子を第６図に等価回路で示す。図の６１
が基準電位発生回路であり、多結晶シリコン膜による抵
抗体Ｒ６０１、Ｒ６０２、・Ｒ６０７によりＶｃｃとＶ
ｓｓ間を分圧して基準電位ＶＲＥＦを得るものである。
アンプに入力する基準信号ＶＲＥ Ｆは、基準電位発生
回路で作られる。この基準電位発生回路は、通常多結晶
シリコン膜による抵抗体を用いた抵抗分割回路で構成さ
れ、また各アドレスバッファに入力するまでに長いＶＲ
Ｅ Ｆ配線があり、半導体基板との間で大きい容量結合
がある。この様子を第６図に等価回路で示す。図の６１
が基準電位発生回路であり、多結晶シリコン膜による抵
抗体Ｒ６０１、Ｒ６０２、・Ｒ６０７によりＶｃｃとＶ
ｓｓ間を分圧して基準電位ＶＲＥＦを得るものである。
６２はこの基準電位ＶＲＥＦの配線（ＶＲＥ Ｐ配線）
の等価回路であり、これがアドレスバッファ６３に入力
されるようになっている。
の等価回路であり、これがアドレスバッファ６３に入力
されるようになっている。
この基準電位発生回路６１に附随する全容量は４．８ｐ
Ｆあり、Ｖｃｃとの容量Ｃ６０８、Ｃ６１１およびＶｓ
ｓとの容量Ｃ６０７、Ｃ６１０はそれぞれＩｐＦずつあ
り、残りの２．８ｐＦは半導体基板との容量である。こ
の半導体基板との容量の内、基準電位発生回路６１の抵
抗体Ｒ６０１〜Ｒ６０７と半導体基板との間の容！（Ｃ
ｆ３０１〜Ｃ６０（３，）が１．８ｐＦであり、ＶＲＥ
Ｆ配線６２と半導体基板との間の容量（Ｃ６０９、Ｃ６
１２）は０．６ρＦであり、アドレスバッファ６３や図
示しないデータインバッファ等のＶＲＥ Ｆ入力ＭＯＳ
トランジスタ（Ｑｌ、０２等）やＭｏＳキャパシタ（Ｃ
Ｇ１３等）の拡散層と半導体基板との接合容量が残りの
０．４ｏＦである。従って基板バイアスＶｓｕｂが、Δ
ｖ ５ｕｂ−±０．７ｖ変動する時に基準電位ＶＲＥＦ
は、 ΔＶＲＥＦ ＝±（２，８／４．８）Ｘｏ、７Ｖ＝±０
．１４Ｖ 変動する。
Ｆあり、Ｖｃｃとの容量Ｃ６０８、Ｃ６１１およびＶｓ
ｓとの容量Ｃ６０７、Ｃ６１０はそれぞれＩｐＦずつあ
り、残りの２．８ｐＦは半導体基板との容量である。こ
の半導体基板との容量の内、基準電位発生回路６１の抵
抗体Ｒ６０１〜Ｒ６０７と半導体基板との間の容！（Ｃ
ｆ３０１〜Ｃ６０（３，）が１．８ｐＦであり、ＶＲＥ
Ｆ配線６２と半導体基板との間の容量（Ｃ６０９、Ｃ６
１２）は０．６ρＦであり、アドレスバッファ６３や図
示しないデータインバッファ等のＶＲＥ Ｆ入力ＭＯＳ
トランジスタ（Ｑｌ、０２等）やＭｏＳキャパシタ（Ｃ
Ｇ１３等）の拡散層と半導体基板との接合容量が残りの
０．４ｏＦである。従って基板バイアスＶｓｕｂが、Δ
ｖ ５ｕｂ−±０．７ｖ変動する時に基準電位ＶＲＥＦ
は、 ΔＶＲＥＦ ＝±（２，８／４．８）Ｘｏ、７Ｖ＝±０
．１４Ｖ 変動する。
第７図はこのＶＲＥＦの変動の様子を示す。
ＶＲＥＦはｖ ｓｕｂとの容量結合により、ｖｓｕｂが
アクティブ時のビット線放電の際に一３Ｖから−３，７
Ｖに低下すると、１．１９Ｖまで低下し、反対にアクテ
ィブ時のピット線充電の際に−３，７Ｖから一３Ｖ＊ｒ
上昇すると、２．０１Ｖまで上昇する。Ｖｓｕｂは一３
Ｖから−３，７Ｖまで低下しても、少数キャリアが基板
に注入されない限り、再び一３■へ復帰しないが、ＶＲ
ＥＦは０８時定数により１．１９Ｖから１．６Ｖへ、ま
た２、ＯＩＶから１．６Ｖへと元の電位に戻る。
アクティブ時のビット線放電の際に一３Ｖから−３，７
Ｖに低下すると、１．１９Ｖまで低下し、反対にアクテ
ィブ時のピット線充電の際に−３，７Ｖから一３Ｖ＊ｒ
上昇すると、２．０１Ｖまで上昇する。Ｖｓｕｂは一３
Ｖから−３，７Ｖまで低下しても、少数キャリアが基板
に注入されない限り、再び一３■へ復帰しないが、ＶＲ
ＥＦは０８時定数により１．１９Ｖから１．６Ｖへ、ま
た２、ＯＩＶから１．６Ｖへと元の電位に戻る。
このように基準電位ＶＲＥ Ｆのレベルが、チップの動
作に伴い、Ｖ ｓｕｂと容量結合して振動すると、アド
レスバッファが誤動作する問題が生じる。例えば、Ｖｃ
ｃの値により異なるが、ＲＡＳが立ち下がってから３０
〜４０ｎｓ経過するとピット線のセンスアンプが動作し
、前述したように基板との容量結合によりＶＲＥ Ｆの
電位レベルが低下する。このため、ＶＲＥＦが低下した
時にカラムアドレスバッファが作動すると、カラムアド
レスバッファの論理“０°゛の判定にマージンがなくな
り、誤動作する。即ち外部からのアドレス入力ＡＩＮの
論理”Ｏ” はＶｙ ｐｉ −−Ｉ Ｖ−０，８Ｖと仕
様で定められており、ＶＲＥＦがセンスアンプのバラツ
キも含めて０．８Ｖ以下になると誤動作するのである。
作に伴い、Ｖ ｓｕｂと容量結合して振動すると、アド
レスバッファが誤動作する問題が生じる。例えば、Ｖｃ
ｃの値により異なるが、ＲＡＳが立ち下がってから３０
〜４０ｎｓ経過するとピット線のセンスアンプが動作し
、前述したように基板との容量結合によりＶＲＥ Ｆの
電位レベルが低下する。このため、ＶＲＥＦが低下した
時にカラムアドレスバッファが作動すると、カラムアド
レスバッファの論理“０°゛の判定にマージンがなくな
り、誤動作する。即ち外部からのアドレス入力ＡＩＮの
論理”Ｏ” はＶｙ ｐｉ −−Ｉ Ｖ−０，８Ｖと仕
様で定められており、ＶＲＥＦがセンスアンプのバラツ
キも含めて０．８Ｖ以下になると誤動作するのである。
またこれもＶｃｃによって異なるが、ＲＡＳが立上がっ
てから約４０ｎｓ経過するとビット線の充電が始まり、
これによりＶＲＥ ｐｐの電位レベルが上昇する。この
ため、ＶＲＥ Ｆの上昇中に次のアクディプサイクルが
始まり、ＲＡＳが立ち下がってロウアドレスバッファが
作動すると、ロウアドレスバッファの論理“１″の判定
にマージンがなくなり、誤動作する。これは、アドレス
入力ＡＩＮは仕様でＶＩＨ−２，４Ｖ〜６．５■と決め
られており、ＶＲＥＦがセンスアンプのバラツキも含め
て２．４■以上になると誤動作するのである。
てから約４０ｎｓ経過するとビット線の充電が始まり、
これによりＶＲＥ ｐｐの電位レベルが上昇する。この
ため、ＶＲＥ Ｆの上昇中に次のアクディプサイクルが
始まり、ＲＡＳが立ち下がってロウアドレスバッファが
作動すると、ロウアドレスバッファの論理“１″の判定
にマージンがなくなり、誤動作する。これは、アドレス
入力ＡＩＮは仕様でＶＩＨ−２，４Ｖ〜６．５■と決め
られており、ＶＲＥＦがセンスアンプのバラツキも含め
て２．４■以上になると誤動作するのである。
本発明は上記した点に鑑みなされたもので、基準電位発
生回路と基板との容量結合を小さくすることにより、基
板電位ＶＳｕｂが振動した際に基準電位ＶＲＥＦに与え
る影響を緩和して安定した基準電位ＶＲＥ Ｆを実現で
き、これにより回路動作のマージンを上げることを可能
とした半導体集積回路装置を提供することを目的とする
。
生回路と基板との容量結合を小さくすることにより、基
板電位ＶＳｕｂが振動した際に基準電位ＶＲＥＦに与え
る影響を緩和して安定した基準電位ＶＲＥ Ｆを実現で
き、これにより回路動作のマージンを上げることを可能
とした半導体集積回路装置を提供することを目的とする
。
本発明にかかる集積回路装置は、所望の機能回路と抵抗
分割を利用した基準電位発生回路を有し、基準電位発生
回路の出力する基準電位が基板電位の変動の影響で変動
するのを防止するために、基準電位発生回路を構成する
抵抗体と半導体基板との間にシールド電極板を設けたこ
とを特徴とする。
分割を利用した基準電位発生回路を有し、基準電位発生
回路の出力する基準電位が基板電位の変動の影響で変動
するのを防止するために、基準電位発生回路を構成する
抵抗体と半導体基板との間にシールド電極板を設けたこ
とを特徴とする。
本発明によれば、基準電位発生回路と半導体基板間の容
量結合が小さくなり、基板電位Ｖ ｓｕｂの振動が基準
電位ＶＲＥＦに与える影響を緩和することができる。従
って基準電位が入力される回路の動作マージンを上げる
ことができる。特に高集積化ｄＲＡＭに適用して、アド
レスバッファやデータインバッファの回路動作マージン
を大きく上げることができた。
量結合が小さくなり、基板電位Ｖ ｓｕｂの振動が基準
電位ＶＲＥＦに与える影響を緩和することができる。従
って基準電位が入力される回路の動作マージンを上げる
ことができる。特に高集積化ｄＲＡＭに適用して、アド
レスバッファやデータインバッファの回路動作マージン
を大きく上げることができた。
以下本発明の詳細な説明する。
第１図は一実施例のｄＲＡＭにおける基準電位発生回路
部分の等価回路を示す。図において、１１が抵抗分割を
利用した基準電位発生回路であり、１２はこの基準電位
発生回路１１の出力である基準電位ＶＲＥＦを他の回路
に導くための配線、即ちＶＲＥＦ配線を等価的に示して
いる。基準電位ＶＲＥＦは、アドレスバッファ１３やデ
ータインバッファ１４に入力される。その他基準電位Ｖ
ＲＥＦが入力される回路例として、図では降圧回路１５
、基板バイアス発生回路１６、ｄＲＡＭのセルプレート
１７を示している。
部分の等価回路を示す。図において、１１が抵抗分割を
利用した基準電位発生回路であり、１２はこの基準電位
発生回路１１の出力である基準電位ＶＲＥＦを他の回路
に導くための配線、即ちＶＲＥＦ配線を等価的に示して
いる。基準電位ＶＲＥＦは、アドレスバッファ１３やデ
ータインバッファ１４に入力される。その他基準電位Ｖ
ＲＥＦが入力される回路例として、図では降圧回路１５
、基板バイアス発生回路１６、ｄＲＡＭのセルプレート
１７を示している。
基準電位発生回路１１は、抵抗体ＲＩＯＩ。
Ｒ１０２，・・・Ｒ１０１により構成されている。この
抵抗体は後に具体例を示すように、多結晶シリコン膜に
より形成され、一端がＶｃｃに、他端がＶｓｓに接続さ
れている。そしてこの抵抗体と基板電位Ｖ ｓｕｂの容
量結合を小さくするために、この抵抗体と基板との間に
、Ｖｃｃに接続されたシールドＮ極板１８ （１８ｚ
、１８２．１８３ ）およびＶｓｓに接続されたシール
ド電極板１つ（１９１，１９２，１９３＞が設けられて
いる。
抵抗体は後に具体例を示すように、多結晶シリコン膜に
より形成され、一端がＶｃｃに、他端がＶｓｓに接続さ
れている。そしてこの抵抗体と基板電位Ｖ ｓｕｂの容
量結合を小さくするために、この抵抗体と基板との間に
、Ｖｃｃに接続されたシールドＮ極板１８ （１８ｚ
、１８２．１８３ ）およびＶｓｓに接続されたシール
ド電極板１つ（１９１，１９２，１９３＞が設けられて
いる。
図では、これらシールド電極板１８．１９を単に等価的
にノードとして示し、これらのシールド電極板１８．１
９と抵抗体との間に容量Ｃｌ０１〜０１０６が、基板と
の間に容Ｉ Ｃ１０７〜Ｃ１１２が介在される様子を示
している。この実施例では、ＶＲＥＦ配線１２と基板と
の間にも同様に、Ｖｃｃに接続されたシールド電極板１
８４およびＶｓｓに接続されたシールド電極板１９４が
設けられている。
にノードとして示し、これらのシールド電極板１８．１
９と抵抗体との間に容量Ｃｌ０１〜０１０６が、基板と
の間に容Ｉ Ｃ１０７〜Ｃ１１２が介在される様子を示
している。この実施例では、ＶＲＥＦ配線１２と基板と
の間にも同様に、Ｖｃｃに接続されたシールド電極板１
８４およびＶｓｓに接続されたシールド電極板１９４が
設けられている。
第２図は具体的な基準電位発生回路とＶＲＥＦ配線部分
のパターン例であり、第３図（ａ）。
のパターン例であり、第３図（ａ）。
（ｂ）はそのＡ−Ａ’ 、Ｂ−８’断面図である。
シリコン基板２１にＣＶ ’Ｄによる第１層間絶縁膜が
堆積され、この上に第１層多結晶シリコン膜の堆積、パ
ターニングにより、Ｖｃｃに接続されるシールド電極板
２２１〜２２３およびＶｓｓに接続されるシールド電極
板２３１〜２３ヨが形成されている。Ｖｃｃに接続され
るシールド電極板２２１〜２２３とＶｓｓに接続される
シールド電極板２３１〜２３３とは面積が等しく、基板
との間の容量が等しく設定されている。この第２図。
堆積され、この上に第１層多結晶シリコン膜の堆積、パ
ターニングにより、Ｖｃｃに接続されるシールド電極板
２２１〜２２３およびＶｓｓに接続されるシールド電極
板２３１〜２３ヨが形成されている。Ｖｃｃに接続され
るシールド電極板２２１〜２２３とＶｓｓに接続される
シールド電極板２３１〜２３３とは面積が等しく、基板
との間の容量が等しく設定されている。この第２図。
第３図のシールド電極板と第１図のそれとの対応関係を
説明すれば、シールド電極板２２１゜２２２がシールド
電極板１８１〜１８ヨに対応し、同じくシールド電極板
２３ｒ 、２３２がシールド電極板１９１〜１９３に対
応し、またＶＲＥＦ配線部ではシールド電極板２２３が
シールド電極板１８今に、シールド電極板２３３がシー
ルド電極板１９４にそれぞれ対応する。こうしてシール
ド電極板が形成された基板上に、ＣＶＤによる第２層間
絶縁膜を介して第２層多結晶シリコン膜が堆積され、こ
れがパターニングされて抵抗体２５が形成されている。
説明すれば、シールド電極板２２１゜２２２がシールド
電極板１８１〜１８ヨに対応し、同じくシールド電極板
２３ｒ 、２３２がシールド電極板１９１〜１９３に対
応し、またＶＲＥＦ配線部ではシールド電極板２２３が
シールド電極板１８今に、シールド電極板２３３がシー
ルド電極板１９４にそれぞれ対応する。こうしてシール
ド電極板が形成された基板上に、ＣＶＤによる第２層間
絶縁膜を介して第２層多結晶シリコン膜が堆積され、こ
れがパターニングされて抵抗体２５が形成されている。
この抵抗体２５が第１図の抵抗体Ｒ１０１〜Ｒ１０７に
対応する。更にこの上にＣＶＤによる第３層間絶縁膜が
堆積され、これにコンタクト孔が開けられて第１層へλ
によるドレイン電源線（Ｖｃ ｃ線）２６ｔ、ソース電
源線（Ｖｓ ｓ線）２６２ 、ＲＲＥＦ配置ｉ装６＋お
よび２６３が形成されている。Ｖｃｃｌｆ１２６ｔは、
コンタクト孔２８工、２８２を介してシールド電極ｔｆ
ｆｆｉ２２１，２２２に接続され、コンタクト孔２８５
を介して抵抗体２５の一端に接続されている。同様にＶ
ｓｓ線２６２は、コンタクト孔２８３．２８４を介して
シールド電極板２３１゜２３２に接続され、コンタク］
・孔２８４を介して抵抗体２５の他端に接続されている
。ＶＲＥ Ｆ配線２６４は一端が抵抗体２５の所望の分
割点に接続されている。更にこれら第１層ＡＮ配線の上
に第４層間絶縁膜が堆積され、これにコンタクト孔２９
１．２９２が形成されて、第２層へ℃により、Ｖｓｓ線
２６２をジャンプしてＶＲＥＦ配線２６４と２６３をつ
なぐ配Ｉ！２７が形成されている。
対応する。更にこの上にＣＶＤによる第３層間絶縁膜が
堆積され、これにコンタクト孔が開けられて第１層へλ
によるドレイン電源線（Ｖｃ ｃ線）２６ｔ、ソース電
源線（Ｖｓ ｓ線）２６２ 、ＲＲＥＦ配置ｉ装６＋お
よび２６３が形成されている。Ｖｃｃｌｆ１２６ｔは、
コンタクト孔２８工、２８２を介してシールド電極ｔｆ
ｆｆｉ２２１，２２２に接続され、コンタクト孔２８５
を介して抵抗体２５の一端に接続されている。同様にＶ
ｓｓ線２６２は、コンタクト孔２８３．２８４を介して
シールド電極板２３１゜２３２に接続され、コンタク］
・孔２８４を介して抵抗体２５の他端に接続されている
。ＶＲＥ Ｆ配線２６４は一端が抵抗体２５の所望の分
割点に接続されている。更にこれら第１層ＡＮ配線の上
に第４層間絶縁膜が堆積され、これにコンタクト孔２９
１．２９２が形成されて、第２層へ℃により、Ｖｓｓ線
２６２をジャンプしてＶＲＥＦ配線２６４と２６３をつ
なぐ配Ｉ！２７が形成されている。
この実施例による効果を具体的な数値例をもって以下に
説明する。
説明する。
第４図は、ＲＡＳが立ち下がってからの時間経過と基準
電位ＶＲＥＦのレベル変化の様子を従来例と共に示した
ものである。基準電位発生回路が基板からシールドされ
ていない従来例では、実櫟で示すようにＶＲＥＦは１．
６Ｖから１．１９Ｖまで低下する。これに対して基準電
位発生回路の抵抗体と基板との間にシールド電極板を設
けた場合には、破線で示すようにＶＲＥＦは１．４５Ｖ
までしか低下しない。これは、シールド電極板を設けな
い場合の抵抗体と基板間の容ｆ１２．８ｐＦが、シール
ド電極板を設けることにより１．０ｐＦに低減され、基
板電位Ｖ ｓｕｂが０．７Ｖ変動した時のＶＲＥ Ｆの
変動が、 ΔＶＲＥＦ＝＋ （１，０／４．８）Ｘｏ、７Ｖ±０．
１５Ｖ となるからである。
電位ＶＲＥＦのレベル変化の様子を従来例と共に示した
ものである。基準電位発生回路が基板からシールドされ
ていない従来例では、実櫟で示すようにＶＲＥＦは１．
６Ｖから１．１９Ｖまで低下する。これに対して基準電
位発生回路の抵抗体と基板との間にシールド電極板を設
けた場合には、破線で示すようにＶＲＥＦは１．４５Ｖ
までしか低下しない。これは、シールド電極板を設けな
い場合の抵抗体と基板間の容ｆ１２．８ｐＦが、シール
ド電極板を設けることにより１．０ｐＦに低減され、基
板電位Ｖ ｓｕｂが０．７Ｖ変動した時のＶＲＥ Ｆの
変動が、 ΔＶＲＥＦ＝＋ （１，０／４．８）Ｘｏ、７Ｖ±０．
１５Ｖ となるからである。
更に、基板との間の容量が０．６ｐＦあるＶＲＥＦ配線
が基板からシールドされると、ＶＲＥＦの電位レベルは
第４図に一点ａｍで示すように１．５４Ｖまでしか低下
しない。これは、ΔＶＲＥＦ ＝＋ （０，４／４．８
）ｘＱ、７Ｖ−±０．０６Ｖ となるためである。
が基板からシールドされると、ＶＲＥＦの電位レベルは
第４図に一点ａｍで示すように１．５４Ｖまでしか低下
しない。これは、ΔＶＲＥＦ ＝＋ （０，４／４．８
）ｘＱ、７Ｖ−±０．０６Ｖ となるためである。
第５図は、ＲＡＳが立上がってからの時間経過とＶＲＥ
Ｆのレベル変化の様子を、やはり従来例との関係で示す
。シールド条件の違いによる実線。
Ｆのレベル変化の様子を、やはり従来例との関係で示す
。シールド条件の違いによる実線。
破線、一点鎖線は第４図のそれと同じである。この実施
例の場合、シールドの効果によりＶＲＥＰの上昇が従来
例に比べて小さくなっている。
例の場合、シールドの効果によりＶＲＥＰの上昇が従来
例に比べて小さくなっている。
以上のようにこの実施例によれば、基準電位ＶＲＥＦの
基板電位ｖ ｓｕｂ変動による変動が抑制され、従って
これが入力されるアドレスバッファやデータインバッフ
ァの動作マージンが大きいものとなる。同様に基準電位
がｄＲＡＭのセルプレート電位発生回路として用いられ
る場合にも基板電位の変動がセルプレート電位に与える
影響を緩和することができる。また基準電位が入力され
る降圧回路や基板バイアス発生回路がある場合にも、こ
れらの回路動作マージンが大きいものとなる。
基板電位ｖ ｓｕｂ変動による変動が抑制され、従って
これが入力されるアドレスバッファやデータインバッフ
ァの動作マージンが大きいものとなる。同様に基準電位
がｄＲＡＭのセルプレート電位発生回路として用いられ
る場合にも基板電位の変動がセルプレート電位に与える
影響を緩和することができる。また基準電位が入力され
る降圧回路や基板バイアス発生回路がある場合にも、こ
れらの回路動作マージンが大きいものとなる。
その池水発明はその趣旨を逸脱しない範囲で種々変形し
て実施することができる。例えば、ｄＲＡＭに限らず伯
のメモリ回路その他の機能回路を集積した場合の基準電
位発生回路部に本発明を適用することができる。またシ
ールド電極板は、例えばＶｃｃに接続されるもののみ、
或いはＶｓｓに接続されるもののみでも、同様の効果が
得られる。また実施例では、基準電位発生回路として線
形素子である抵抗成分のみを用いた場合を説明したが、
線形素子と共にＭＯＳトランジスタ等の非線形素子を組
合わせて基準電位発生回路を構成した場合にも本発明を
適用することができる。
て実施することができる。例えば、ｄＲＡＭに限らず伯
のメモリ回路その他の機能回路を集積した場合の基準電
位発生回路部に本発明を適用することができる。またシ
ールド電極板は、例えばＶｃｃに接続されるもののみ、
或いはＶｓｓに接続されるもののみでも、同様の効果が
得られる。また実施例では、基準電位発生回路として線
形素子である抵抗成分のみを用いた場合を説明したが、
線形素子と共にＭＯＳトランジスタ等の非線形素子を組
合わせて基準電位発生回路を構成した場合にも本発明を
適用することができる。
第１図は本発明の一実施例のｄＲＡＭの基準電位発生回
路部の等価回路図、第２図はその具体的なパターンを示
す因、第３１ｉ＜（ａ＞、（ｂ）は第２図のそれぞれＡ
−Ａ’ 、Ｂ−８’断面図、第４図および第５図は本発
明による基準電位変動の様子を従来例と比較して示す図
、第６図は従来のｄＲＡＭの基準電位発生回路部の等価
回路図、第７図はその基準電位の基板電位変動による変
動の様子を示す図である。 １１・・・基準電位発生回路、１２・・・ＶＲＥＦ配線
、１３・・・アドレスバッファ、１４・・・データイン
バッファ、１５・・・降圧回路、１６・・・基板バイア
ス発生回路、１７・・・セルプレート、Ｒ１０１〜Ｒ１
０７・・・抵抗体、１８１〜１８４．１９１〜１９４・
・・シールド電極板、２２１〜２２３．２３ｔ〜２３３
・・・シールド電極板（第１層多結晶シリコン膜）、２
５・・・抵抗体（第２層多結晶シリコン膜）、２６ｓ
−Ｖｃ ｃ ｔａ （第１層ＡＪ２膜）、２６２ ・＝
Ｖｓ ｓ １ｍ （第１層ＡＲ膜）、２６３゜２６４・
・・ＶＲＥＦ線（第１層ＡλＩり、２７・・・第２層Ａ
２配線。 出願人代理人 弁理士 鈴江武彦 Ｆ？ＡＳ＼ からの時間 第４図 目スコシ１からの時間 第６図 第７図
路部の等価回路図、第２図はその具体的なパターンを示
す因、第３１ｉ＜（ａ＞、（ｂ）は第２図のそれぞれＡ
−Ａ’ 、Ｂ−８’断面図、第４図および第５図は本発
明による基準電位変動の様子を従来例と比較して示す図
、第６図は従来のｄＲＡＭの基準電位発生回路部の等価
回路図、第７図はその基準電位の基板電位変動による変
動の様子を示す図である。 １１・・・基準電位発生回路、１２・・・ＶＲＥＦ配線
、１３・・・アドレスバッファ、１４・・・データイン
バッファ、１５・・・降圧回路、１６・・・基板バイア
ス発生回路、１７・・・セルプレート、Ｒ１０１〜Ｒ１
０７・・・抵抗体、１８１〜１８４．１９１〜１９４・
・・シールド電極板、２２１〜２２３．２３ｔ〜２３３
・・・シールド電極板（第１層多結晶シリコン膜）、２
５・・・抵抗体（第２層多結晶シリコン膜）、２６ｓ
−Ｖｃ ｃ ｔａ （第１層ＡＪ２膜）、２６２ ・＝
Ｖｓ ｓ １ｍ （第１層ＡＲ膜）、２６３゜２６４・
・・ＶＲＥＦ線（第１層ＡλＩり、２７・・・第２層Ａ
２配線。 出願人代理人 弁理士 鈴江武彦 Ｆ？ＡＳ＼ からの時間 第４図 目スコシ１からの時間 第６図 第７図
Claims (6)
- （１）半導体基板に所望の機能回路が集積形成され、且
つ抵抗分割による基準電位発生回路を有する半導体集積
回路装置において、前記基準電位発生回路の抵抗体と前
記基板との間にシールド用電極板が設けられていること
を特徴とする半導体集積回路装置。 - （２）前記機能回路はメモリ回路であり、前記基準電位
発生回路の出力はメモリ回路のアドレスバッファ若しく
はデータバッファに入力されている特許請求の範囲第１
項記載の半導体集積回路装置。 - （３）前記メモリ回路はＭＯＳ型ダイナミックＲＡＭで
ある特許請求の範囲第２項記載の半導体集積回路装置。 - （４）前記基準電位発生回路の出力は基板バイアス発生
回路の制御信号として入力されている特許請求の範囲第
１項記載の半導体集積回路装置。 - （５）前記機能回路はＭＯＳ型ダイナミックＲＡＭであ
り、前記基準電位発生回路はこのダイナミックＲＡＭの
セルプレート電位発生回路である特許請求の範囲第１項
記載の半導体集積回路装置。 - （６）前記シールド用電極板は、ドレイン電源電圧に接
続された第１のシールド用電極板とソース電源電圧に接
続された第２のシールド用電極板とからなり、前記抵抗
体と第１、第２のシールド用電極板間の容量が等しく設
定されている特許請求の範囲第１項記載の半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61000397A JPS62158346A (ja) | 1986-01-06 | 1986-01-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61000397A JPS62158346A (ja) | 1986-01-06 | 1986-01-06 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62158346A true JPS62158346A (ja) | 1987-07-14 |
Family
ID=11472670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61000397A Pending JPS62158346A (ja) | 1986-01-06 | 1986-01-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62158346A (ja) |
-
1986
- 1986-01-06 JP JP61000397A patent/JPS62158346A/ja active Pending
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