JPS59165449A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS59165449A JPS59165449A JP58039550A JP3955083A JPS59165449A JP S59165449 A JPS59165449 A JP S59165449A JP 58039550 A JP58039550 A JP 58039550A JP 3955083 A JP3955083 A JP 3955083A JP S59165449 A JPS59165449 A JP S59165449A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 239000003990 capacitor Substances 0.000 claims description 16
- 239000002784 hot electron Substances 0.000 abstract description 6
- 239000012535 impurity Substances 0.000 abstract description 6
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 230000007423 decrease Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- RYMZZMVNJRMUDD-HGQWONQESA-N simvastatin Chemical compound C([C@H]1[C@@H](C)C=CC2=C[C@H](C)C[C@@H]([C@H]12)OC(=O)C(C)(C)CC)C[C@@H]1C[C@@H](O)CC(=O)O1 RYMZZMVNJRMUDD-HGQWONQESA-N 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体記憶装置に関するもので特に、高密
度の混成ＭＯ８回路で構成された大容量ダイナミックメ
モリに適用されるものである３゜〔発明の技術的背景と
その問題点〕 半導体記憶装置を大別すると、ＲＯＭ （読み出し専用
メモリ）とＲＡＭ （書き込み読み出しメモリ）とに分
けられる゛。ＲＡＭにはメモリセルが７リツプ７０ツゾ
によって構成されているスタテ４ツクＲＡＭと、メモリ
セルが１個の転送用トランジスタと１個の記憶用キャパ
シタとニヨって構成されたダイナミックＲＡＭとがある
。
度の混成ＭＯ８回路で構成された大容量ダイナミックメ
モリに適用されるものである３゜〔発明の技術的背景と
その問題点〕 半導体記憶装置を大別すると、ＲＯＭ （読み出し専用
メモリ）とＲＡＭ （書き込み読み出しメモリ）とに分
けられる゛。ＲＡＭにはメモリセルが７リツプ７０ツゾ
によって構成されているスタテ４ツクＲＡＭと、メモリ
セルが１個の転送用トランジスタと１個の記憶用キャパ
シタとニヨって構成されたダイナミックＲＡＭとがある
。
上記ダイナミックＲＡＭは、１ビツト肖シの占有面積が
小さくビット単価が安くできるので、電子計算機の記憶
装置などに広く利用されている。
小さくビット単価が安くできるので、電子計算機の記憶
装置などに広く利用されている。
とこ−ろで、従来のダイナミックＲＡＭは、製造コスト
が安くできるＮチャネル形のＭＯＳ ）ランジスタお
よびＭＯＳキャパシタで構成しているが、高集積化が進
むにつれて種々の問題が生じている。
が安くできるＮチャネル形のＭＯＳ ）ランジスタお
よびＭＯＳキャパシタで構成しているが、高集積化が進
むにつれて種々の問題が生じている。
まず第１に、微細な寸法のＭＯ８形素子に高電界が印加
されることＫよって発生するホットエレクトロンがゲー
ト酸化膜にトラップされて生ずる誤動作の問題がある。
されることＫよって発生するホットエレクトロンがゲー
ト酸化膜にトラップされて生ずる誤動作の問題がある。
この問題は特に五極管動作するＮチャネル形のＭＯＳ
）ランジスタでは深刻なものとなっている。
）ランジスタでは深刻なものとなっている。
第２に、プリチャージしたビット線にメモリセルからの
信号を読み出すダイナミックセンス方式を採用している
ため、メモリセルのデータ転送用ＭＯ８）ランジスタが
五極管動作になり、ワード線の立ち上がシ時間の遅れや
トランジスタのチャネル導電率の低下によってデータの
読み出し時間が長くなる欠点がある。
信号を読み出すダイナミックセンス方式を採用している
ため、メモリセルのデータ転送用ＭＯ８）ランジスタが
五極管動作になり、ワード線の立ち上がシ時間の遅れや
トランジスタのチャネル導電率の低下によってデータの
読み出し時間が長くなる欠点がある。
第３に、微細化に伴なってキャパシタの容量が低下する
ため、メモリセルの記憶信号容量の減少を招いてしまう
。
ため、メモリセルの記憶信号容量の減少を招いてしまう
。
上記第１．第２の問題点を解決する一つの手段としてメ
モリセルのＣＭＯ８回路化が揚げられるすなわち、ＣＭ
Ｏ８回路化によって五極管動作の多いＮチャネル形の負
荷ＭＯ８）ランジスタをＰチャネル形の）ＭＯＳ ）ラ
ンジスタにおきかえ、これによってホットエレクトロン
の問題を回避するとともに、ビット線のプリチャージ電
位をワード線のスタンドバイ電位と等しく設定すること
によシ、選択されたワード線の電位が立ち上がると高速
に転送用トランジスタがオン状態となシ、三極管動作で
信号を伝達する。例えば、第１図に示すように゛各メモ
リセルをＰチャネル形のＭＯＳトランジスタＱ１とコン
デンサＣとによって形成し、トランジスタＱ１の一端に
ビット線ＢＬを接続するとともに、ダートにワード線Ｗ
Ｌを接続する。そして、ビット線ＢＬの電位ヲＶｃ＠（
５ｖ）レベルにプリチャージするとともに、ワード線Ｗ
’Ｌのスタントノ４イ時の電位をｖ レベル、選択され
たワード線のみ■５８（Ｏｖ）Ｃ レベルに低下させて高速化を計るものである。
モリセルのＣＭＯ８回路化が揚げられるすなわち、ＣＭ
Ｏ８回路化によって五極管動作の多いＮチャネル形の負
荷ＭＯ８）ランジスタをＰチャネル形の）ＭＯＳ ）ラ
ンジスタにおきかえ、これによってホットエレクトロン
の問題を回避するとともに、ビット線のプリチャージ電
位をワード線のスタンドバイ電位と等しく設定すること
によシ、選択されたワード線の電位が立ち上がると高速
に転送用トランジスタがオン状態となシ、三極管動作で
信号を伝達する。例えば、第１図に示すように゛各メモ
リセルをＰチャネル形のＭＯＳトランジスタＱ１とコン
デンサＣとによって形成し、トランジスタＱ１の一端に
ビット線ＢＬを接続するとともに、ダートにワード線Ｗ
Ｌを接続する。そして、ビット線ＢＬの電位ヲＶｃ＠（
５ｖ）レベルにプリチャージするとともに、ワード線Ｗ
’Ｌのスタントノ４イ時の電位をｖ レベル、選択され
たワード線のみ■５８（Ｏｖ）Ｃ レベルに低下させて高速化を計るものである。
しかし、上記のような構成では、メモリセルにｖ８ｓレ
ベルからＶ。。レベルまでの５ｖの振幅の電位を書き込
むことはできない。これは、キャパシタに書き込まれる
電位が転送用のトランジスタＱ１のしきい値電圧ｖｔｈ
１だけ低下するためで、第３の問題として揚げたメモリ
セルの信号容量の減少に対処するためには、同一容量の
キャパシタではメモルセルに電源電圧いっばいの振幅を
書き込めるようにした方が有利である。。
ベルからＶ。。レベルまでの５ｖの振幅の電位を書き込
むことはできない。これは、キャパシタに書き込まれる
電位が転送用のトランジスタＱ１のしきい値電圧ｖｔｈ
１だけ低下するためで、第３の問題として揚げたメモリ
セルの信号容量の減少に対処するためには、同一容量の
キャパシタではメモルセルに電源電圧いっばいの振幅を
書き込めるようにした方が有利である。。
このため、従来のＮチャネル形ダイナミックＲＡＭ、に
おいては、ワード線電位を「Ｖｏｃ＋ｖｔｈ、」以上に
プートストラップする手法が用いられている。しかしな
がら、これを実現するためにはワード線選択用のＭＯＳ
ｌ−ランジスタのしきい値電圧による低下を考慮する
必要があるためｒ Ｖｃｃ ＋ ２ Ｘ ”ｔｈｌ 」
以上に昇圧されたノードができ、微細化されたＭＯＳ
）ラン・ゾスタに高電界がかかるという点から好ましく
ない。
おいては、ワード線電位を「Ｖｏｃ＋ｖｔｈ、」以上に
プートストラップする手法が用いられている。しかしな
がら、これを実現するためにはワード線選択用のＭＯＳ
ｌ−ランジスタのしきい値電圧による低下を考慮する
必要があるためｒ Ｖｃｃ ＋ ２ Ｘ ”ｔｈｌ 」
以上に昇圧されたノードができ、微細化されたＭＯＳ
）ラン・ゾスタに高電界がかかるという点から好ましく
ない。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、ホットエレクトロンの発生を
防止できるとともに高速動作が可能であり、かつメモリ
セルの記憶信号の減少も防止できる高集積化された半導
体記憶装置を提供することである。
その目的とするところは、ホットエレクトロンの発生を
防止できるとともに高速動作が可能であり、かつメモリ
セルの記憶信号の減少も防止できる高集積化された半導
体記憶装置を提供することである。
すなわち、この発明においては、半導体基板上に形成さ
れた逆導電形のウェル領域上に選択用のＭＯＳ ）ラン
ジスタおよびこのトランジスタに一端が接続された記憶
用のキャパシタを形成し、前記基板に第１電位■、を供
給するとともに、ウェル領域に箸２電位Ｖ、を供給する
。そして、前記トランジスタの一端に第３電位Ｖ３と第
４電位ｖ４間の振幅を有するビット線を接続するととも
に、前記トランジスタのダートを第１電位■１と第３電
位ｖ３間の振幅を有するワード線に接続して導通制御す
るように構成したもので、各電位はｒ Ｖｘ ＞Ｖａ
＞Ｖ４ ＞ＶＩ Ｊの関係を満すものである。
れた逆導電形のウェル領域上に選択用のＭＯＳ ）ラン
ジスタおよびこのトランジスタに一端が接続された記憶
用のキャパシタを形成し、前記基板に第１電位■、を供
給するとともに、ウェル領域に箸２電位Ｖ、を供給する
。そして、前記トランジスタの一端に第３電位Ｖ３と第
４電位ｖ４間の振幅を有するビット線を接続するととも
に、前記トランジスタのダートを第１電位■１と第３電
位ｖ３間の振幅を有するワード線に接続して導通制御す
るように構成したもので、各電位はｒ Ｖｘ ＞Ｖａ
＞Ｖ４ ＞ＶＩ Ｊの関係を満すものである。
以下、この発明の一実施例について図面を参照して説明
する。第２図において、１１は第１導電形（Ｐ形）の半
導体基板で、この基板１ノ内には第２導電形（Ｎ形）の
ウェル領域１２が形成される。ウェル領域１２には選択
用トランジスタのソース、ドレイン領域となるＰ形の不
純物領域１３．１３が所定間隔離間して形成され、この
領域１３．１３間上にダート絶縁膜１４を介してケ゛−
ト電極１５が形成される。前記不純物領域１３にはＰ−
形の不純物領域１６が結合して設けられ、この領域１６
上に絶縁膜１７を介して電極１８が形成される。さらに
、前記不純物領域１３にはビット線を構成する配線層１
９が接続される。
する。第２図において、１１は第１導電形（Ｐ形）の半
導体基板で、この基板１ノ内には第２導電形（Ｎ形）の
ウェル領域１２が形成される。ウェル領域１２には選択
用トランジスタのソース、ドレイン領域となるＰ形の不
純物領域１３．１３が所定間隔離間して形成され、この
領域１３．１３間上にダート絶縁膜１４を介してケ゛−
ト電極１５が形成される。前記不純物領域１３にはＰ−
形の不純物領域１６が結合して設けられ、この領域１６
上に絶縁膜１７を介して電極１８が形成される。さらに
、前記不純物領域１３にはビット線を構成する配線層１
９が接続される。
前記半導体基板１１には第１電位（基板電位）ＶＢＢが
印加され、ウェル領域１２には第２電位ＶＤＤ （この
電位ＶＤＤは第３電位■。Ｃより高いか等しい）が印加
され、ワード線の電位は第３電位ＶＣＣと第１電位ＶＢ
Ｂの振幅を有する。また、ビット線の電位は第３電位■
。Ｃと第４電位ｖｓｓ間の振幅を有する。前記各電位は
、「ＶＤＤ≧Ｖｃｃ ） ＶＢＢ ） ＶＢＢ Ｊを満
たす関係にある。
印加され、ウェル領域１２には第２電位ＶＤＤ （この
電位ＶＤＤは第３電位■。Ｃより高いか等しい）が印加
され、ワード線の電位は第３電位ＶＣＣと第１電位ＶＢ
Ｂの振幅を有する。また、ビット線の電位は第３電位■
。Ｃと第４電位ｖｓｓ間の振幅を有する。前記各電位は
、「ＶＤＤ≧Ｖｃｃ ） ＶＢＢ ） ＶＢＢ Ｊを満
たす関係にある。
第３図は、前記第１電位ＶＢＢを出力するチャージポン
プ回路を示すもので、発振回路２１、この発振回路２１
の出力が一方の電極に印加されるコンデンサ２２および
出力端子２３と接地点Ｖｓｒ、間に直列接続されその接
続点が前記コンデンサ２２の他方の電極に接続されるＭ
ＯＳ ）ランジスタＱ２ 、Ｑ３ とから成勺、トラ
ンジスタＱ２のケ゛−トは出力端子２３に接続され、ト
ランジスタＱ３のダートはトランジスタＱ２とＱ３との
接続点に接続される。そして、出力端子２３から変換さ
れた電位ＶＢＢを得るように構成されている。
プ回路を示すもので、発振回路２１、この発振回路２１
の出力が一方の電極に印加されるコンデンサ２２および
出力端子２３と接地点Ｖｓｒ、間に直列接続されその接
続点が前記コンデンサ２２の他方の電極に接続されるＭ
ＯＳ ）ランジスタＱ２ 、Ｑ３ とから成勺、トラ
ンジスタＱ２のケ゛−トは出力端子２３に接続され、ト
ランジスタＱ３のダートはトランジスタＱ２とＱ３との
接続点に接続される。そして、出力端子２３から変換さ
れた電位ＶＢＢを得るように構成されている。
第４図は、ワード線駆動回路を示すもので、アドレス入
力信号Ａ＊１． Ａ＊、 、・・・、Ａ＊ｎがノア回
路２４１に供給され、このノア回路２４１の出力端子は
インバータ回路２５Ｉを介してトランジスタＱ４のダー
トに接続される。ここで店はアドレス信号ＡＩまたはそ
の補信号訂のいづれか一方を意味する。トランジスタＱ
４の一端はデータ読み出し時のワード線電位設定信号φ
が供給される端子２６に接続され、他端はダートが前記
ノア回路２４１の出力端に接続されたトランジスタＱ、
を介して電源電位ｖｃｃが印加される端子２７に接続さ
れる。上記トラン・ゾスタＱ４ 、Ｑｌ＋の接続点に
はワード線ＷＬｉの一端が接続され、ワード線ＷＬ１の
他端は書き込み時のワード線電位設定信号φＷＬが印加
される端子２８と前記チャージポンプ回路の出力電位Ｖ
ＢＢが印加される端子２９との間に直列接続されたトラ
ンジスタＱａ 、Ｑｙのゲートに接続される。さらに
、トランジスタＱ８ 、Ｑ７のダートと前記端子２９
との間にトランジスタＱ８が接続され、このトランジス
タＱ８のダートはトランジスタＱ６とＱ７との接続点に
接続される。
力信号Ａ＊１． Ａ＊、 、・・・、Ａ＊ｎがノア回
路２４１に供給され、このノア回路２４１の出力端子は
インバータ回路２５Ｉを介してトランジスタＱ４のダー
トに接続される。ここで店はアドレス信号ＡＩまたはそ
の補信号訂のいづれか一方を意味する。トランジスタＱ
４の一端はデータ読み出し時のワード線電位設定信号φ
が供給される端子２６に接続され、他端はダートが前記
ノア回路２４１の出力端に接続されたトランジスタＱ、
を介して電源電位ｖｃｃが印加される端子２７に接続さ
れる。上記トラン・ゾスタＱ４ 、Ｑｌ＋の接続点に
はワード線ＷＬｉの一端が接続され、ワード線ＷＬ１の
他端は書き込み時のワード線電位設定信号φＷＬが印加
される端子２８と前記チャージポンプ回路の出力電位Ｖ
ＢＢが印加される端子２９との間に直列接続されたトラ
ンジスタＱａ 、Ｑｙのゲートに接続される。さらに
、トランジスタＱ８ 、Ｑ７のダートと前記端子２９
との間にトランジスタＱ８が接続され、このトランジス
タＱ８のダートはトランジスタＱ６とＱ７との接続点に
接続される。
上記のような構成において第５図のタイミングチャート
を参照して動作を説明する。なお、ここでは説明を簡単
にするため、第２軍位ｖＤＤと第３電位Ｖ。０が等しい
ものとする。アドレス信号Ａ ｓ ＋ ２ ＋・
＝、Ａｎが′Ｖ ”レベルどＶｃｃ″ｓｓ レベルのいづれかで変化すると、選択された行のノア回
路２４１を除いて、他のノア回路の出力はプリチャージ
レベルＩｔ ｖｏｃｊｌから”ｖ８Ｂ” レベルとなる
。従って、選択された行のトランジスタＱ４がオン状態
、Ｑ５がオフ状態となり、選択されない行のトランジス
タＱ４がオフ状態、Ｑ、がオン状態となる。この時、信
号φが“ｙ １１８ レベルに立ち下がると、選択されたワード線ＷＬｉの電
位はｒ ｖ８ｓ＋ ＩｖＴＰＩ Ｊ （Ｖ、、はＰチャ
ネル形ＭＯ８）ランジスタのしきい値電圧〕となる。従
って、ビット線ＢＬを”ｃｃ’レベルにプリチャージす
れば、メモリセルの選択用トランジスタはワード線電位
が「ｖＣＣＩｖＴＰＩ Ｊまで低下するとオン状態とな
り、以降はこの選択用トランジスタが三極管動作するの
で、データの読み出しが高速化でき、かつ高感匪である
。
を参照して動作を説明する。なお、ここでは説明を簡単
にするため、第２軍位ｖＤＤと第３電位Ｖ。０が等しい
ものとする。アドレス信号Ａ ｓ ＋ ２ ＋・
＝、Ａｎが′Ｖ ”レベルどＶｃｃ″ｓｓ レベルのいづれかで変化すると、選択された行のノア回
路２４１を除いて、他のノア回路の出力はプリチャージ
レベルＩｔ ｖｏｃｊｌから”ｖ８Ｂ” レベルとなる
。従って、選択された行のトランジスタＱ４がオン状態
、Ｑ５がオフ状態となり、選択されない行のトランジス
タＱ４がオフ状態、Ｑ、がオン状態となる。この時、信
号φが“ｙ １１８ レベルに立ち下がると、選択されたワード線ＷＬｉの電
位はｒ ｖ８ｓ＋ ＩｖＴＰＩ Ｊ （Ｖ、、はＰチャ
ネル形ＭＯ８）ランジスタのしきい値電圧〕となる。従
って、ビット線ＢＬを”ｃｃ’レベルにプリチャージす
れば、メモリセルの選択用トランジスタはワード線電位
が「ｖＣＣＩｖＴＰＩ Ｊまで低下するとオン状態とな
り、以降はこの選択用トランジスタが三極管動作するの
で、データの読み出しが高速化でき、かつ高感匪である
。
また、書き込みおよび再書き込みの場合は、ワード線電
位を” ｖｓｓ １ｖ７ｐｌ ｊ ｉで下げる必要が
ある。これはメモリセルに■ｌ１ｌｓレベルヲ書き込む
ためで、この時は信号φｗＬｆ：″ｖ、ｓ”レベ／ｌ／
カラ”’ｃｃ”レベルに上昇させる。ワード線ＷＬｉ
がｒ Ｖ８８＋ＩＶＴＰＩ Ｊ テアルト、トランジス
タＱ６がオン状態、Ｑ７がオフ状態であるので、トラン
ジスタＱ６．Ｑ、の接続点Ａの電位が上昇する。この電
位は、端子２８．接続点Ａ、端子２９なる貫通電流によ
る抵抗分割で決まる値（Ｖｃｃ−ΔＶ）となる。なお、
トランジスタＱ７は電流容量を小さく設定すれば貫通電
流は少なく、またこの貫通電流は選択された行しか流れ
ないので特に問題とはならない。また、電位ｖＢＢの変
化もこの電位ＶＢＢが基板に印加されているため容量が
大きくほとんど無視できる。信号φＷＬを”■ｃｃ″レ
ベルから所定時間後に“Ｖｓ ｓ”レベルに戻せば貫通
電流はなくなる。この場合、接続点Ａは“■ＢＢ″レベ
ルに戻らず、“ｖｓ ｓ”レベルとなるので、ワード線
がフローティング状態になることもなく、電位■。に設
定される。ただし「ｖ８８ ’ＴＮ ＞ ■ＢＢ ｊ
”’満タサレテイルモのとする。
位を” ｖｓｓ １ｖ７ｐｌ ｊ ｉで下げる必要が
ある。これはメモリセルに■ｌ１ｌｓレベルヲ書き込む
ためで、この時は信号φｗＬｆ：″ｖ、ｓ”レベ／ｌ／
カラ”’ｃｃ”レベルに上昇させる。ワード線ＷＬｉ
がｒ Ｖ８８＋ＩＶＴＰＩ Ｊ テアルト、トランジス
タＱ６がオン状態、Ｑ７がオフ状態であるので、トラン
ジスタＱ６．Ｑ、の接続点Ａの電位が上昇する。この電
位は、端子２８．接続点Ａ、端子２９なる貫通電流によ
る抵抗分割で決まる値（Ｖｃｃ−ΔＶ）となる。なお、
トランジスタＱ７は電流容量を小さく設定すれば貫通電
流は少なく、またこの貫通電流は選択された行しか流れ
ないので特に問題とはならない。また、電位ｖＢＢの変
化もこの電位ＶＢＢが基板に印加されているため容量が
大きくほとんど無視できる。信号φＷＬを”■ｃｃ″レ
ベルから所定時間後に“Ｖｓ ｓ”レベルに戻せば貫通
電流はなくなる。この場合、接続点Ａは“■ＢＢ″レベ
ルに戻らず、“ｖｓ ｓ”レベルとなるので、ワード線
がフローティング状態になることもなく、電位■。に設
定される。ただし「ｖ８８ ’ＴＮ ＞ ■ＢＢ ｊ
”’満タサレテイルモのとする。
このような構成によれば、電位■、にブートストラッｆ
ｆかけてさらに低い（あるいは高い）電位を得ることな
くメモリセルに電源電圧の振幅（“■６８ルベルから“
■ｃ ｃ”レベル）の信号を書き込めるので高電界が印
加されるノードはない。またＣＭＯ８構成であるためホ
ットエレクトロンの発生を大幅に低減でき、高速な読み
出しを実状できるのみならず、記憶信号量を増加できる
ので確実な動作が得られる。
ｆかけてさらに低い（あるいは高い）電位を得ることな
くメモリセルに電源電圧の振幅（“■６８ルベルから“
■ｃ ｃ”レベル）の信号を書き込めるので高電界が印
加されるノードはない。またＣＭＯ８構成であるためホ
ットエレクトロンの発生を大幅に低減でき、高速な読み
出しを実状できるのみならず、記憶信号量を増加できる
ので確実な動作が得られる。
なお、上記実施例ではＰ形の半導体基板内ＫＮ形のウェ
ル領域を形成し、とのウェル領域内にダイナミックメモ
リセルアレイを形成したが、Ｎ形の半導体基板内にＰ、
形のウェル領域を形成し、ウェル領域内にダイナミック
メモリセルアレイを形成しても良い。また、半導体基板
内にダイナミックメモリセルアレイを形成し、半導体基
板内に形成したウェル領域にチャージポンプ回路の出力
電位ＶＢＢを印加するようにしても同様な効果が得られ
る。さらに、上記実施例では第１電位■。をオンチップ
に形成したチャージ２フ１回路から供給したが、外部か
ら与えても良いのはもちろんである。
ル領域を形成し、とのウェル領域内にダイナミックメモ
リセルアレイを形成したが、Ｎ形の半導体基板内にＰ、
形のウェル領域を形成し、ウェル領域内にダイナミック
メモリセルアレイを形成しても良い。また、半導体基板
内にダイナミックメモリセルアレイを形成し、半導体基
板内に形成したウェル領域にチャージポンプ回路の出力
電位ＶＢＢを印加するようにしても同様な効果が得られ
る。さらに、上記実施例では第１電位■。をオンチップ
に形成したチャージ２フ１回路から供給したが、外部か
ら与えても良いのはもちろんである。
以上説明したようにこの発明によれば、ホットエレクト
ロンの発生を防止できるとともに高速動作が可能でアシ
、かつメモリセルの記憶信号の減少も防止できる高集積
化された半導体記憶装置が得られる。
ロンの発生を防止できるとともに高速動作が可能でアシ
、かつメモリセルの記憶信号の減少も防止できる高集積
化された半導体記憶装置が得られる。
第１図は従来およびこの発明の一実施例に係る半導体記
憶装置のメモリセルを示す回路図、第２図はこの発明の
一実施例に係る半導体記憶装置におけるメモリセルの断
面構成図、第３図は前記第２図における基板電位を発生
するためのチャージポンプ回路を示す図、第４図は前記
第１図のワード線を駆動するワード線駆動回路を示す回
路図、第５図は前記第４図の回路の動作を説明するため
のタイミングチャートである。 １１・・・半導体基体、１２川ウエル領域、Ｑ□・・・
選択用ＭＯ８）ランジスタ、Ｃ・・・記憶用キャパシタ
、ＷＬ・・・ワード線、ＢＬ・・・ビット線”ＢＢ・・
・第１電位、ｖＤＤ・・・第２電位、ｖｏｃ・・・第３
電位、ｖＩ］８・・・第４電位、φ・・・データ読み出
し時のワード線電位設定信号、φＷＬ・・・書き込み時
のワード線電位設定信号、Ａ１ｙＡ２ｙ・・・＋ Ａｎ
・・・アドレス信号、２４１・・・ノア回路、Ｑ４〜Ｑ
、・・・ＭＯＳトランジスタ。
憶装置のメモリセルを示す回路図、第２図はこの発明の
一実施例に係る半導体記憶装置におけるメモリセルの断
面構成図、第３図は前記第２図における基板電位を発生
するためのチャージポンプ回路を示す図、第４図は前記
第１図のワード線を駆動するワード線駆動回路を示す回
路図、第５図は前記第４図の回路の動作を説明するため
のタイミングチャートである。 １１・・・半導体基体、１２川ウエル領域、Ｑ□・・・
選択用ＭＯ８）ランジスタ、Ｃ・・・記憶用キャパシタ
、ＷＬ・・・ワード線、ＢＬ・・・ビット線”ＢＢ・・
・第１電位、ｖＤＤ・・・第２電位、ｖｏｃ・・・第３
電位、ｖＩ］８・・・第４電位、φ・・・データ読み出
し時のワード線電位設定信号、φＷＬ・・・書き込み時
のワード線電位設定信号、Ａ１ｙＡ２ｙ・・・＋ Ａｎ
・・・アドレス信号、２４１・・・ノア回路、Ｑ４〜Ｑ
、・・・ＭＯＳトランジスタ。
Claims (9)
- （１）第１の電位が印加される第１堺電形の半導体基体
と、この半導体基体内に形成され第２電位が印加される
第２導電形のウェル領域と、上記ウェル領域に形成され
選択用ＭＯ８）ランジスタとこのトランジスタの一端に
接続される記憶用キャパシタとを有するダイナミックメ
モリセルと、前記ダイナミックメモリセルの転送用ＭＯ
８）ランジスタのダートに接続されたワード線の電位を
選択的に第３電位から第１電位に設定して導通制御する
ワード線駆動手段と、前記転送用ＭＯ８）ランジスタの
他端に接続されたビット線の電位を選択的に第３電位あ
るいは第４電位に設定して記憶用キャパシタに情報を書
き込むとともに、記憶用キャパシタからビット線上に情
報を読み出す手段とを具備することを特徴とする半導体
記憶装置。 - （２）前記第１導電形の半導体基体がＰ形で、前記第２
導電形のウェル領域がＮ形の場合、第２電位は第３電位
より高いか等しく、第３電位は第４電位よシ高く、且つ
第４電位は第１電位よシ高い関係を満たすことを特徴と
する特許請求の範囲第１項記載の半導体記憶装置。 - （３）前記第１導電形の半導体基体がＮ形で、前記第２
導電形のウェル領域がＰ形の場合、第２電位は第３電位
よシ低いか等しく、第３電位は第４電位より低く、且つ
第４電位は第１電位より低い関係を満たすことを特徴と
する特許請求の範囲第１項記載の半導体記憶装置。 - （４）前記第１電位は、前記半導体基体または前記ウェ
ル領域上に形成されたチャージポンプ回路から供給され
る電位であることを特徴とする特許請求の範囲第１項な
いし第３項のいずれかに記載の半導体記憶装置。 - （５）前記ワード線駆動手段は、ソースが共通接続され
て第１の電位に設定される第１導電形チヤネルを有する
第１．第２Ｍ０８）ランジスタと、ドレインが上記第１
トランジスタのダートおよび第２トランジスタのドレイ
ンに接続される第２導電形チヤネルを有する第３ ＭＯ
Ｓ ）ランジスタとを備え、上記第１トランジスタのド
レインおよび第２．第３トランジスタのゲートがワード
線に接続され、第３トランジスタのソースにパルス信号
が供給されることによりワード線に第１の電位を印加す
るワード線電位設定回路を含むことを特徴とする特許請
求の範囲第１項記載の半導体記憶装置。 - （６）第１の電位が印加される第１導電形の半導体基体
と、この半導体基体内に形成され第２電位が印加される
第・２導電形のウェル領域と、上記半導体基体内に形成
され選択用ＭＯ８トランジスタとこのトランジスタの一
端に接続される記憶用キャパシタとを有するダイナミッ
クメモリセルと、前記ダイナミックメモリセルの逢机用
ＭＯＳトランジスタのダートに接続されたワード線の電
位を選択的に第３電位から第２電位に設定して導通制御
するワード線駆動手段と、前記・選民用ＭＯＳトランゾ
スタの他端に接続されたビット線の電位を選択的に第３
電位あるいは第４電位に設定して記憶用キャパシタに情
報を書き込むとともに、記憶用キヤ・母シタからビット
線上に情報を読み出す手段とを具備することを特徴とす
る半導体記憶装置。 - （７）前記第１導電形の半導体基体がＰ形で、前記第２
導電形のウェル領域がＮ形の場合、第２電位は第４電位
よシ高く、第４電位は第３電位より高く、且つ第３電位
は第１電位よシ高いか等しい関係を満たすことを特徴と
する特許請求の範囲第６項記載の半導体記憶装置。 - （８）前記第１導電形の半導体基体がＮ形で、前記第２
導電形のウェル領域がＰ形の場合、第２電位は第４電位
よシ低く、第４電位は第３電位よシ低く、且つ第３電位
は第１電位よシ低いか等しい関係を満たすことを特徴と
する特許請求の範囲第６項記載の半導体記憶装置。 - （９） 前記第２電位は、前記半導体基体または前記
ウェル領域上に形成されたチャージポンプ回路から供給
される電位であるととを特徴とする特許請求の範囲第６
項ないし第８項のいずれかに記載の半導体記憶装置。 α１ 前記ワード線駆動手段は、ソースが共通接続され
て第２の電位に設定される第１導電形チヤネルを有する
第１．第２Ｍ０８）ランジスタと、ドレインが上記第１
トランジスタのダートおよび第２トランジスタのドレイ
ンに接続される第２導電形チヤネルを有する第３ ＭＯ
Ｓ ）ランジスタとを備え、上記第１トランジスタのド
レインおよび第２．第３トランジスタのゲートがワード
線に接続され、第３トランジスタのソースにパルス信号
が供給されることによりワード線に第２の電位を印加す
るワード線電位設定回路を含むことを特徴とする特許請
求の範囲第６項記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58039550A JPS59165449A (ja) | 1983-03-10 | 1983-03-10 | 半導体記憶装置 |
| DE8484102612T DE3484142D1 (de) | 1983-03-10 | 1984-03-09 | Dynamische halbleiterspeicheranordnung. |
| US06/587,975 US4697252A (en) | 1983-03-10 | 1984-03-09 | Dynamic type semiconductor memory device |
| EP84102612A EP0121798B1 (en) | 1983-03-10 | 1984-03-09 | Dynamic type semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58039550A JPS59165449A (ja) | 1983-03-10 | 1983-03-10 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59165449A true JPS59165449A (ja) | 1984-09-18 |
| JPS6146977B2 JPS6146977B2 (ja) | 1986-10-16 |
Family
ID=12556162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58039550A Granted JPS59165449A (ja) | 1983-03-10 | 1983-03-10 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4697252A (ja) |
| EP (1) | EP0121798B1 (ja) |
| JP (1) | JPS59165449A (ja) |
| DE (1) | DE3484142D1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280651A (ja) * | 1985-05-24 | 1986-12-11 | Fujitsu Ltd | 半導体記憶装置 |
| US5051959A (en) * | 1985-08-14 | 1991-09-24 | Fujitsu Limited | Complementary semiconductor memory device including cell access transistor and word line driving transistor having channels of different conductivity type |
| US4760560A (en) * | 1985-08-30 | 1988-07-26 | Kabushiki Kaisha Toshiba | Random access memory with resistance to crystal lattice memory errors |
| JPH0289357A (ja) * | 1988-09-27 | 1990-03-29 | Nec Corp | 半導体回路 |
| US5267201A (en) * | 1990-04-06 | 1993-11-30 | Mosaid, Inc. | High voltage boosted word line supply charge pump regulator for DRAM |
| GB9007791D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | High voltage boosted wordline supply charge pump and regulator for dram |
| GB9007790D0 (en) * | 1990-04-06 | 1990-06-06 | Lines Valerie L | Dynamic memory wordline driver scheme |
| JP3107556B2 (ja) * | 1990-06-01 | 2000-11-13 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
| KR100198659B1 (ko) | 1996-05-16 | 1999-06-15 | 구본준 | 메모리 셀, 메모리 장치 및 그의 제조 방법 |
| US5253202A (en) * | 1991-02-05 | 1993-10-12 | International Business Machines Corporation | Word line driver circuit for dynamic random access memories |
| JPH056675A (ja) * | 1991-06-27 | 1993-01-14 | Nec Corp | スタテイツク型半導体メモリ装置 |
| JP3093432B2 (ja) * | 1992-04-08 | 2000-10-03 | 日本電気株式会社 | 行デコーダ |
| US5600598A (en) * | 1994-12-14 | 1997-02-04 | Mosaid Technologies Incorporated | Memory cell and wordline driver for embedded DRAM in ASIC process |
| BRPI0716661B1 (pt) * | 2006-08-15 | 2019-05-21 | Hydralift Amclyde, Inc. | Aparelho e método para prover compensação de levantamento para uma carga suspensa de uma extremidade de um cabo em um ambiente marinho, com a outra extremidade do cabo. |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3938109A (en) * | 1975-02-19 | 1976-02-10 | Intel Corporation | High speed ECL compatible MOS-Ram |
| GB1521955A (en) * | 1976-03-16 | 1978-08-23 | Tokyo Shibaura Electric Co | Semiconductor memory device |
| US4364075A (en) * | 1980-09-02 | 1982-12-14 | Intel Corporation | CMOS Dynamic RAM cell and method of fabrication |
| US4511811A (en) * | 1982-02-08 | 1985-04-16 | Seeq Technology, Inc. | Charge pump for providing programming voltage to the word lines in a semiconductor memory array |
-
1983
- 1983-03-10 JP JP58039550A patent/JPS59165449A/ja active Granted
-
1984
- 1984-03-09 DE DE8484102612T patent/DE3484142D1/de not_active Expired - Lifetime
- 1984-03-09 EP EP84102612A patent/EP0121798B1/en not_active Expired - Lifetime
- 1984-03-09 US US06/587,975 patent/US4697252A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3484142D1 (de) | 1991-04-04 |
| EP0121798A2 (en) | 1984-10-17 |
| JPS6146977B2 (ja) | 1986-10-16 |
| US4697252A (en) | 1987-09-29 |
| EP0121798A3 (en) | 1988-03-23 |
| EP0121798B1 (en) | 1991-02-27 |
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