JP3370656B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3370656B2 JP3370656B2 JP2001189106A JP2001189106A JP3370656B2 JP 3370656 B2 JP3370656 B2 JP 3370656B2 JP 2001189106 A JP2001189106 A JP 2001189106A JP 2001189106 A JP2001189106 A JP 2001189106A JP 3370656 B2 JP3370656 B2 JP 3370656B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- output line
- word line
- booster circuit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、大容量メモリーに適し
たワード線昇圧方式を用いた半導体記憶装置に関する。
たワード線昇圧方式を用いた半導体記憶装置に関する。
【０００２】
【従来の技術】一般に、ＤＲＡＭ（ダイナミック・ラン
ダム・アクセス・メモリー）では、耐ノイズ特性および
動作マージンを良くするために、ワード線に電源電位プ
ラス閾値電圧以上の電圧を加えて、このワード線に継な
がるメモリーセルに電源電位を書き込む方法すなわちワ
ード線昇圧方式が採られている。
ダム・アクセス・メモリー）では、耐ノイズ特性および
動作マージンを良くするために、ワード線に電源電位プ
ラス閾値電圧以上の電圧を加えて、このワード線に継な
がるメモリーセルに電源電位を書き込む方法すなわちワ
ード線昇圧方式が採られている。
【０００３】従来、ワード線昇圧方式を用いた半導体記
憶装置としては、図７に示すものがある。図７におい
て、ＣＷはワード線Ｗが有する配線容量であって、この
配線容量ＣＷの値は数ｐＦである。Ｃ４は上記ワード線
Ｗを昇圧するための出力線Ａの配線容量であって、この
Ｃ４の配線容量の値はＣＷの配線容量の値よりもかなり
大きい値である。また。Ｃ１は上記出力線Ａを（電源電
圧Ｖｃｃ＋閾値電圧Ｖｔｈ）以上に昇圧するためのコン
デンサであって、このＣ１の容量の値は、上記出力線Ａ
の配線容量Ｃ４の値よりも大きな値である。この半導体
記憶装置は、図８のタイミング図に示すように、プリチ
ャージ期間には、プリチャージ信号／ＰＲＥがＨレベル
になって、トランジスタＴＮ１がオンして、コンデンサ
Ｃ１が電源電位Ｖｃｃにプリチャージされる。このと
き、上記出力線Ａの配線容量Ｃ４も充電されて電源電位
Ｖｃｃになっている。また、このとき、イネーブル信号
ＸＶＡＬＩＤおよびデコーダー回路のデコード信号Ａｉ
Ｒ，ＡｊＲは共にＬレベルであって、ワード線Ｗと出力
線Ａとは、継ながっておらず、ワード線Ｗは接地して、
接地電位になっている。上記プリチャージ期間が終わる
と、プリチャージ信号／ＰＲＥがＬレベルになる。次
に、上記イネーブル信号ＸＶＡＬＩＤがＨレベルにな
り、２個のインバータを介して、上記コンデンサＣ１の
一方の電極電位を突き上げる。このため、上記コンデン
サＣ１は上記出力線Ａの配線容量Ｃ４に電荷を供給し、
上記出力線Ａは（電源電位Ｖｃｃ＋閾値電圧Ｖｔｈ）以
上の電位になる。そして、次に、上記デコード信号Ａｉ
Ｒ，ＡｊＲもＨレベルになって、ワード線Ｗが非接地と
なると共に、上記出力線Ａに継ながって、上記ワード線
Ｗは（電源電位Ｖｃｃ＋閾値電圧Ｖｔｈ）以上の電位に
昇圧されるのである。
憶装置としては、図７に示すものがある。図７におい
て、ＣＷはワード線Ｗが有する配線容量であって、この
配線容量ＣＷの値は数ｐＦである。Ｃ４は上記ワード線
Ｗを昇圧するための出力線Ａの配線容量であって、この
Ｃ４の配線容量の値はＣＷの配線容量の値よりもかなり
大きい値である。また。Ｃ１は上記出力線Ａを（電源電
圧Ｖｃｃ＋閾値電圧Ｖｔｈ）以上に昇圧するためのコン
デンサであって、このＣ１の容量の値は、上記出力線Ａ
の配線容量Ｃ４の値よりも大きな値である。この半導体
記憶装置は、図８のタイミング図に示すように、プリチ
ャージ期間には、プリチャージ信号／ＰＲＥがＨレベル
になって、トランジスタＴＮ１がオンして、コンデンサ
Ｃ１が電源電位Ｖｃｃにプリチャージされる。このと
き、上記出力線Ａの配線容量Ｃ４も充電されて電源電位
Ｖｃｃになっている。また、このとき、イネーブル信号
ＸＶＡＬＩＤおよびデコーダー回路のデコード信号Ａｉ
Ｒ，ＡｊＲは共にＬレベルであって、ワード線Ｗと出力
線Ａとは、継ながっておらず、ワード線Ｗは接地して、
接地電位になっている。上記プリチャージ期間が終わる
と、プリチャージ信号／ＰＲＥがＬレベルになる。次
に、上記イネーブル信号ＸＶＡＬＩＤがＨレベルにな
り、２個のインバータを介して、上記コンデンサＣ１の
一方の電極電位を突き上げる。このため、上記コンデン
サＣ１は上記出力線Ａの配線容量Ｃ４に電荷を供給し、
上記出力線Ａは（電源電位Ｖｃｃ＋閾値電圧Ｖｔｈ）以
上の電位になる。そして、次に、上記デコード信号Ａｉ
Ｒ，ＡｊＲもＨレベルになって、ワード線Ｗが非接地と
なると共に、上記出力線Ａに継ながって、上記ワード線
Ｗは（電源電位Ｖｃｃ＋閾値電圧Ｖｔｈ）以上の電位に
昇圧されるのである。
【０００４】
【発明が解決しようとする課題】ところで、上記従来の
半導体記憶装置では、上記ワード線Ｗが選択される毎
に、上記ワード線Ｗの配線容量ＣＷ（数ｐＦ）分の電荷
が動くだけでなく、上記コンデンサＣ１の電荷が上記出
力線Ａの配線容量Ｃ４へも動く。したがって、ＣＷ＋Ｃ
１＋Ｃ４の約５０ｐＦ分の電荷が動くので、消費電流が
多くなるという問題がある。
半導体記憶装置では、上記ワード線Ｗが選択される毎
に、上記ワード線Ｗの配線容量ＣＷ（数ｐＦ）分の電荷
が動くだけでなく、上記コンデンサＣ１の電荷が上記出
力線Ａの配線容量Ｃ４へも動く。したがって、ＣＷ＋Ｃ
１＋Ｃ４の約５０ｐＦ分の電荷が動くので、消費電流が
多くなるという問題がある。
【０００５】そこで、本発明の目的は、消費電流が少な
いワード線昇圧方式を用いた半導体記憶装置を提供する
ことにある。
いワード線昇圧方式を用いた半導体記憶装置を提供する
ことにある。
【０００６】
【課題を解決するための手段】本発明（第１発明）の半
導体記憶装置は、ワード線選択時に、該ワード線にスイ
ッチング素子を介して接続されて、上記ワード線の電位
を昇圧するための出力線と、上記出力線に電荷を供給し
て、上記出力線の電位を、（電源電位Ｖｃｃ＋閾値電圧
Ｖｔｈ）以上の電位に昇圧する第１の昇圧回路と、上記
出力線に電荷を供給して、上記出力線の電位を、（電源
電位Ｖｃｃ＋閾値電圧Ｖｔｈ）以上の電位に昇圧する第
２の昇圧回路と、上記出力線の電位を検出して、プリチ
ャージ期間にもワード線選択時にも常に、上記出力線の
電位を、（電源電位Ｖｃｃ＋閾値電圧Ｖｔｈ）以上の一
定電位に昇圧するように、上記第１の昇圧回路を制御す
る昇圧電位検出回路とを備えたことを特徴とするもので
ある。
導体記憶装置は、ワード線選択時に、該ワード線にスイ
ッチング素子を介して接続されて、上記ワード線の電位
を昇圧するための出力線と、上記出力線に電荷を供給し
て、上記出力線の電位を、（電源電位Ｖｃｃ＋閾値電圧
Ｖｔｈ）以上の電位に昇圧する第１の昇圧回路と、上記
出力線に電荷を供給して、上記出力線の電位を、（電源
電位Ｖｃｃ＋閾値電圧Ｖｔｈ）以上の電位に昇圧する第
２の昇圧回路と、上記出力線の電位を検出して、プリチ
ャージ期間にもワード線選択時にも常に、上記出力線の
電位を、（電源電位Ｖｃｃ＋閾値電圧Ｖｔｈ）以上の一
定電位に昇圧するように、上記第１の昇圧回路を制御す
る昇圧電位検出回路とを備えたことを特徴とするもので
ある。
【０００７】また、本発明（第２発明）の半導体記憶装
置は、上記第１発明の半導体記憶装置に於いて、上記第
２の昇圧回路は、ワード線選択時のみ、上記出力線の電
位を、（電源電位Ｖｃｃ＋閾値電圧Ｖｔｈ）以上の電位
に昇圧することを特徴とするものである。
置は、上記第１発明の半導体記憶装置に於いて、上記第
２の昇圧回路は、ワード線選択時のみ、上記出力線の電
位を、（電源電位Ｖｃｃ＋閾値電圧Ｖｔｈ）以上の電位
に昇圧することを特徴とするものである。
【０００８】更に、本発明（第３発明）の半導体記憶装
置は、上記第２発明の半導体記憶装置に於いて、上記第
２の昇圧回路には、ディレイ回路が接続されており、ワ
ード線が選択されてから、上記ディレイ回路により遅延
された一定時間経過後に、上記第２の昇圧回路の昇圧動
作を自動的に停止させることを特徴とするものである。
置は、上記第２発明の半導体記憶装置に於いて、上記第
２の昇圧回路には、ディレイ回路が接続されており、ワ
ード線が選択されてから、上記ディレイ回路により遅延
された一定時間経過後に、上記第２の昇圧回路の昇圧動
作を自動的に停止させることを特徴とするものである。
【０００９】また、本発明（第４発明）の半導体記憶装
置は、上記第１発明、第２発明、または第３発明の半導
体記憶装置に於いて、上記出力線を所定の電位に充電す
る充電回路を更に備えたことを特徴とするものである。
置は、上記第１発明、第２発明、または第３発明の半導
体記憶装置に於いて、上記出力線を所定の電位に充電す
る充電回路を更に備えたことを特徴とするものである。
【００１０】
【作用】上記構成によれば、上記ワード線を所定の電位
に昇圧するための出力線は、上記昇圧回路から電荷を供
給されて、昇圧する。このとき、昇圧電位検出回路は、
上記出力線の電位を検出して、上記出力線の電位を所定
の電位に維持するように、上記昇圧回路を制御するの
で、上記出力線の電位は、所定の電位に一定に維持され
ることになる。したがって、上記ワード線が上記出力線
に接続される毎に、上記ワード線の配線容量分の電荷の
みが、上記昇圧回路から、出力線を介して、上記ワード
線に供給され、一定電位に維持されている上記出力線の
配線容量分の電荷および上記出力線に継ながる他のコン
デンサの容量分の電荷が動くことはない。このため、消
費電力が抑えられる。
に昇圧するための出力線は、上記昇圧回路から電荷を供
給されて、昇圧する。このとき、昇圧電位検出回路は、
上記出力線の電位を検出して、上記出力線の電位を所定
の電位に維持するように、上記昇圧回路を制御するの
で、上記出力線の電位は、所定の電位に一定に維持され
ることになる。したがって、上記ワード線が上記出力線
に接続される毎に、上記ワード線の配線容量分の電荷の
みが、上記昇圧回路から、出力線を介して、上記ワード
線に供給され、一定電位に維持されている上記出力線の
配線容量分の電荷および上記出力線に継ながる他のコン
デンサの容量分の電荷が動くことはない。このため、消
費電力が抑えられる。
【００１１】
【実施例】以下、本発明を図示の実施例により詳細に説
明する。
明する。
【００１２】図１は本発明の第１の実施例のワード線昇
圧方式の半導体記憶装置の回路図である。図１におい
て、ＣＷ１はワード線Ｗ１が有する配線容量であって、
この配線容量の値は数ｐＦである。Ｃ２は出力線Ｂの配
線容量を含むコンデンサであって、このＣ２の容量の値
は上記ワード線Ｗ１の配線容量ＣＷ１よりもかなり大き
な数１０ｐＦ程度の値である。また、昇圧回路１は上記
出力線Ｂに電荷を供給して、出力線Ｂの電位を昇圧する
機能を有している。上記昇圧回路１は図４に示す構成か
らなっている。そして、昇圧電位検出回路としての電位
検出回路は、上記出力線Ｂの電位を検出して、上記出力
線Ｂの電位が（電源電位Ｖｃｃ＋閾値電圧Ｖｔｈ）以上
の所定の電位に維持されるように、上記昇圧回路１の動
作のオンオフを制御する。また、プリチャージ回路は、
図５に示す構成からなり、出力線Ｂを、（電源電位Ｖｃ
ｃ−閾値電圧Ｖｔｈ）まで充電するようになっている。
また、クランプ回路は、図６に示す構成からなり、出力
線Ｂの電位を、（電源電位Ｖｃｃ＋２Ｖｔｈ）以下に抑
える役目を果たしている。
圧方式の半導体記憶装置の回路図である。図１におい
て、ＣＷ１はワード線Ｗ１が有する配線容量であって、
この配線容量の値は数ｐＦである。Ｃ２は出力線Ｂの配
線容量を含むコンデンサであって、このＣ２の容量の値
は上記ワード線Ｗ１の配線容量ＣＷ１よりもかなり大き
な数１０ｐＦ程度の値である。また、昇圧回路１は上記
出力線Ｂに電荷を供給して、出力線Ｂの電位を昇圧する
機能を有している。上記昇圧回路１は図４に示す構成か
らなっている。そして、昇圧電位検出回路としての電位
検出回路は、上記出力線Ｂの電位を検出して、上記出力
線Ｂの電位が（電源電位Ｖｃｃ＋閾値電圧Ｖｔｈ）以上
の所定の電位に維持されるように、上記昇圧回路１の動
作のオンオフを制御する。また、プリチャージ回路は、
図５に示す構成からなり、出力線Ｂを、（電源電位Ｖｃ
ｃ−閾値電圧Ｖｔｈ）まで充電するようになっている。
また、クランプ回路は、図６に示す構成からなり、出力
線Ｂの電位を、（電源電位Ｖｃｃ＋２Ｖｔｈ）以下に抑
える役目を果たしている。
【００１３】上記実施例は、プリチャージ期間には、プ
リチャージ信号／ＰＲＥがＨレベルになると共にデコー
ダー回路のデコード信号ＡｉＲ，ＡｊＲおよびイネーブ
ル信号ＸＶＡＬＩＤは共にＬレベルになって、ワード線
Ｗ１が接地して、接地電位になると共に、出力線Ｂとワ
ード線Ｗ１は切り離される。また、上記出力線Ｂは、常
に上記昇圧回路１および上記電位検出回路によって、
（電源電位Ｖｃｃ＋閾値電圧Ｖｔｈ）以上の所定の電位
に維持されている。次に、ワード線選択時には、プリチ
ャージ信号／ＰＲＥがＬレベルになると共に上記デコー
ダー回路のデコード信号ＡｉＲ，ＡｊＲおよびイネーブ
ル信号ＸＶＡＬＩＤは共にＨレベルになって、ワード線
Ｗ１が、非接地になると共に出力線Ｂに継ながる。上記
出力線Ｂは、上記昇圧回路１および上記電位検出回路に
よって、常に（電源電位Ｖｃｃ＋閾値電圧Ｖｔｈ）以上
の所定の電位に維持されるようになっているので、上記
出力線Ｂに継ながったワード線Ｗ１は（電源電位Ｖｃｃ
＋閾値電圧Ｖｔｈ）以上の所定の電位になる。このと
き、上記ワード線Ｗ１は、ワード線Ｗ１の配線容量ＣＷ
１分の電荷を、上記昇圧回路１から、上記出力線Ｂを介
して受け取る。このとき出力線Ｂは常に一定の電位に維
持されているので、出力線Ｂの線間容量（数１０ｐＦ）
分の電荷および上記出力線Ｂに継ながるコンデンサの容
量（数１０ｐＦ）分の電荷は、上記ワード線選択時に動
かない。したがって、上記ワード線選択時に動く電荷
は、上記ワード線Ｗ１の配線容量ＣＷ１分（数ｐＦ）の
電荷のみである。このように、上記実施例では、ワード
線選択毎に動く電荷は、上記ワード線Ｗ１の配線容量Ｃ
Ｗ１分の電荷のみであるので、従来例の如くワード線の
配線容量分の電荷のみならず、出力線の線間容量分の電
荷および出力線に接続したコンデンサの容量分の電荷も
がワード線選択毎に動く場合に較べて、大幅に消費電力
を低減できる。
リチャージ信号／ＰＲＥがＨレベルになると共にデコー
ダー回路のデコード信号ＡｉＲ，ＡｊＲおよびイネーブ
ル信号ＸＶＡＬＩＤは共にＬレベルになって、ワード線
Ｗ１が接地して、接地電位になると共に、出力線Ｂとワ
ード線Ｗ１は切り離される。また、上記出力線Ｂは、常
に上記昇圧回路１および上記電位検出回路によって、
（電源電位Ｖｃｃ＋閾値電圧Ｖｔｈ）以上の所定の電位
に維持されている。次に、ワード線選択時には、プリチ
ャージ信号／ＰＲＥがＬレベルになると共に上記デコー
ダー回路のデコード信号ＡｉＲ，ＡｊＲおよびイネーブ
ル信号ＸＶＡＬＩＤは共にＨレベルになって、ワード線
Ｗ１が、非接地になると共に出力線Ｂに継ながる。上記
出力線Ｂは、上記昇圧回路１および上記電位検出回路に
よって、常に（電源電位Ｖｃｃ＋閾値電圧Ｖｔｈ）以上
の所定の電位に維持されるようになっているので、上記
出力線Ｂに継ながったワード線Ｗ１は（電源電位Ｖｃｃ
＋閾値電圧Ｖｔｈ）以上の所定の電位になる。このと
き、上記ワード線Ｗ１は、ワード線Ｗ１の配線容量ＣＷ
１分の電荷を、上記昇圧回路１から、上記出力線Ｂを介
して受け取る。このとき出力線Ｂは常に一定の電位に維
持されているので、出力線Ｂの線間容量（数１０ｐＦ）
分の電荷および上記出力線Ｂに継ながるコンデンサの容
量（数１０ｐＦ）分の電荷は、上記ワード線選択時に動
かない。したがって、上記ワード線選択時に動く電荷
は、上記ワード線Ｗ１の配線容量ＣＷ１分（数ｐＦ）の
電荷のみである。このように、上記実施例では、ワード
線選択毎に動く電荷は、上記ワード線Ｗ１の配線容量Ｃ
Ｗ１分の電荷のみであるので、従来例の如くワード線の
配線容量分の電荷のみならず、出力線の線間容量分の電
荷および出力線に接続したコンデンサの容量分の電荷も
がワード線選択毎に動く場合に較べて、大幅に消費電力
を低減できる。
【００１４】次に、第２の実施例を図２に示す。この実
施例は、前述の第１の実施例の昇圧回路１に替えて、昇
圧回路２と昇圧回路３を備える点のみが第１の実施例と
異なる部分である。したがって、前述の第１の実施例と
同一の部分には同一番号、同一記号を付して、前述の第
１の実施例と異なる部分を重点的に説明する。
施例は、前述の第１の実施例の昇圧回路１に替えて、昇
圧回路２と昇圧回路３を備える点のみが第１の実施例と
異なる部分である。したがって、前述の第１の実施例と
同一の部分には同一番号、同一記号を付して、前述の第
１の実施例と異なる部分を重点的に説明する。
【００１５】上記第２の実施例は、出力線Ｂに接続した
昇圧能力の大きな昇圧回路２と、イネーブル信号ＸＶＡ
ＬＩＤが入力される信号線と上記出力線Ｂとの間に接続
され、普通の昇圧能力を有する昇圧回路３とを備えてい
る。上記昇圧回路３は、ワード線選択毎に、ワード線Ｗ
１が一回動作したときの、ワード線Ｗ１の電位低下分を
最小動作サイクル期間内に補償する。また、上記昇圧能
力が大きな昇圧回路２は、電源立ち上げ時に、出力線Ｂ
を高速に昇圧することができる。
昇圧能力の大きな昇圧回路２と、イネーブル信号ＸＶＡ
ＬＩＤが入力される信号線と上記出力線Ｂとの間に接続
され、普通の昇圧能力を有する昇圧回路３とを備えてい
る。上記昇圧回路３は、ワード線選択毎に、ワード線Ｗ
１が一回動作したときの、ワード線Ｗ１の電位低下分を
最小動作サイクル期間内に補償する。また、上記昇圧能
力が大きな昇圧回路２は、電源立ち上げ時に、出力線Ｂ
を高速に昇圧することができる。
【００１６】次に、第３の実施例を図３に示す。この実
施例は、前述の第２の実施例の昇圧回路３とイネーブル
信号ＸＶＡＬＩＤが入力される信号線との間に、ディレ
イ回路およびナンドゲートとインバータを接続した点の
みが、前述の第２の実施例と異なる部分である。したが
って、前述の第２の実施例と同一の部分には同一番号、
同一記号を付して、前述の第２の実施例と異なる部分を
重点的に説明する。
施例は、前述の第２の実施例の昇圧回路３とイネーブル
信号ＸＶＡＬＩＤが入力される信号線との間に、ディレ
イ回路およびナンドゲートとインバータを接続した点の
みが、前述の第２の実施例と異なる部分である。したが
って、前述の第２の実施例と同一の部分には同一番号、
同一記号を付して、前述の第２の実施例と異なる部分を
重点的に説明する。
【００１７】上記第３の実施例の昇圧回路３は、イネー
ブル信号ＸＶＡＬＩＤがＬレベルからＨレベルに切り換
わった後、ディレイ回路が設定する一定時間だけ経過す
ると、自動的に動作を停止する。すなわち、上記昇圧回
路３は、ワード線Ｗ１が一回動作したときのワード線Ｗ
１の電位低下分を補償した後に、一定時間経過すると自
動的に停止する。したがって、昇圧回路３が消費する電
力を低減できる。
ブル信号ＸＶＡＬＩＤがＬレベルからＨレベルに切り換
わった後、ディレイ回路が設定する一定時間だけ経過す
ると、自動的に動作を停止する。すなわち、上記昇圧回
路３は、ワード線Ｗ１が一回動作したときのワード線Ｗ
１の電位低下分を補償した後に、一定時間経過すると自
動的に停止する。したがって、昇圧回路３が消費する電
力を低減できる。
【００１８】
【発明の効果】以上の説明より明らかなように、本発明
の半導体記憶装置は、昇圧電圧検出回路が、ワード線を
所定の電位に昇圧するための出力線の電位を検出すると
共に、上記出力線に電荷を供給して上記出力線を昇圧す
る昇圧回路を、上記出力線の電位を所定の電位に維持す
るように制御するので、上記出力線の電位を、所定の電
位に一定に維持できることになる。このため、上記ワー
ド線を所定の電位に昇圧するために、上記ワード線を上
記出力線に接続する毎に、上記ワード線の配線容量分の
電荷のみを、上記昇圧回路から上記出力線を介して、上
記ワード線に供給すればよいので、従来の如くワード線
を出力線に接続する毎に、上記ワード線の配線容量分の
電荷に加えて、出力線の配線容量分の電荷および出力線
に継ながる充電用のコンデンサの容量分の電荷を動かす
場合に較べて、大幅に消費電力を低減できる。
の半導体記憶装置は、昇圧電圧検出回路が、ワード線を
所定の電位に昇圧するための出力線の電位を検出すると
共に、上記出力線に電荷を供給して上記出力線を昇圧す
る昇圧回路を、上記出力線の電位を所定の電位に維持す
るように制御するので、上記出力線の電位を、所定の電
位に一定に維持できることになる。このため、上記ワー
ド線を所定の電位に昇圧するために、上記ワード線を上
記出力線に接続する毎に、上記ワード線の配線容量分の
電荷のみを、上記昇圧回路から上記出力線を介して、上
記ワード線に供給すればよいので、従来の如くワード線
を出力線に接続する毎に、上記ワード線の配線容量分の
電荷に加えて、出力線の配線容量分の電荷および出力線
に継ながる充電用のコンデンサの容量分の電荷を動かす
場合に較べて、大幅に消費電力を低減できる。
【図１】本発明の半導体記憶装置の第１の実施例の回路
図である・
図である・
【図２】本発明の第２の実施例の回路図である。
【図３】本発明の第３の実施例の回路図である。
【図４】上記第１の実施例の昇圧回路１の回路図であ
る。
る。
【図５】上記第１の実施例のプリチャージ回路の回路図
である。
である。
【図６】上記第１の実施例のクランプ回路の回路図であ
る。
る。
【図７】従来の半導体記憶装置の回路図である。
【図８】従来の半導体記憶装置のタイミング図である。
Ｗ１ ワード線
Ｂ 出力線
Claims (4)
- 【請求項１】 ワード線選択時に、該ワード線にスイッ
チング素子を介して接続されて、上記ワード線の電位を
昇圧するための出力線と、上記出力線に電荷を供給し
て、上記出力線の電位を、（電源電位Ｖｃｃ＋閾値電圧
Ｖｔｈ）以上の電位に昇圧する第１の昇圧回路と、上記
出力線に電荷を供給して、上記出力線の電位を、（電源
電位Ｖｃｃ＋閾値電圧Ｖｔｈ）以上の電位に昇圧する第
２の昇圧回路と、上記出力線の電位を検出して、プリチ
ャージ期間にもワード線選択時にも常に、上記出力線の
電位を、（電源電位Ｖｃｃ＋閾値電圧Ｖｔｈ）以上の一
定電位に維持するように、上記第１の昇圧回路を制御す
る昇圧電位検出回路とを備えたことを特徴とする半導体
記憶装置。 - 【請求項２】 上記第２の昇圧回路は、ワード線選択時
のみ、上記出力線の電位を、（電源電位Ｖｃｃ＋閾値電
圧Ｖｔｈ）以上の電位に昇圧することを特徴とする、請
求項１に記載の半導体記憶装置。 - 【請求項３】 上記第２の昇圧回路には、ディレイ回路
が接続されており、ワード線が選択されてから、上記デ
ィレイ回路により遅延された一定時間経過後に、上記第
２の昇圧回路の昇圧動作を自動的に停止させることを特
徴とする、請求項２に記載の半導体記憶装置。 - 【請求項４】 上記出力線を所定の電位に充電する充電
回路を更に備えたことを特徴とする、請求項１から３ま
での何れかに記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001189106A JP3370656B2 (ja) | 2001-06-22 | 2001-06-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001189106A JP3370656B2 (ja) | 2001-06-22 | 2001-06-22 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33185690A Division JP3243249B2 (ja) | 1990-11-28 | 1990-11-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002015576A JP2002015576A (ja) | 2002-01-18 |
| JP3370656B2 true JP3370656B2 (ja) | 2003-01-27 |
Family
ID=19028079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001189106A Expired - Fee Related JP3370656B2 (ja) | 2001-06-22 | 2001-06-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3370656B2 (ja) |
-
2001
- 2001-06-22 JP JP2001189106A patent/JP3370656B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002015576A (ja) | 2002-01-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6343044B1 (en) | Super low-power generator system for embedded applications | |
| US5889719A (en) | Semiconductor memory device | |
| US20020093854A1 (en) | Method and circuit for regulating the output voltage from a charge pump circuit, and memory device using same | |
| KR100562654B1 (ko) | 균등화신호(ｂｌｅｑ) 구동회로 및 이를 사용한 반도체메모리 소자 | |
| JP2812230B2 (ja) | バイアス電圧発生回路 | |
| JP4834261B2 (ja) | 昇圧電源発生回路 | |
| JPH0684358A (ja) | ビット線の電圧スイングが制限された半導体メモリ用センス回路 | |
| KR19980015269A (ko) | 반도체 메모리장치의 내부 승압 전압 발생기 | |
| US5881012A (en) | Semiconductor integrated circuit | |
| US4731552A (en) | Boost signal generator with bootstrap means | |
| KR100309602B1 (ko) | 전위검출회로에서의전력소비를감소시키는반도체장치 | |
| US20020000869A1 (en) | Charge pump circuit with bypass transistor | |
| US7876637B2 (en) | Semiconductor device and memory | |
| JPH087567A (ja) | 半導体記憶装置 | |
| US6882215B1 (en) | Substrate bias generator in semiconductor memory device | |
| US6762970B2 (en) | Flash memory device | |
| KR950014256B1 (ko) | 낮은 전원전압을 사용하는 반도체 메모리장치 | |
| JP3370656B2 (ja) | 半導体記憶装置 | |
| JP3243249B2 (ja) | 半導体記憶装置 | |
| US6483756B2 (en) | Sequence circuit and semiconductor device using sequence circuit | |
| US8194484B2 (en) | Circuit precharging DRAM bit line | |
| KR100200764B1 (ko) | 승압 전원 전압 감지 회로 | |
| JPH0935476A (ja) | 可変プレート電圧発生回路を具備する半導体メモリ装置 | |
| US20040080987A1 (en) | Leakage control circuit | |
| JP2003517694A (ja) | 改良されたワードラインブースト回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081115 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091115 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |