JP2014526767A

JP2014526767A - マルチポートｓｒａｍのための適応型読取りワード線電圧ブースティング装置および方法

Info

Publication number: JP2014526767A
Application number: JP2014529988A
Authority: JP
Inventors: マニシュ・ガーグ; マイケル・タイタン・ファン; デイヴィッド・ポール・ホフ; クァン・ヌグイェン
Original assignee: クアルコム，インコーポレイテッド
Priority date: 2011-09-12
Filing date: 2012-09-12
Publication date: 2014-10-06
Anticipated expiration: 2032-09-12
Also published as: CN103797539B; EP2756501A1; CN103797539A; JP5724045B2; KR101585551B1; US8659972B2; US20130064031A1; KR20140063800A; WO2013040066A1; EP2756501B1

Abstract

本発明の実施形態は、必要なときにプロセス-電圧-温度変動に応答してSRAM(スタティックランダムアクセスメモリ)(104)への供給電圧を適応的にブーストするためのシステムおよび方法を対象とする。実施形態は、SRAMにおける典型的なメモリセル(104)および読出し回路(102)をシミュレートするクリティカルパス(114)を含む。クリティカルパスのワード線入力ポート(123)にトリガ信号を印加し、クリティカルパスの出力(125)を参照ラッチ信号(127)と比較することによって、SRAMの読出し回路への供給電圧をブーストすべきときの指示が提供される。

Description

米国特許法第119条による優先権の主張
本特許出願は、本出願の譲受人に譲渡され、参照により本明細書に明確に組み込まれる、2011年9月12日に出願されたAPPARATUS FOR ADAPTIVE READ WORD-LINE BOOSTING WITHIN A MULTI-PORT SRAMと題する米国仮出願第61/533,647号の優先権を主張する。

本発明は電子回路に関し、より詳細には、スタティックランダムアクセスメモリに関する。

スタティックランダムアクセスメモリ(SRAM)は、不揮発性で、電力散逸が少なく、高速動作に適用可能な一般的なタイプである。

SRAMメモリセルの一例が、図5に示されている。これはいわゆる8トランジスタ(8T)型SRAMセルであり、セル内の8個のトランジスタがM1〜M8と標示されている。図5では、書込みワード線がWWLと標示され、書込みビット線およびその相補物がそれぞれWBLおよびWBL#と標示され、読取りワード線がRWLと標示され、読取りビット線がRBLと標示されている。

図5に示すSRAMセルの動作はよく知られており、詳細に説明する必要はないが、後述する実施形態を誘導するためにセルのいくつかの特徴について論じることは、教育上有益である。

よく知られているように、トランジスタM1〜M4が、メモリセルの状態を記憶するために2つの交差結合インバータを構成する。パストランジスタM5およびM6により、メモリセルの状態を書込み動作中に変更することができ、パストランジスタM7およびプルダウントランジスタM8により、メモリセルの状態を読取り動作中に感知することができる。読取り動作が実行される前に、読取りビット線RBLが供給電圧Vddにプリチャージされ、読取りワード線RWLに供給電圧が提供されて読取りが実行されるときに、メモリセルの状態に応じて、読取りビット線RBLが基板電圧Vssにプルダウンされるか、または供給電圧Vddにとどまる。

いわゆる弱いビットは、理想的なメモリセルと比較して比較的低い電流容量を有するメモリセルである。この劣化は通常、プロセス-電圧-温度(PVT)デバイス変動に起因する。弱いビットのセル読取り電流(cell-read-current)は、たとえばSRAMキャッシュメモリのパフォーマンスに影響を与え、かかるパフォーマンスを劣化させ得る。また弱いビットでは、しきい値電圧の高まりに起因して電圧感度が高まり、その結果、供給電圧のノイズに起因するパフォーマンス劣化よりも激しいパフォーマンス劣化が生じ得る。

プロセス変動はまた、8T型セルの最低書込み電圧(Vmin)を限定し、これは、SRAMキャッシュを用いる単一レールプロセッサ回路の全体の最低動作電圧を決める。モバイルプロセッサは、積極的な電力仕様に従って動作することが求められる場合があり、したがって、8T型セルのV_minを低下させることは重要である。

本発明の実施形態は、必要なときにプロセス-電圧-温度変動に応答して適応的にSRAMへの供給電圧をブーストするためのシステムおよび方法を対象とする。

一実施形態では、電圧ブースト発生器がメモリセルへの供給電圧をブーストする。この実施形態は、クロック信号に応答してトリガ信号および参照ラッチ信号を提供するための制御回路を含む。参照ラッチ信号は、トリガ信号に対して遅延する。トリガ信号を遅延させるために制御回路に遅延回路が結合される。遅延回路に結合されたワード線入力ポートを有するメモリセルアレイが、遅延したトリガ信号を受信する。メモリセルアレイは、遅延したトリガ信号に応答して読取りビット線信号セットを提供する。読取りビット線信号セットはラッチに提供され、このラッチは参照ラッチ信号によって制御される。ラッチの出力は電圧ブースト発生器に対し、メモリセルに提供される供給電圧をブーストすべきときをシグナリングする。

添付の図面は、本発明の実施形態の説明を助けるために提示され、実施形態の限定ではなく、実施形態の例示のためのみに提供される。

一実施形態による回路の高レベル図である。図1の回路の様々なポートにおける波形を示す図である。図1の実施形態で使用され得る電圧ブースト発生器の一例の図である。一実施形態による方法を示す図である。図1の実施形態で使用され得る8トランジスタ型メモリセルを示す図である。一実施形態が適用例を発見し得るセルラー電話ネットワークを示す図である。

本発明の特定の実施形態を対象とする以下の説明および関連する図面で、本発明の態様を開示する。本発明の範囲から逸脱することなく、代替的な実施形態を考案することができる。さらに、本発明の関連する詳細を不明瞭にしないように、本発明のよく知られている要素は詳細に記載されないか、または省略される。

「本発明の実施形態」という用語は、本発明のすべての実施形態が、論じられた特徴、利点または動作モードを含むことを必要としない。

本明細書で使用される用語は、特定の実施形態の説明のみを目的とするものであり、本発明の実施形態を限定するものではない。本明細書で使用する単数形「a」、「an」、および「the」は、文脈が別段に明確に示すのでなければ、複数形をも含むものとする。さらに、「備える(comprises)」、「備えている(comprising)」、「含む(includes)」、および/または「含んでいる(including)」という用語は、本明細書で使用されると、述べられた特徴、整数、ステップ、動作、要素、および/または構成要素の存在を明示するが、1つもしくは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および/またはそれらのグループの存在もしくは追加を排除しないことが理解されよう。

さらに、多くの実施形態が、たとえば、コンピューティングデバイスの要素によって実行されるべき一連のアクションに関して説明される。特定の回路(たとえば、特定用途向け集積回路(ASIC))、1つもしくは複数のプロセッサによって実行されるプログラム命令、または両方の組合せが、本明細書で説明する様々なアクションを実行し得る。さらに、本明細書で説明する一連のアクションは、実行時に、関連するプロセッサに本明細書で説明する機能を実行させるコンピュータ命令の対応するセットを記憶した、任意の形式のコンピュータ可読記憶媒体内で完全に具現化されるものと見なすことができる。したがって、本発明の様々な態様は、すべてが特許請求される主題の範囲内に入ることが企図されている多数の異なる形式で具現化できる。さらに、本明細書で説明する実施形態ごとに、任意のそのような実施形態の対応する形式を、たとえば、記載のアクションを実行する「ように構成された論理」として本明細書で説明することがある。

別個の読取りポートおよび書込みポートを備えた、8T型メモリセルを含むSRAMを有するモバイルプロセッサにおいて、セル書込み最低電圧Vminおよびセル読取り電流が、ワード線(WL)電圧をブーストすることによって改善され得る。ワード線電圧は、読取りワード線電圧または書込みワード線電圧を包含するものである。WL電圧を引き上げることによって、書込みマージンおよび弱いビットセルのセル読取り電流が大幅に改善され得る。

しかしながら、電圧ブースティング方式を実施することに関連する領域および電力のコストがあり得る。さらに、プロセス技術で許容される公称電圧よりも高い電圧で動作することに関連する信頼性リスクの上昇があり得る。このコストおよび信頼性リスクを軽減するために、実施形態は、必要なときにPVT変動に応答してWL電圧を適応的にブーストする。

図1は、1つまたは複数のメモリセルに関連する読取り論理に、Vdd_BOOSTとして示されるブーストされた供給電圧を提供するための一実施形態を示している。図1において、読取り論理が102と標示され、典型的なメモリセルが104と標示されている。レール106は、供給電圧Vddを提供する。ブーストされた電圧Vdd_BOOSTは、供給電圧Vdd以上であり、電圧ブースト発生器108によって提供される。

電圧Vdd_BOOSTは、レベルシフタバッファ109に提供される。レベルシフタバッファ109への入力ポート111は、図1においてRWL_SIGNALとして示される読取りワード線信号を受信する。RWL_SIGNALは、アサートされたときにVssから電圧Vddにもたらされる。レベルシフタバッファ109の出力ポートは、読取り論理102の読取りワード線(RWL)110に接続されている。読取り動作を開始するためにRWL_SIGNALがアサートされたときに、読取り論理102内の1つまたは複数のトランジスタゲートに電圧Vdd_BOOSTが提供されるように、レベルシフタバッファ109は、入力ポート111に印加される電圧を変える。読取り動作中に、読取りビット線(RBL)112は、メモリセル104の状態を示す電圧を提供する。

たとえば、SRAMセルでは、読取り動作を実行する前に供給電圧VddにRBL112がプリチャージされる。メモリセルを読み取るとき、メモリセルの状態および読取り論理により、RBL112はメモリセルの状態に応じて、基板電圧Vssにローにプルされるか、または供給電圧Vddにとどまる。ここでは、「状態」は、メモリセルに記憶されている1ビットの情報を指す。

メモリセル104と読取り論理102との組合せは、図5に記述する8T型SRAMセルの抽象化と見なされ得る。ただし、実施形態は、SRAMメモリセルに限定されない。ブーストされた電圧が8T型SRAMセルに印加される例を続けると、ブーストされたワード線電圧は、図5の例の場合はRWL110、または図5のWWL線(説明を容易にするために図1に示していない)であり得る。

破線114内に示す回路ブロックは、PVT変動に起因する前述の劣化問題を軽減するために、ブーストされた電圧がワード線に印加されるべきときを感知するための回路を備える。そのような回路は、読取りアクセススラックセンサー(RASS:Read Access Slack Sensor)と命名され、RASS114と呼ばれる。RASS114は電圧ブースト発生器108に対し、出力ポート116で制御信号BOOST_CTRLを提供する。制御信号BOOST_CTRLは、電圧信号Vdd_BOOSTが供給電圧Vddよりも大きくなるべきときをシグナリングする。

図1においてSYS_CLKとして示される(システムクロックによって生成される)クロック信号が、制御機能ユニット120の入力ポート118に提供される。クロック信号に応答して、制御機能ユニット120はトリガ信号TRIGおよび参照ラッチ信号REF_LATCHを提供する。制御機能ユニット120は、ある特定の時間において、トリガ信号および参照ラッチ信号をアサートし、この場合、参照ラッチ信号REF_LATCHはトリガ信号TRIGに遅行する。いくつかの実施形態の場合、制御機能ユニット120は、クロック信号SYS_CLKの1つおきの立上りエッジでトリガ信号TRIGをアサートし、トリガ信号TRIGがアサートされたときの立上りエッジの直後のクロック信号SYS_CLKの立上りエッジで参照ラッチ信号REF_LATCHをアサートする。そのような特定の例では、参照ラッチ信号REF_LATCHはトリガ信号TRIGに1クロック周期だけ遅行する。ただし、他の実施形態は、トリガ信号TRIGと参照ラッチREF_LATCH信号との間のタイムラグが1クロック周期未満になるようなものであり得る。

トリガ信号TRIGは、プログラマブル論理遅延122に印加される。プログラマブル論理遅延122は、メモリセルの読取り論理102、たとえば図5の8T型SRAMメモリセルの読取り論理(トランジスタM7およびM8)ならびにメモリセルの周囲に沿った他のスタック論理ゲートおよび非スタック論理ゲートに関連する読取りアクセスパスをモデル化する。

図1に示す実施形態では、プログラマブル論理遅延122は、柔軟性を考慮してプログラム可能であるように設計される。ただし、いくつかの実施形態の場合、プログラマブル論理遅延122の代わりに非プログラマブル遅延回路が用いられ得る。

プログラマブル論理遅延122によって提供された出力信号は、図1ではLOGIC_OUTとして示されている。この出力信号は、ある意味ではトリガ信号TRIGの遅延バージョンであり、PVT変動に起因するSRAMメモリセルに関連する読取り論理の信号遅延を模倣する論理信号である。

LOGIC_OUT信号は、メモリセルアレイ124のワード線入力ポート123に提供される。ワード線入力ポートは、読取りワード線ポートまたは書込みワード線ポートであり得る。メモリセルアレイ124は、並列および直列接続8T型SRAMメモリセルの組合せで構成された複数のメモリセルを備え、各メモリセルは、読取り論理102を含むメモリセル104と同じレイアウトを有する。メモリセル129は、メモリセルアレイ124内のメモリセルがメモリセル104および読取り論理102と同じレイアウトを有することを示すように、メモリセルアレイ124内に示されている。並列および直列接続メモリセルの組合せは、様々なPVT条件における平均読取り遅延を追跡し、システムの予想される弱いビット遅延に等しく設定される遅延をシミュレートする。

メモリセルアレイ124の出力は、システムメモリSRAMにおけるメモリセルのRBL信号を模倣する1つまたは複数の信号を含む。これらの信号は、図1ではRBL<1:N>として示され、N個の信号があることを示している。信号は、ラッチ入力ポート125でラッチ126に提供される。ラッチ126は、参照ラッチ入力ポート127において参照ラッチ信号REF_LATCHによってクロック制御される。REF_LATCHが論理HIGHであるときにRBL<1:N>によって表される信号のうちの少なくとも1つが論理HIGHである場合、BOOST_CTRLとして示されるラッチ126の出力は論理HIGHにプルされる。これにより、電圧ブースト発生器108は、供給電圧Vddを超える電圧Vdd_BOOSTをブーストする。

プログラマブル論理遅延122とメモリセルアレイ124との組合せは、クリティカルパス遅延をもたらす。このクリティカルパス遅延は、PVT変動に起因するシステムメモリSRAM内の典型的なメモリセルおよび読取り論理のクリティカルパス遅延を模倣する。トリガ信号および参照ラッチ信号が1クロック周期だけ異なる図1の特定の実施形態では、クリティカルパス遅延に起因してトリガ信号が直面する遅延が1クロック周期以上であるときに、BOOST_CTRL信号は論理HIGHにプルされる。そのようなクリティカルパス遅延は、システムメモリSRAM内のメモリセルがパフォーマンスを劣化させていることを示している。この条件下でワード線に印加される電圧をブーストすることによって、実施形態がPVT変動に起因するメモリセルの読取りおよびメモリセルへの書込みのパフォーマンス劣化を軽減することが期待される。

図2は、RASS114に関係する様々な信号の波形を示している。信号SYS_CLK、TRIG、LOGIC_OUT、RBL<1:N>、REF_LATCH、およびBOOST_CTRLが、図2において、それらのそれぞれの波形の隣に示されている。図2によって表される特定の実施形態において、クロック信号SYS_CLKの立上りエッジの直後にトリガ信号TRIGがアサートされることに留意されたい。トリガ信号TRIGと論理信号LOGIC_OUTとの間の遅延は、プログラマブル論理遅延122によってもたらされる遅延である。論理信号LOGIC_OUTとRBL<1:N>(この例ではN = 6)を構成している様々な信号との間の様々な遅延は、メモリセルアレイ124によってもたらされる遅延である。

図2に示す特定の実施形態において、制御機能ユニット120は参照ラッチ信号REF_LATCHを、トリガ信号TRIGに対して1クロック周期だけ遅延させる。参照ラッチ信号REF_LATCHが立ち上がり始めるときに、RBL<1:N>における最後の波形はまだ完全に落ちてはいないので、図2においてBOOST_CTRL波形に関して示すように、ラッチ126は制御信号BOOST_CTRLを論理HIGHにプルする。この信号がハイにプルされることで、前述のように、RASS114は電圧ブースト発生器108に対し、供給電圧Vddよりも高い電圧Vdd_BOOSTをブーストするようにシグナリングする。

多くの回路が、供給電圧をブーストするための回路設計の当業者によく知られており、そのような回路は、一実施形態において電圧ブースト発生器108に使用され得る。図3は、電圧ブースト発生器108の機能を実施するための回路の一例を提供している。

図3を参照すると、制御信号BOOST_CTRLは、NANDゲート302の入力ポートのうちの1つに提供され、ブーストクロック信号BOOST_CLKは、NANDゲート302の他方の入力ポートに提供される。ブーストクロック信号BOOST_CLKは、読取りビット線RBL112が読取り動作中に基板電圧Vssにプルされているときのみ、論理HIGHに行くように設定され得る。このようにして、読取りビット線が論理LOW(Vss)にプルされているときのみ、供給電圧Vddを超えて電圧Vdd_BOOSTがブーストされる。これは、読取りのデータの完全性を確保するのを支援する。

信号BOOST_CLKおよび信号BOOST_CTRLのうちの少なくとも1つが論理LOW(Vss)であるとき、パストランジスタ304はOFFであり、プルダウントランジスタ306はONであり、結果的にパストランジスタ308はONである。これは、供給電圧Vddに対する電圧信号Vdd_BOOSTを設定し、VddにキャパシタC1、C2およびC3をチャージする。

制御信号BOOST_CTRLが論理HIGHにプルされるときにブーストクロック信号BOOST_CLKも論理HIGHにあるとき、パストランジスタ304はONであり、プルダウントランジスタ306はOFFであり、これは結果的にパストランジスタ308をOFFに維持する。これにより供給電圧レール106は、電圧信号Vdd_BOOSTと標示された出力ポートから隔離される。また、キャパシタC1の端子310を論理HIGHに持って来て、電圧Vdd_BOOSTを供給している出力ポートにおいて電圧をブーストする。

さらに、BOOST_CTRLとBOOST_CLKの両方が論理HIGH電圧にある中、信号PROG1が論理HIGHに設定された場合、キャパシタC2の端子312を論理HIGHに持って来て、同じく、電圧Vdd_BOOSTを供給している出力ポートにおいて電圧をブーストする。同様に、信号PROG2が論理HIGHに設定された場合、キャパシタC3の端子314を論理HIGHに持って来て、同じく、電圧Vdd_BOOSTを供給している出力ポートにおいて電圧をブーストする。

プログラミング信号PROG1およびPROG2が、キャパシタC2およびC3も電圧Vdd_BOOSTをブーストしているかどうかを判断することがわかる。このようにして、これらのプログラミング信号は、供給電圧がブーストされる量を調整するために使用され得る。さらなるプログラミング信号とともにさらなるキャパシタおよび関連する回路構成要素を追加することにより、供給電圧のブーストが高まることになる。

図4は、一実施形態によるフロー図を示している。機能ブロック402は、クロック信号に応答してトリガ信号をアサートし、機能ブロック404は、トリガ信号に対して参照ラッチ信号を遅延させる。いくつかの実施形態の場合、この遅延は1クロック周期に等しい。機能ブロック406は、クリティカルパスにトリガ信号を提供する。クリティカルパスは、システムメモリの読取りパスをシミュレートする。機能ブロック408は、参照ラッチ信号が論理HIGHにあるときにクリティカルパスの出力が論理HIGHにあるという条件で、読取り動作中にワード線に印加される供給電圧をブーストする。

機能ブロック408は、次のように一般化され得る。クリティカルパスの出力および参照ラッチ信号がいずれも論理HIGHにある条件が、ある指定時間(図4の特定の実施形態では、指定時間は1クロック周期に等しい)よりも長くかかる読取り動作を示す論理関係をこれらの信号が満たす条件に置き換えられ得る。

実施形態は、セルラー電話ネットワークなどの多数のシステムに普及した適用例を発見することができる。たとえば、図6は、基地局604A、604Bおよび604Cを備えるセルラー電話ネットワーク602を示している。図6は、606と標示された通信デバイスを示しており、これはモバイルセルラー通信デバイス、たとえば、いわゆるスマートフォン、タブレット、またはセルラー電話ネットワークに適した何らかの他の種類の通信デバイスであり得る。通信デバイス606は、モバイルである必要はない。図6の特定の例では、通信デバイス606は、基地局604Cに関連するセル内に位置する。矢印608および610は、それぞれアップリンクチャネルおよびダウンリンクチャネルを図示しており、これによって通信デバイス606は基地局604Cと通信する。

実施形態は、たとえば、通信デバイス606もしくは基地局604C、または両方に関連するデータ処理システムにおいて使用され得る。図6は、本明細書で説明する実施形態が用いられ得る多くの適用例のうちのたった1つの適用例を示している。

情報および信号は、多種多様な技術および技法のいずれかを使用して表すことができることが当業者には諒解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表され得る。

さらに、本明細書で開示した実施形態に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装できることが、当業者には諒解されよう。ハードウェアとソフトウェアとのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップを、上記では概してそれらの機能に関して説明した。そのような機能をハードウェアとして実装するか、またはソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本発明の範囲からの逸脱を生じるものと解釈すべきではない。

本明細書で開示した実施形態と関連して説明した方法、シーケンス、および/またはアルゴリズムは、ハードウェアで、プロセッサによって実行されるソフトウェアモジュールで、またはその2つの組合せで直接実施され得る。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野で知られている任意の他の形態の記憶媒体中に常駐し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、かつ記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。

したがって、本発明の一実施形態は、メモリ読取り動作中にワード線の電圧を適応的にブーストするための方法を実施するコンピュータ可読媒体を含んでもよい。したがって、本発明は図示の例に限定されず、本明細書で説明した機能を実行するためのいかなる手段も、本発明の実施形態中に含まれる。

上記の開示は本発明の例示的な実施形態を示すが、添付の特許請求の範囲によって規定される本発明の範囲から逸脱することなく、本明細書において様々な変更および修正を行えることに留意されたい。本明細書で説明した本発明の実施形態による方法クレームの機能、ステップおよび/またはアクションは、特定の順序で実行されなくてもよい。さらに、本発明の要素は、単数形で説明または特許請求されていることがあるが、単数形に限定することが明示的に述べられていない限り、複数形が企図される。

M1 トランジスタ
M2 トランジスタ
M3 トランジスタ
M4 トランジスタ
M5 パストランジスタ
M6 パストランジスタ
M7 パストランジスタ、トランジスタ
M8 プルダウントランジスタ、トランジスタ
102 読取り論理
104 メモリセル
106 レール、供給電圧レール
108 電圧ブースト発生器
109 レベルシフタバッファ
110 読取りワード線(RWL)
111 入力ポート
112 読取りビット線(RBL)
114 破線、RASS
116 出力ポート
118 入力ポート
120 制御機能ユニット
122 プログラマブル論理遅延
123 ワード線入力ポート
124 メモリセルアレイ
125 ラッチ入力ポート
126 ラッチ
127 参照ラッチ入力ポート
129 メモリセル
302 NANDゲート
304 パストランジスタ
306 プルダウントランジスタ
308 パストランジスタ
310 端子
312 端子
314 端子
C1 キャパシタ
C2 キャパシタ
C3 キャパシタ
602 セルラー電話ネットワーク
604A 基地局
604B 基地局
604C 基地局
606 通信デバイス
608 矢印
610 矢印

Claims

供給電圧を有するレール(106)と、
前記レールに結合されたメモリセル(104)と、
前記メモリセルに提供されるブーストされた供給電圧を発生させるための電圧ブースト発生器(108)と、
クロック信号(118)に応答してトリガ信号および参照ラッチ信号を提供するための制御回路(120)であって、前記参照ラッチ信号は前記トリガ信号に対して遅延する、制御回路と、
前記トリガ信号を遅延させるために前記制御回路に結合された遅延回路(122)と、
前記遅延したトリガ信号を受信するために前記遅延回路に結合されたワード線入力ポート(123)を有するメモリセルアレイ(124)であって、前記遅延したトリガ信号に応答して読取りビット線信号セット(125)を提供するためのメモリセルアレイと、
前記参照ラッチ信号を受信するための参照ラッチ入力ポート(127)、前記読取りビット線信号セットを受信するためのラッチ入力ポートセット、および前記ブーストされた供給電圧が前記供給電圧よりも大きくなるべきときを前記電圧ブースト発生器にシグナリングするための出力ポート(116)を備えるラッチ(126)と
を備える装置。
前記遅延回路はプログラム可能である、請求項1に記載の装置。
前記ワード線入力ポートは、読取りワード線入力ポートおよび書込みワード線入力ポートからなるグループから選択される、請求項1に記載の装置。
前記メモリセルアレイは、前記メモリセルと同じレイアウトを有するメモリセル(129)を備える、請求項1に記載の装置。
前記メモリセルアレイは、直列に接続されたメモリセル(129)を備える、請求項1に記載の装置。
前記メモリセルアレイは、並列に接続されたメモリセル(129)を備える、請求項1に記載の装置。
前記メモリセルは、前記ブーストされた供給電圧を受信するために前記電圧ブースト発生器に接続された読取りワード線を備える、請求項1に記載の装置。
前記メモリセルアレイはメモリセルを備え、各メモリセルは、前記メモリセルと同じレイアウトを有する、請求項7に記載の装置。
前記ワード線入力ポートは、読取りワード線入力ポートおよび書込みワード線入力ポートからなるグループから選択される、請求項8に記載の装置。
前記クロック信号はクロック周期を有し、前記制御回路は前記参照ラッチ信号を、前記トリガ信号に対して1クロック周期だけ遅延させる、請求項9に記載の装置。
クロック信号に応答してトリガ信号をアサートするステップ(402)と、
前記トリガ信号に対して遅延した参照ラッチ信号をアサートするステップ(404)と、
メモリセルの読取りパスをシミュレートするクリティカルパスに前記トリガ信号を提供するステップ(406)と、
前記参照ラッチ信号が論理ハイであるときに前記クリティカルパスの出力が論理ハイである場合に、読取り動作中に前記メモリセルのワード線に印加される供給電圧をブーストするステップ(408)と
を含む方法。
遅延回路によって前記トリガ信号を遅延させるステップ
をさらに含む、請求項11に記載の方法。
前記トリガ信号を遅延させるために前記遅延回路をプログラムするステップ
をさらに含む、請求項12に記載の方法。
前記クリティカルパスはメモリセルアレイを備え、各メモリセルは前記メモリセルと同じレイアウトを有する、請求項11に記載の方法。
供給電圧を有するレール(106)と、
前記レールに結合されたメモリセル(104)と、
前記メモリセルへの前記供給電圧をブーストするための手段(108)と、
クロック信号(118)に応答してトリガ信号および参照ラッチ信号をアサートするための手段(120)であって、前記参照ラッチ信号は前記トリガ信号に対して遅延する、前記アサートするための手段と、
前記トリガ信号を遅延させるための手段(122)と、
前記遅延したトリガ信号を受信するために前記遅延させるための手段に結合されたワード線入力ポート(123)を有するメモリセルアレイ(124)であって、前記遅延したトリガ信号に応答して読取りビット線信号セット(125)を提供するためのメモリセルアレイと、
前記参照ラッチ信号を受信するための参照ラッチ入力ポート、前記読取りビット線信号セットを受信するためのラッチ入力ポートセット(125)、および前記供給電圧をブーストするための前記手段に、前記供給電圧よりも大きくなるように前記供給電圧をブーストさせるための出力ポート(116)を備えるラッチするための手段(126)と
を備える装置。