CN104464797B - 一种自适应的字线电压调节型sram结构 - Google Patents

Abstract

本发明是一种自适应的字线电压调节型SRAM结构，主要包括存储阵列SRAM模块、非易失性存储器NVM（Nonvolatile Memory，NVM）模块、以及用于抬高读操作时字线WL的电压值的WL boost电路模块，所述SRAM模块分成多个用于存储数据的Sub‑block子块，每个Sub‑block子块上分别设有一个WL boost电路模块，所有的Sub‑block子块共用一个NVM模块，每个Sub‑block子块分别与存储在NVM模块中的一段代码对应，所述WL boost电路模块通过NVM模块中存储的各个Sub‑block子块对应的代码来选择字线WL电压的抬高值。采用本发明技术方案，通过改变字线WL电压的抬高值来减小tail bit出现的概率，提高SRAM的良率，并且调节范围大，调节方便，能耗低。

Description

一种自适应的字线电压调节型SRAM结构

技术领域

本发明涉及存储器领域，具体涉及一种应用于SRAM读操作的自适应辅助电路，减小工艺参数波动对SRAM读操作的影响。

背景技术

随着集成电路集成度的不断提高，人们要求单颗芯片所能实现的功能也越来越多，因此，片上系统（ System on Chip，SoC ）的发展越来越受到重视。在SoC设计中，存储器扮演了十分重要的角色。根据ITRS的报告，当集成电路工艺尺寸发展到90nm以下时，存SRAM的面积将占到整个SoC面积的90%以上。因此，SoC的功耗主要取决于SRAM的功耗，并且，SRAM能否稳定工作对SoC的良率产生很大的影响。

随着集成电路特征尺寸的不断减小，由于随机参杂的波动、阱临近效应等不良因素带来的工艺参数波动，对集成电路性能的影响越来越大。当特征尺寸到深亚微米时，这种影响已经不能被忽视。对于SRAM来说，当进行读操作时，由于工艺参数波动的影响，读电流值服从高斯分布，即,其中，为均值，为方差，概率密度函数如图1所示。当读电流的值小于临界电流值时，将会导致SRAM读失效，将这种情况的存储单元称为tail bit。

为了解决上述问题，有必要增加额外的电路，使得进行SRAM读操作时，在一定程度上增大读电流的值，从而提高SRAM的良率。在2013年，Jonathan Chang等人发表的文章《A20nm 112Mb SRAM in High-κ Metal-Gate with Assist Circuitry for Low-Leakageand Low-VMIN Applications》中，提出了一种降低读功耗的读辅助电路，通过改变连在一根字线（Word Line，WL）上并联PMOS的个数，实现WL电压的改变，从而实现读功耗的降低。然而，由于WL电压的改变，增大了电路工作的复杂度，也会影响到SRAM读操作的稳定性。

发明内容

本发明的目的在于克服现有技术存在的问题，提供一种自适应的字线电压调节型SRAM结构，主要原理是通过提高读操作时字线WL的电压来增大读电流，从而减小tail bit出现的概率。

为实现上述技术目的，达到上述技术效果，本发明通过以下技术方案实现：

一种自适应的字线电压调节型SRAM结构，主要包括存储阵列SRAM模块、非易失性存储器NVM（Nonvolatile Memory，NVM）模块、以及用于抬高读操作时字线WL的电压值的WLboost电路模块，所述SRAM模块分成多个用于存储数据的Sub-block子块，每个Sub-block子块上分别设有一个WL boost电路模块，所有的Sub-block子块共用一个NVM模块，每个Sub-block子块分别与存储在NVM模块中的一段代码对应，所述WL boost电路模块通过NVM模块中存储的各个Sub-block子块对应的的代码来选择字线WL电压的抬高值。

进一步的，所述Sub-block子块的字线WL连接在对应的WL boost电路模块上。

进一步的，所述WL boost电路模块通过调节电容C的大小来改变字线WL电压的抬高值。

进一步的，所述WL boost电路模块通过选通电容的个数来调节电容C的大小。

进一步的，所述WL boost电路模块通过NVM模块提供多位的代码来控制选通的电容个数。

本发明的有益效果是:

采用本发明技术方案，当某个Sub-block子块进行读操作时，WL boost电路模块便会根据该子块对应的NVM模块中的代码选择字线WL抬高的电压值，使得存储单元的读电流较传统电路增大，最终，使传统读操作过程中可能失效的存储单元能够正确的被读出，提高SRAM的良率。

附图说明

图1所示为SRAM存储单元读电流的概率密度函数；

图2所示为SRAM 6T存储单元电路；

图3所示为本发明电路框图；

图4所示为本发明电路中的WL boost电路模块；

图5所示为WL boost电路模块工作波形图；

图6所示为WL boost电路中可调电容的一个实施例电路图。

具体实施方式

下面将参考附图并结合实施例，来详细说明本发明。

图2是一个SRAM的6管存储单元，其中MN1和MN2构成传输管，MP3、MN5和MP4、MN6组成的一对反向器相耦合。假设MN5漏极存储电压为0，则MN6漏极存储电压为VDD。当进行读操作时，位线BL和BLB被预充到VDD，字线WL的电压增高到工作电压VDD，MN1和MN5被打开，BL与GND之间便形成了一条通路，这条通路上的电流就是读操作电流。由于工艺参数波动的存在，SRAM存储单元中每个MOS管的电学特性也会产生波动，导致的波动，统计上近似服从高斯分布。概率密度函数曲线如图1所示，当小于图1中的时，便会出此案读操作错误。

图3是本发明的电路框图。SRAM模块被分为若干子块（Sub-block），每个Sub-block子块上都有一个WL boost电路模块。所有的Sub-block子块共用一块数据存储NVM模块。

图4是本发明中WL boost电路模块的一个实施例电路图。主要工作原理是，当BEN电压为0时，PMOS管导通，字线WL电压被拉到VDD。a点电压为0，此时电容充电。当BNE电压变为VDD时，a点电压也被拉到VDD，由于电容C的电荷量不变，字线WL将被拉到VDD+ΔV，且C越大，字线WL被拉的越高。如图5所示，为WL boost电路的工作波形图。

图6是WL boost电路模块中可调电容的一个具体实施例。通根据外部输入代码[OPT1,OPT2]来实现电容的可调。可以根据实际需求增加电容的选择个数。

在本实施例中，具体的工作原理如下，SRAM分成若干个Sub-block，每一个Sub-block中的字线WL连在一个WL boost电路上。所有的Sub-block都连在一个NVM模块上。针对每个Sub-block中tail bit存在的情况，NVM模块分别提供两位的代码，通过这两位代码来选通图6中的电容的个数，从而调整电容C的大小，实现了字线WL被拉高程度的可调。例如，若Sub-block中没有不存在tail bit，则NVM模块提供00，此时字线WL电压为正常读操作时电压值VDD；若Sub-block中有少量tail bit，则NVM模块提供01，可调电容值C=C2,字线WL被拉到VDD+ΔV1，增大读操作电流，使原本会读失效的tail bit，成功被读取；若01并不能使所有的tail bit正确读取，则使NVM模块提供11，此时可调电容值C= C1+C2,字线WL被拉到VDD+ΔV2，ΔV1<ΔV2,字线WL的电压被拉的更高，进一步增大读操作电流，使更多的tailbit正确读出。此处，可调电容调节范围并不局限于上面所描述的情况，可根据实际情况增大输入代码位数扩大电容调节范围。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种自适应的字线电压调节型SRAM结构，其特征在于，主要包括存储阵列SRAM模块、非易失性存储器NVM模块、以及用于抬高读操作时字线WL的电压值的WL boost电路模块，所述SRAM模块分成多个用于存储数据的Sub-block子块，每个Sub-block子块上分别设有一个WL boost电路模块，所有的Sub-block子块共用一个NVM模块，每个Sub-block子块分别与存储在NVM模块中的一段代码对应，所述WL boost电路模块通过NVM模块中存储的各个Sub-block子块对应的的代码来选择字线WL电压的抬高值。

2.根据权利要求1所述的自适应的字线电压调节型SRAM结构，其特征在于，所述Sub-block子块的字线WL连接在对应的WL boost电路模块上。

3.根据权利要求1或2所述的自适应的字线电压调节型SRAM结构，其特征在于，所述WLboost电路模块通过调节电容C的大小来改变字线WL电压的抬高值。

4.根据权利要求3所述的自适应的字线电压调节型SRAM结构，其特征在于，所述WLboost电路模块通过选通电容的个数来调节电容C的大小。

5.根据权利要求4所述的自适应的字线电压调节型SRAM结构，其特征在于，所述WLboost电路模块通过NVM模块提供多位的代码来控制选通的电容个数。