CN107515729A - 一种sram位元与非易失性存储位元组成的复合阵列模块及工作方法 - Google Patents

一种sram位元与非易失性存储位元组成的复合阵列模块及工作方法 Download PDF

Info

Publication number
CN107515729A
CN107515729A CN201610490151.9A CN201610490151A CN107515729A CN 107515729 A CN107515729 A CN 107515729A CN 201610490151 A CN201610490151 A CN 201610490151A CN 107515729 A CN107515729 A CN 107515729A
Authority
CN
China
Prior art keywords
array
module
sram
data
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610490151.9A
Other languages
English (en)
Inventor
陆宇
徐庶
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETHIK Group Ltd
Original Assignee
CETHIK Group Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETHIK Group Ltd filed Critical CETHIK Group Ltd
Priority to CN201610490151.9A priority Critical patent/CN107515729A/zh
Publication of CN107515729A publication Critical patent/CN107515729A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0625—Power saving in storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0647—Migration mechanisms
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/068—Hybrid storage device

Abstract

本发明涉及一种SRAM位元与非易失性存储位元组成的复合阵列模块及工作方法，主要包括逻辑控制模块、地址解析模块、读写驱动感应电路、数据搬移模块、SRAM阵列、NVM阵列；该模块具备更高的芯片集成度，降低了成本，也降低了数据搬移延时和功耗；该复合模块可随时根据主机端需要进入休眠状态：将数据从SRAM阵列搬移至非易失存储阵列(以下简称“NVM阵列”)存储，并关闭SRAM阵列和NVM阵列，将复合模块静态能耗降至最低；当这些数据需要重新取用时，可快速唤醒复合模块，打开SRAM阵列和NVM阵列进行数据搬移，并从SRAM阵列中读出数据供主机端处理，从而不会影响系统运行速度。

Description

一种SRAM位元与非易失性存储位元组成的复合阵列模块及工 作方法
技术领域
本发明涉及半导体存储技术领域，尤其涉及一种SRAM位元与非易失性存储位元组成的复合阵列模块及工作方法。
背景技术
在物联网领域和穿戴式设备等许多应用场景中，对集成电路的功耗要求非常严格，以满足长距离微波供电或者长期难以更换电池等应用需求。因此，在集成电路设计时，除了采用更小的半导体工艺节点以降低逻辑电路的功耗外，还需要综合考虑存储器(包括运行内存和程序存储器)的读写功耗，在存储器的动态运行功耗和静态待机功耗之间做出合理优化，以降低整体能耗。这个优化的过程同时需要考虑到应用的动态/静态运行时间比，以及不同功耗模式之间转换所需的时间，以不影响系统整体性能。
目前主流的半导体存储器解决方案，普遍采用静态随机存储器(SRAM)作为系统运行内存，采用闪存存储器(FLASH memory)作为程序存储器。在系统处于运行状态时，程序和数据都存在SRAM中，逻辑处理单元与SRAM直接交互，而由于SRAM属于易失性存储器，掉电则数据丢失，因此系统无论处于运行状态，还是待机状态，SRAM存储器都处于上电工作状态，以保证数据不丢失，只有当系统确认关闭之前，才会将SRAM中的所有必要数据写回FLASH中稳定存储。因此，SRAM的动态功耗和静态功耗成为了系统运行状态时，存储器的主要能耗来源。
由于SRAM的静态功耗较大，德州仪器曾提出的方案(S.Khanna et al,Solid-State Circuits Conference(ISSCC),2013)以降低系统静态功耗：该方法利用铁电(FRAM)存储器与SRAM存储器组合，当系统处于空闲状态时，系统的逻辑处理单元负责将SRAM中的数据整体搬移到FRAM存储器中，利用FRAM的非易失性存储数据，搬移完成后关闭SRAM存储器和FRAM存储器以将系统静态功耗降到最低。但该方法的缺点是：需要占用系统本身的逻辑处理单元负责数据搬移，对系统运行产生中断性影响，而且FRAM存储器和SRAM存储器相互独立，均有各自的接口和读写驱动电路，从而导致该复合存储芯片面积过大，数据来回搬移的延时和功耗大。
发明内容
本发明为克服上述的不足之处，目的在于提供一种SRAM位元与非易失性存储位元组成的复合阵列模块，主要包括逻辑控制模块、地址解析模块、读写驱动感应电路、数据搬移模块、SRAM阵列、NVM阵列；该模块具备更高的芯片集成度，降低了成本，也降低了数据搬移延时和功耗。
本发明另一目的在于提供一种SRAM位元与非易失性存储位元组成的复合阵列模块的工作方法，该复合模块可随时根据主机端需要进入休眠状态：将数据从SRAM阵列搬移至非易失存储阵列(以下简称“NVM阵列”)存储，并关闭SRAM阵列和NVM阵列，将复合模块静态能耗降至最低；当这些数据需要重新取用时，可快速唤醒复合模块，打开SRAM阵列和NVM阵列进行数据搬移，并从SRAM阵列中读出数据供主机端处理，从而不会影响系统运行速度。
本发明是通过以下技术方案达到上述目的：一种SRAM位元与非易失性存储位元组成的复合阵列模块，其特征在于包括：逻辑控制模块、地址解析模块、读写驱动感应电路、数据搬移模块、SRAM阵列、NVM阵列；逻辑控制模块分别与地址解析模块、读写驱动感应电路、数据搬移模块连接；地址解析模块分别与SRAM阵列、NVM阵列相连；读写驱动感应电路分别与SRAM阵列、NVM阵列相连；数据搬移模块分别与地址解析模块、读写驱动感应电路连接。
作为优选，所述的地址解析模块在逻辑控制模块的控制下，解析外部主机端送来的地址并根据该地址打开SRAM阵列和NVM阵列中的物理存储单元，使SRAM阵列和NVM阵列进入可被读写的状态。
作为优选，所述的读写驱动感应电路驱动SRAM阵列与NVM阵列的读和写；具备写驱动、读感应放大和数据纠错功能。
作为优选，所述数据搬移模块在逻辑控制模块的调度下，完成数据在SRAM阵列与NVM阵列之间的搬移工作。
作为优选，所述SRAM阵列、NVM阵列用于存储运行数据，二者共用地址解析模块与读写驱动感应电路。
作为优选，所述SRAM阵列与NVM阵列的容量可相同或者NVM阵列的容量大于SRAM阵列的容量。
作为优选，所述的NVM阵列为STT-MRAM、FRAM、PCRAM、RRAM中的任意一种。
一种SRAM位元与非易失性存储位元组成的复合阵列模块的工作方法，包括正常读写流程、休眠流程和唤醒流程；其中，正常读写流程在执行过程中不可被打断，休眠流程和唤醒流程在执行过程中可随时被中断指令终止。
作为优选，复合阵列模块可随时根据主机端需求进入休眠流程，并将数据从SRAM阵列搬移至NVM阵列存储，关闭SRAM阵列和NVM阵列；当需要进入正常读写流程时，复合阵列模块可通过唤醒流程快速唤醒，并打开SRAM阵列和NVM阵列进行数据搬移，从SRAM阵列中读出数据。
本发明的有益效果在于：1)本发明可有效解决系统静态待机能耗较大的问题，并且不会对系统运行速度产生中断性影响，保证了系统运行性能；2)相比传统的解决方案具备更高的芯片集成度，降低了成本，数据搬移延时和功耗。
附图说明
图1是本发明的基本结构示意图；
图2是本发明工作时的正常读写流程示意图；
图3是本发明工作时的休眠流程示意图；
图4是本发明工作时的唤醒流程示意图。
具体实施方式
下面结合具体实施例对本发明进行进一步描述，但本发明的保护范围并不仅限于此：
实施例：如图1所示，一种SRAM位元与非易失性存储位元组成的复合阵列模块包含逻辑控制模块1(以下简称“控制模块1”)，地址解析模块2，读写驱动感应电路3(以下简称“读写模块3”)，数据搬移模块(Data Transfer Ctroller，DTC)4，SRAM阵列5和非易失性存储阵列(以下简称“NVM阵列”)6。
控制模块1的功能是控制复合模块内部所有模块的功能与时序，具体包括解析所有从主机端(HOST)送来的控制命令(Command Code)，数据缓存(Data Buffering)，控制地址解析模块2和读写模块3正常工作，将主机端送来的数据正确写入SRAM阵列5和非易失存储器模块6，或者将数据从这两个存储器模块中正确读出。
地址解析模块2负责在控制模块1的控制下，解析主机端送来的地址，并根据该物理地址打开SRAM阵列5和NVM阵列6中相应的物理存储单元，使其进入可被读写的状态。
读写模块3负责驱动SRAM阵列5与NVM阵列6的读和写：将控制模块1送来的数据正确写入存储阵列，或者将数据从存储阵列中读出并送给控制模块1，具体包括写驱动(WriteDriving)，读感应放大(Sense Amplifier)和数据纠错(ECC)。
数据搬移模块4负责在控制模块11的调度下，完成数据在SRAM阵列5与NVM阵列6之间的搬移工作。数据在SRAM阵列和NVM阵列之间的搬移行为全部由模块内部搬移控制电路完成，不影响系统逻辑处理单元的工作，从而不会影响因数据搬移而产生的系统运行性能降低。
SRAM阵列5和NVM阵列6都是存储阵列，负责存储运行数据和程序，NVM阵列可以是STT-MRAM(Spin-Transfer-Torque Magnetic Random Access Memory)，FRAM(Ferroelectric Random Access Memory)，也可以是PCRAM(Phase Change Random AccessMemory)或者RRAM(Resistance Random Access Memory)。NVM阵列的容量与SRAM阵列一样，两个阵列的编址方式也完全相同，并共用地址解析模块2负责地址解析；两个存储阵列共用读写模块3，进行数据读写和纠错；另外，由于本发明中的SRAM阵列和NVM阵列共用地址解析电路以及读写驱动电路，因此比德州仪器曾提出的方案(S.Khanna et al,Solid-StateCircuits Conference(ISSCC),2013)具有更小的芯片面积，增加了芯片集成度，降低了成本，数据搬移延时和功耗。
一种SRAM位元与非易失性存储位元组成的复合阵列模块的工作方法，该复合模块可随时根据主机端需要进入休眠状态：将数据从SRAM阵列搬移至非易失存储阵列(以下简称“NVM阵列”)存储，并关闭SRAM阵列和NVM阵列，将复合模块静态能耗降至最低；当这些数据需要重新取用时，可快速唤醒复合模块，打开SRAM阵列和NVM阵列进行数据搬移，并从SRAM阵列中读出数据供主机端处理，从而不会影响系统运行速度。
复合模块中的控制模块1会根据接收到的主机控制指令进入不同的工作流程：“正常读写流程”，“休眠流程”和“唤醒流程”。“正常读写流程”在执行过程中不可被打断，“休眠流程”和“唤醒流程”在执行过程中可以随时被相应的中断指令终止。“正常读写流程”如图2所示：
1)控制模块1接收从主机端发送过来的控制指令，并将指令存在自身的缓存区中；
2)控制模块1解析控制指令，如果指令被解析为“休眠指令”，则跳往“休眠流程”，若不是“休眠指令”，则前往步骤(3)；
3)解析指令是否为“写指令”，若是，则前往步骤(4)，若不是，则跳往步骤(7)
4)控制模块1打开自身数据缓存区，负责接收主机端(HOST)发送过来的写入数据，同时驱动地址解析模块2打开，负责接收主机端发送过来的数据的地址并解析，然后根据地址解析结果，打开SRAM阵列15中相应的物理存储单元，进入读写状态；
5)控制模块1根据解析出来的写模式要求打开读写模块3，由读写模块3完成缓存区内所需写入的数据的ECC编码工作，并将编码后的数据写入SRAM阵列5相应的物理存储单元中；
6)控制模块1向主机端返回“写入成功”信号，跳往步骤(11)；
7)控制模块1解析指令是否为“读指令”，若是，则前往步骤(8)，若不是，则向主机端报错；
8)控制模块1驱动地址解析模块2打开，负责接收主机端发送过来的数据的地址并解析，然后根据地址解析结果，打开SRAM阵列5中相应的物理存储单元，进入读写状态；
9)控制模块1根据解析出来的读模式打开读写模块3，驱动SRAM阵列5中的所需的数据读出，经过译码纠错后，送入控制模块1的缓存区，供主机端读取；
10)控制模块1向主机端返回读出成功的信号，请求主机取走缓存区中的数据，如果主机取走缓存区中的数据，则前往步骤(11)，否则，停留在步骤(10)等待；
11)“正常读写流程”结束，并跳回步骤(1)。
为了降低静态待机功耗，主机端可发送“休眠指令”给复合模块，将复合模块切换到休眠状态。“休眠流程”的工作流程如图3所示：
1)控制模块1接收到主机端送过来的控制指令，并将指令缓存在自身的缓存区中；
2)控制模块1解析控制指令，如果指令被解析为“读写指令”，则根据指令类型跳往“正常读写流程”，正常读写流程如图2所示，若不是，则前往步骤(3)；
3)控制模块1解析指令是否为“唤醒指令”，则跳往“唤醒流程”，否则，前往步骤(4)；
4)控制模块1解析控制指令是否为“休眠指令”，若是，则前往步骤(5)，若不是，则向主机端报错；
5)控制模块1将“休眠指令”发送给数据搬移模块4，由数据搬移模块4完成数据搬移，控制模块1则负责继续接收主机端的控制指令，若接到指令并解析为“中断休眠指令”，则跳往步骤(9)，若不是，则前往步骤(6)；
6)数据搬移模块4负责驱动地址解析模块2和读写模块3全部打开，在4的控制下，将SRAM阵列5中的全部数据按地址顺序读出，经过读写模块3纠错之后，存入NVM阵列6中的对应地址，即保证数据在SRAM阵列和NVM阵列中的地址完全一样；
7)SRAM阵列5中所有数据都完成搬移之后，数据搬移模块4向控制模块1返回“数据搬移完成”信号，并关闭SRAM阵列5和NVM阵列6的电源，复合模块的静态能耗降至最低；
8)控制模块1向主机端返回“休眠完成”信号，跳往步骤(12)；
9)控制模块1向数据搬移模块4发出“中断搬移数据”信号；
10)数据搬移模块4负责关闭地址解析模块2和读写模块3，并关闭NVM阵列6的电源，然后向控制模块1返回“数据搬移中断完成”信号；
11)控制模块1向主机端返回“休眠中断完成”信号；
12)“休眠流程”完成。
主机端可通过“唤醒指令”将复合模块从休眠状态中唤醒，让其重新进入工作状态，该流程如图4所示：
1)控制模块1接收到主机端送过来的控制指令，并将指令缓存在自身的缓存区中；
2)如果控制指令解析为“唤醒指令”，则前往步骤(3)，若不是，则向主机端报错；
3)控制模块1将该指令发送给数据搬移模块4，由数据搬移模块4完成唤醒流程，控制模块1则负责继续接收主机端的控制指令，若接到指令并解析为“中断唤醒指令”，则跳往步骤(8)，若不是，则前往步骤(4)；
4)数据搬移模块4驱动SRAM阵列5和NVM阵列6电源打开，进入工作状态；
数据搬移模块4驱动地址解析模块2和读写模块3工作，将NVM阵列6中的全部数据按顺序读出，纠错之后存入SRAM阵列中的对应地址，即保证数据在NVM和SRAM中的地址完全一样。
以上的所述乃是本发明的具体实施例及所运用的技术原理，若依本发明的构想所作的改变，其所产生的功能作用仍未超出说明书及附图所涵盖的精神时，仍应属本发明的保护范围。

Claims (9)

1.一种SRAM位元与非易失性存储位元组成的复合阵列模块，其特征在于包括：逻辑控制模块(1)、地址解析模块(2)、读写驱动感应电路(3)、数据搬移模块(4)、SRAM阵列(5)、NVM阵列(6)；逻辑控制模块(1)分别与地址解析模块(2)、读写驱动感应电路(3)、数据搬移模块(4)连接；地址解析模块(2)分别与SRAM阵列(5)、NVM阵列(6)相连；读写驱动感应电路(3)分别与SRAM阵列(5)、NVM阵列(6)相连；数据搬移模块(4)分别与地址解析模块(2)、读写驱动感应电路(3)连接。
2.根据权利要求1所述的一种SRAM位元与非易失性存储位元组成的复合阵列模块，其特征在于：所述的地址解析模块(2)在逻辑控制模块(1)的控制下，解析外部主机端送来的地址并根据该地址打开SRAM阵列(5)和NVM阵列(6)中的物理存储单元，使SRAM阵列(5)和NVM阵列(6)进入可被读写的状态。
3.根据权利要求1所述的一种SRAM位元与非易失性存储位元组成的复合阵列模块，其特征在于：所述的读写驱动感应电路(3)驱动SRAM阵列(5)与NVM阵列(6)的读和写；具备写驱动、读感应放大和数据纠错功能。
4.根据权利要求1所述的一种SRAM位元与非易失性存储位元组成的复合阵列模块，其特征在于：所述数据搬移模块(4)在逻辑控制模块(1)的调度下，完成数据在SRAM阵列(5)与NVM阵列(6)之间的搬移工作。
5.根据权利要求1所述的一种SRAM位元与非易失性存储位元组成的复合阵列模块，其特征在于：所述SRAM阵列(5)、NVM阵列(6)用于存储运行数据，二者共用地址解析模块(2)与读写驱动感应电路(3)。
6.根据权利要求5所述的一种SRAM位元与非易失性存储位元组成的复合阵列模块，其特征在于：所述SRAM阵列(5)与NVM阵列(6)的容量可相同或者NVM阵列(6)的容量大于SRAM阵列(5)的容量。
7.根据权利要求1所述的一种SRAM位元与非易失性存储位元组成的复合阵列模块，其特征在于：所述的NVM阵列(6)为STT-MRAM、FRAM、PCRAM、RRAM中的任意一种。
8.一种SRAM位元与非易失性存储位元组成的复合阵列模块的工作方法，其特征在于，包括正常读写流程、休眠流程和唤醒流程；其中，正常读写流程在执行过程中不可被打断，休眠流程和唤醒流程在执行过程中可随时被中断指令终止。
9.根据权利要求8所述的一种SRAM位元与非易失性存储位元组成的复合阵列模块的工作方法，其特征在于，复合阵列模块可随时根据主机端需求进入休眠流程，并将数据从SRAM阵列搬移至NVM阵列存储，关闭SRAM阵列和NVM阵列；当需要进入正常读写流程时，复合阵列模块可通过唤醒流程快速唤醒，并打开SRAM阵列和NVM阵列进行数据搬移，从SRAM阵列中读出数据。
CN201610490151.9A 2016-06-24 2016-06-24 一种sram位元与非易失性存储位元组成的复合阵列模块及工作方法 Pending CN107515729A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610490151.9A CN107515729A (zh) 2016-06-24 2016-06-24 一种sram位元与非易失性存储位元组成的复合阵列模块及工作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610490151.9A CN107515729A (zh) 2016-06-24 2016-06-24 一种sram位元与非易失性存储位元组成的复合阵列模块及工作方法

Publications (1)

Publication Number Publication Date
CN107515729A true CN107515729A (zh) 2017-12-26

Family

ID=60721470

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610490151.9A Pending CN107515729A (zh) 2016-06-24 2016-06-24 一种sram位元与非易失性存储位元组成的复合阵列模块及工作方法

Country Status (1)

Country Link
CN (1) CN107515729A (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0566306A2 (en) * 1992-04-16 1993-10-20 Hitachi, Ltd. Semiconductor memory device
CN101510117A (zh) * 2009-03-12 2009-08-19 成都市华为赛门铁克科技有限公司 一种控制存储设备状态的方法、装置及存储设备
US20100329011A1 (en) * 2009-06-30 2010-12-30 Peter Wung Lee Memory system having nand-based nor and nand flashes and sram integrated in one chip for hybrid data, code and cache storage
CN102332288A (zh) * 2011-07-15 2012-01-25 北京兆易创新科技有限公司 存储器电路及应用所述存储器电路读取数据的方法
CN103558993A (zh) * 2006-12-20 2014-02-05 莫塞德技术公司 具有易失性和非易失性存储器的混合固态存储器系统
CN104464797A (zh) * 2014-12-23 2015-03-25 苏州宽温电子科技有限公司 一种自适应的字线电压调节型sram结构

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0566306A2 (en) * 1992-04-16 1993-10-20 Hitachi, Ltd. Semiconductor memory device
CN103558993A (zh) * 2006-12-20 2014-02-05 莫塞德技术公司 具有易失性和非易失性存储器的混合固态存储器系统
CN101510117A (zh) * 2009-03-12 2009-08-19 成都市华为赛门铁克科技有限公司 一种控制存储设备状态的方法、装置及存储设备
US20100329011A1 (en) * 2009-06-30 2010-12-30 Peter Wung Lee Memory system having nand-based nor and nand flashes and sram integrated in one chip for hybrid data, code and cache storage
CN102332288A (zh) * 2011-07-15 2012-01-25 北京兆易创新科技有限公司 存储器电路及应用所述存储器电路读取数据的方法
CN104464797A (zh) * 2014-12-23 2015-03-25 苏州宽温电子科技有限公司 一种自适应的字线电压调节型sram结构

Similar Documents

Publication Publication Date Title
CN101957726B (zh) 双列直插式存储模块中的相变存储器
US9361250B2 (en) Memory module and method for exchanging data in memory module
US8606988B2 (en) Flash memory control circuit for interleavingly transmitting data into flash memories, flash memory storage system thereof, and data transfer method thereof
US8473760B2 (en) Memory system and server system
US8301827B2 (en) Data read method for processing a plurality of host read commands, and flash memory controller and storage system using the same
CN101464834B (zh) 闪存数据写入方法及使用此方法的控制器
CN105279115A (zh) 闪存控制装置、闪存控制系统以及闪存控制方法
CN101354906B (zh) 应用于固态硬盘的闪存控制器
CN105518784A (zh) 具有用于高可靠性操作的存储控制器的数据处理器和方法
CN111158633A (zh) 一种基于fpga的ddr3多通道读写控制器及控制方法
US20110035537A1 (en) Multiprocessor system having multi-command set operation and priority command operation
CN105808455A (zh) 访问内存的方法、存储级内存及计算机系统
US11372543B2 (en) Zone-append command scheduling based on zone state
CN106201902A (zh) 一种sram位元与非易失性存储位元组成的复合阵列模块及其读写控制方法
US11935601B2 (en) Bit line sensing circuit comprising a sample and hold circuit
KR20230142795A (ko) Zns 디바이스들에서의 상이한 기입 우선순위화
US20170147235A1 (en) Memory system controlling interleaving write to memory chips
CN101887753B (zh) 异构存储系统及其使用的高速缓存优化方法
CN102362263A (zh) Ssd控制器与ssd控制器的操作方法
US11810613B2 (en) Ultra-compact page buffer
CN104575589B (zh) 一种高可利用率抗辐射的sram自刷新电路及其自刷新方法
CN101178933A (zh) 一种闪存阵列装置
CN107515729A (zh) 一种sram位元与非易失性存储位元组成的复合阵列模块及工作方法
CN102385561A (zh) 用于非易失性存储器的经修改读取操作
TWI672706B (zh) 記憶體儲存裝置及其操作方法

Legal Events

Date Code Title Description
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20171226