CN102057440B - 具有集成位线电容的nand闪存 - Google Patents

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Abstract

用于从具有排列成行和列的多个非易失性存储单元的存储器阵列输出数据的方法和装置。根据多个实施例，电荷被储存于连接到存储器阵列的易失性存储单元中，且所存储的电荷然后从易失性存储单元通过选定的列释放。在一些实施例中，易失性存储单元是来自所述单元的行的动态随机存取存储器(DRAM)单元，其中沿该行的各个DRAM单元被耦合到存储器阵列中相应的列，且非易失性存储单元的各个列包括以NAND结构连接的闪存单元。

Description

具有集成位线电容的NAND闪存
背景技术
数据存储设备一般用于以一种快速有效的方式存储和取出用户数据。某些数据存储设备利用固态存储器元件(单元)来存储用户数据，诸如在固态驱动器(SSD)的情况下。存储单元可以是易失的或非易失的，且可以采取多种构造，诸如但不仅限于动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、闪存、电可擦除可编程只读存储器(EEPROM)、自旋扭矩转移随机存取存储器(STRAM)以及电阻式随机存取存储器(RRAM)。
单元可以被编程以存储与给定编程状态有关的数据。编程状态可以通过感测放大器感测到，该感测放大器感测响应于施加读取电流在单元两端的电压降。各单元可用于存储用户数据的单个位，或者可被用于存储用户数据的多个位。
存储单元可以被排列成行和列的阵列。各列中的单元可以连接为NAND结构，诸如在某种类型的闪存阵列的情况下。通过对选定行施加字线电压，同时沿每列对位线施加读取电流，可实现页面读取操作，以读取沿着选定行的存储单元的内容。以这种方式，选定行(存储器的一页)的全部内容可以从阵列中取出。虽然具有可操作性，但这些和其它类型的读取操作会是时间和资源密集的。
发明内容
本发明的各个实施例一般涉及用于从包括排列成行和列的多个非易失性存储单元的存储器阵列中输出数据的方法和装置，诸如但不仅限于以NAND方式连接的闪存阵列。
根据一些实施例，该方法一般包括将电荷储存于连接到存储器阵列的易失性存储单元中，以及从该易失性存储单元经由阵列中的选定列释放所储存电荷。
根据其它实施例，该装置一般包括包含排列成行和列的多个非易失性存储单元的存储器阵列，以及连接到该存储器阵列的一行易失性存储单元，其中在选定易失性存储单元中储存的电荷从选定的易失性存储单元经由该存储器阵列的关联列释放。
根据另外的实施例，该装置一般包括包含被排列成行和列的多个非易失性存储单元的存储器阵列，以及连接到存储器阵列的第一装置，该第一装置用于通过以电荷的形式存储多位数据，然后通过经由存储器阵列连续释放所述电荷来读取选定行非易失性存储单元的相应的编程状态。
根据以下详细讨论和附图，可以理解表征本发明各个实施例的这些及其它特征和优点。
附图说明
图1提供根据本发明的各个实施例构造和操作的数据存储设备的功能块图。
图2示出图1的设备的存储器阵列的一部分的功能块图。
图3示出图2的阵列的多个存储单元，在一些实施例中这些存储单元被表征为以NAND结构排列的非易失性闪存单元。
图4A示出根据一些实施例的存储块的功能示图。
图4B示出由图4A中的多个存储块构成的存储器阵列的功能示图。
图5通过图形示出根据本发明的各个实施例的图4A的存储块的诸部分的示意图。
图6示出图5的示意图的立面示图。
图7示出根据本发明各个实施例执行的示例性读取操作的时序图。
图8示出对选定存储块的示例性写入操作。
图9提供一般示出根据本发明的各个实施例执行的步骤的示例性读取例程的流程图。
详细描述
本公开内容涉及读取非易失性存储单元的编程状态，具体涉及可用于提高存储单元的编程状态在读取操作期间的输出速率的方法和设备。根据示例性实施例，多个非易失性存储单元被排列成行和列以作为存储器阵列。一行易失性存储单元被加到该存储器阵列，诸如但不限于动态随机存取存储器(DRAM)单元。该行易失性存储单元中的各单元与非易失性存储单元阵列的相应列相关联。
通过将选定状态写入关联列的易失性存储单元——这导致该易失性存储单元储存电荷，可实现从存储器阵列读取数据。所储存的电荷之后可以从易失性存储单元经由关联列释放，其所释放的电荷被用于感测该列中的选定的非易失性存储单元的编程状态。
图1提供示例性数据存储设备100的功能块图。虽然不是限制性的，但出于本讨论的目的，可以构想设备100可以被表征为利用以NAND结构排列的闪存单元的固态驱动器(SSD)。
设备100包括顶层控制器102、接口(I/F)电路104和非易失性数据存储阵列106。I/F电路104按照控制器102的指示操作以在阵列106与主设备(未示出)之间传递用户数据。在一些实施例中，控制器102是可编程微控制器。数据可以缓存在I/F电路104中，以等待阵列106和主设备之间的数据传递。
图2示出非易失性存储阵列106的诸部分的功能示图。多个非易失性存储单元108被排列成行和列并且由控制逻辑110控制，该控制逻辑110可以在阵列106和I/F104(图1)之间传递数据。数据、寻址和控制/状态信号分别经由路径112、114和116传递。
单元108经由多条控制线耦合到X(行)解码器118和Y(列)解码器120。写入/擦除电路122操作以实现就单元108的写入和擦除操作。读取电路124操作以实现就单元108的读取操作。应当理解，图2的排列本质上仅仅是示例，因为可以根据给定应用的需求利用任何数量的不同结构。
图3示出被表征为以NAND结构排列的闪存单元130的图2的多个存储单元108。衬底132包括间隔开的多个局部掺杂区域134。掺杂区域134的毗邻对上横跨有栅结构136，每个栅结构136包括浮置栅极(FG)138、控制栅极(CG)140以及相应的绝缘氧化层142、144。
闪存单元130中的每一个基本作为改性的n沟道金属氧化物半导体场效应晶体管(MOSFET)而工作。对浮置栅极(FC)138施加合适的栅电压将在毗邻的掺杂区域134之间建立导电通道(CH)，从而产生漏源导电路径。
在编程操作期间，流过通道的写电流导致电荷通过下氧化层144到浮置栅极(FG)138。浮置栅极138上存在的累计电荷用于改变需要被施加到控制栅极140以通过通道建立导电的所需阈值电压VT。因此，闪存单元130可以存储与浮置栅极138上不同的累积电荷量有关的不同编程值。
在随后的写操作期间，增加的电荷的量可以连续地被加到浮置栅极。需要单独的擦除操作以从浮置栅极去除累积电荷，从而使浮置栅极返回不带电状态。擦除操作可以同时对整块的闪存单元执行。
虽然可作为非易失性存储单元工作，但诸如130的闪存单元可具有相对长的写入编程时间(诸如200微秒(μs)量级)和擦除时间(例如，约2毫秒，ms)，并以相应低的数据通过率传输数据(例如，约20兆字节每秒，MB/s)。通过对比，诸如动态随机存取存储器(DRAM)的易失性存储单元可以有显著更高的性能水平，例如没有单独擦除需求且数据I/O(读/写)速率为在1千兆比特每秒(GB/s)量级或更高。
因此，本发明的各个实施例一般涉及一种新颖的存储器架构，该存储器架构可以被用于提供具有高带宽读取性能的非易失性存储块。在一些实施例中，闪存设置有一行DRAM存储单元。存储在DRAM存储单元上的电荷被用于读取闪存单元的编程状态。这可产生具有接近甚至超过DRAM存储器阵列可达到的数据传输速率的闪存块。
这里所示的各个示例性实施例利用闪存和DRAM的组合，但这仅仅是说明性的而不是限制性的。其它适合非易失性存储单元的结构包括但不限于铁电随机存取存储器(FeRAM)、自旋扭矩转移随机存取存储器(STRAM)和电阻式随机存取存储器(RRAM)。其它适合易失性存储单元的结构包括但不限于包括电容性和电感性元件的各种电荷储存器件、静态随机存取存储器(SRAM)以及各种锁存器或门逻辑。
图4A示出适用于图1的数据存储设备100的示例性存储块150的一实施例。块150由非易失性闪存部分152和易失性DRAM部分154构成。非易失性部分152包括被排列成行和列的闪存单元。虽然可以使用任何数量的大小，但部分152的示例性大小可以是32行×4096列(32×4K)。DRAM部分154包括单个行的4096个DRAM单元(1×4K)。每个DRAM单元连接到闪存部分152中相应的列。
图4B示出可以由图4A中的多个存储器模块150构成的较大的存储器阵列155。图4B中的阵列155由512个存储块150(块0到511)组成，不过也可使用其它数量的块。在数据传输操作期间，页缓冲器156可以和存储器模块150一起使用。如下所述，存储器阵列155可以支持高达512个并发数据操作，每个块150对应一个操作。
图5示出图4A中的块150的诸部分的示例性示意图。图4A的闪存部分152在图5中通过较大的虚线框表示，且由闪存非易失性存储单元158组成。闪存单元被排列成列160和行162，其中闪存单元158沿着每个列以NAND结构连接。闪存单元158经由相应的字线164(诸如行N的示例性字线WL-N)进一步沿着每行162连接。
图4A的DRAM存储器部分在图5中通过相对较小的虚线框表示，且被示为由各自包括晶体管168和电容器170的DRAM易失性存储单元166组成。晶体管168连接到易失性存储单元字线VWL172。DRAM单元166分别沿着相应位线174连接到各个列160中的闪存单元158。位线174分别被标识为BL-0到BL-4K。
上下控制晶体管(MOSFET)176、178如图所示地约束各个列160。上晶体管176的栅极连接到高电平源线(SSL)180，且下晶体管178的栅极连接到第一低电平全局源线(GSL-0)182。下晶体管178的漏极连接到第二低电平全局源线(GSL-1)184。
在页模式操作中，读操作可以逐行执行，以使沿着特定行162的非易失性存储单元158的编程状态被取回。根据一些实施例，通过对字线WL-N施加具有选定大小的栅极控制电压，可读取行N的内容，其中可将沿着列的闪存单元158的不同的可能编程状态区分开。
根据多个单元分别的编程状态，沿着行N的单元将响应于WL-N上施加的电压转换到导通状态或保持不导通状态。剩余的字线164接收第二高电压以确保框152中其余的所有闪存单元158将被置于导通状态。适合的电压被提供到SSL和GSL-0线180、182以将上下晶体管176、178置于导电状态。在一些实施例中，SSL线可被提供VCC电压(例如，+3V)，而GSL-0线可被提供VSS电压(例如，接地电压)。GSL-1线也可被设置成VSS。非选定字线可被提供约+5V的通过电压。
电压源将VCC电压施加至位线BL-0到BL-4K中的各条位线。当选定位线174接收VCC电压时，DRAM单元166中的电容器170将储存电荷以提供电容性电压。应当理解，以这种方式进行的电荷储存构成对DRAM单元166的编程操作，且在所有电容器170上的电荷储存可以表征为向DRAM单元的行写入多位值(如，11111...)。取决于电容器170的大小，在各个电容器上存储电荷所需的时间可以是执行一个标准DRAM写操作所需要的时间量级。
在一些实施例中，同时向所有位线174供应电流，以使所有DRAM电容器170同时存储关联量的电荷。或者，电压源可以按顺序向各条位线174和电容器170轮流施加所需电荷。
由选定的易失性存储单元166存储的电荷然后通过关联列中的非易失性存储单元158释放。这些释放的电荷形成通过该列的读取电流，且由该读取电流生成的该列两端的感测电压可被用于确定沿着选定行的非易失性单元158的编程状态。
可构想，感测给定列中的选定非易失性单元158的编程状态所需的时间会比对与该列相关联的易失性存储单元166中的电容器170充电所需的时间长。因此，在至少一些实施例中，感测操作将在电荷被电容器170存储的同时发起，并在电压源已从晶体管解耦之后将继续，因为所存储电荷的释放将保持电流流过列以供感测操作。在其它实施例中，该阵列可被配置成使电容器最开始被充电，且直到充电操作完成才开始感测操作。电压源可以以多种方式从位线解耦，例如通过上游开关电路单独地解耦或通过将VWL字线172置为无效来全局地解耦。
图6提供根据示例性结构的图5的框150的立面示图。多个局部n+掺杂区域186在衬底188中形成。相邻的掺杂区域186对形成各个晶体管158、168、176以及178相应的漏极和源极区域。各列中的电容器170可以由各自的单元板190、192构成，单元板190、192可沿着列的长度在列上延伸，如图中所示采用128F2(32×4F2)的大小，但是也可以使用其它大小或形状，包括U形板集合。
在一些实施例中，各个闪存单元158可以配置有大小为2.5F2的控制栅极、70埃隧穿氧化物层，以及0.5比例，并设置有约15.8阿托法(aF)的电容(15.8×10-18F)。这提供沿着每个列的32个闪存单元，以及约0.505飞法(fF)(0.505×10-12F)的组合电容。沿着选定位线的总电容将取决于包括结构、间距和长度的多个因素。
块150的示例性的总位线电容值为约136fF量级。因此，给电容器170约位线电容十分之一的电容值，即给电容器170约13.6fF的电容值相比于传统DRAM可提供10：1数据I/O性能比。本领域普通技术人员应当理解，13.6fF的值对于电容器170是相对小的，且可利用诸如图6中的结构容易地实现。
本领域普通技术人员将理解，对传统闪存块的读操作可能需要对每个块的未选定字线轮流施加通过电压达到约25微秒(μs)(25×10-6s)的时长，以便于输出4K(4096单元)的数据。这提供约25μs/4K＝20.4MB/s(20.4×106字节/s)的总体数据I/O速率。
相反，图7示出时序图200，以阐明对图4B中的示例性存储器阵列155进行读操作的时序。应当理解，时序图200仅仅是代表性的，并且不一定按比例绘制。
最初在202处示出激活脉冲，这表示为阵列155中的所有512个块150并发将非选定字线置为有效(通过字线)。间隔204表示脉冲202的时长，其约为200纳秒(ns)(200×10-6s)量级。可构想，在整个读取操作期间，控制栅极的电容值足以维持非选定闪存单元处于导通状态。
各条DRAMVWL字线(VWL-0到VWL-511)接着轮流连续被置为有效，如脉冲206所示。这些脉冲导致每个块中沿相应DRAM行(部分154)的相应电容器170充电，以及存储在电容器中的电荷向位线并通过关联列的释放。作为参考，图7中的脉冲206表示既最初通过位线电压源后来又通过来自DRAM电容器的电荷转移对各条位线充电的整个时间间隔。
图7中的第二曲线208一般表示在读取操作期间位线各自的相关联位线电压的分布。在一些实施例中，位线可以被预充电到1/2VCC(例如约1V)的值，由基线210表示。脉冲202的通过字线激活导致部分212处位线电压的降低，随后是与相应的VWL字线206的置为有效同时发生的相关联的上升部分214。对各个块150数据的感测将在如边界线216所示的充电/放电间隔内完成，且对所有512个块的读取操作将在边界218处完成。
在一些实施例中，各个充电/放电间隔206约是30纳秒(ns)(30×10-9s)量级，其中有约10ns的预充电、10ns的保持时间、以及在DRAM字线VWL被置为无效之后的约10ns的电荷传输时间。这些仅仅是示例性的，且可以使用其它值和比例。
由此断定从单个块读取一页数据(4K)可在约30ns或更少时间内完成。因为512条DRAM字线VWL-1到VWL-512是连续选通的，可构想在约15.36微秒(μs)(30ns×512)的时间内可从闪存阵列155输出2.09MB(4K×512)的数据。这比从传统闪存阵列输出单页数据(4K)所花费的时间快，实际上是DRAM兼容传输速率。甚至可达到更快的速率，唯一的限制因素是页面缓冲器156的列速度(响应时间)。
易失性存储单元(例如，DRAM单元166)可以进一步用来便于对非易失性存储单元(例如，闪存单元158)的写入(编程)操作。如图8所示，通过对相关联的字线162施加合适的写入电压(例如20V)，并将SSL和GSL线180、184置为1.8V和0V，可将编程状态写入选定的闪存单元158A。选定单元158A的位线(在这种情况下为BL-1)被设置为0V，其余的位线被设置成1.8V。
以此方式，所需的编程状态将被提供给选定的闪存单元158A，而未选定的单元158将不能接收足够的电压以改变它们的现有状态。应当注意的是，各个电压和大小不是限制性的，且根据某一给定应用的需求可以是多个值。闪存单元158的列可以用传统的方式擦除。
图9提供数据读取例程220的流程图，以概括以上讨论的各个方面。在步骤222提供具有非易失性存储单元和易失性存储单元(诸如上述示例性的闪存单元158和DRAM单元166)的存储器阵列，但这不是限制性的。在步骤224，电荷存储被储存在选定的易失性存储单元中，并且在步骤226，所存储的电荷从易失性存储单元释放到选定的非易失性存储单元。这样的放电可被用于感测非易失性存储单元的编程状态。
如本领域普通技术人员可以理解地，本文所示的各个实施例以有效的方式提供从存储器阵列的有利的数据读取。利用易失性和非易失性存储单元存储和输出数据提供数据传输量的增加和长期存储。此外，电容器或其它电荷储存设备的存在使得数据可以在没有外部电压存在的情况下输出，以及对存储单元的单个块更迅速的连续存取。可以理解的是，本文讨论的各个实施例具有多种可能的应用，并且不仅限于某一领域的电子介质或某种类型的数据存储设备
针对本文的目的，对行和列的引用应被广义地理解为有序元件阵列中沿不同轴的关系标识符，而不构成特定物理布局。因此，举例来说，术语“行”可构成物理列，而“列”可构成物理行。
可以理解的是，即使在上述描述中陈述了本发明的各个实施例的众多特征和优点，以及本发明的各个实施例的结构和功能的细节，但该细节描述仅仅是说明性的，且在由所附权利要求所表达的术语的广义一般含义所指示的本发明原理的最大可能范围内，可对细节做修改，特别是对部件的结构和排列的内容的修改。

Claims (16)

1.一种从包含排列成行和列的多个非易失性存储单元的存储器阵列输出数据的方法，所述方法包括：
将以电荷为形式的多位数据储存于连接至所述存储器阵列的易失性存储单元中；
在所述以电荷为形式的多位数据被存储至所述易失性存储单元后将至少一列位线预充电至预定非零电压，使得所述易失性存储单元的字线是连续选通的以实现更快的性能；以及
从所述易失性存储单元经由所述非易失性存储单元的选定列释放电荷。
2.如权利要求1所述的方法，其特征在于，所述释放进一步包括利用所释放的电荷来感测在所述选定列中的选定非易失性存储单元的编程状态。
3.如权利要求1所述的方法，进一步包括，在使用步骤期间将耦合到所述易失性存储单元的易失性单元字线置为有效，以将所述电荷储存于所述易失性存储单元的电容器中，以及将分别耦合到所述选定列中的不同的非易失性存储单元的多条非易失性字线置为有效，以从所述电容器经由所述选定列释放所述电荷。
4.如权利要求1所述的方法，其特征在于，在所述储存步骤期间，电压源耦合到所述易失性存储单元的电容器以储存所述电荷，且在所述释放步骤期间，所述电压源从所述电容器解耦。
5.如权利要求1所述的方法，其特征在于，包括提供与非易失性存储单元的存储器阵列毗邻的一行所述易失性存储单元的先验步骤，其中各个易失性存储单元分别耦合到不同列的所述非易失性存储单元。
6.如权利要求5所述的方法，其特征在于，所述易失性存储单元被表征为动态随机存取存储器(DRAM)单元，而沿着所述存储器阵列的各个列的所述非易失性存储单元被表征为以NAND结构连接的闪存单元。
7.如权利要求1所述的方法，其特征在于，沿所述存储器阵列中的各个列的所述非易失性存储单元包括以NAND结构连接的闪存单元。
8.如权利要求1所述的方法，其特征在于，一行非易失性存储单元被耦合到所述存储器阵列，其中各个存储单元连接到相应的列。
9.如权利要求8所述的方法，其特征在于，储存在所述易失性存储单元中的所述电荷提供选定大小的电容性电压，且在其中所述非易失性存储单元的选定行被读取的页面模式读取操作期间，所述选定大小的电容性电压被分别施加于所述易失性存储单元中的每一个。
10.一种从包含排列成行和列的多个非易失性存储单元的存储器阵列输出数据的装置，包括：
连接到所述存储器阵列的一行易失性存储单元，
其中，以电荷为形式的多位数据被储存到选定易失性存储单元中，并且在所述以电荷为形式的多位数据被存储到所述选定易失性存储单元中之后将至少一列位线预充电至预定非零电压，使得所述易失性存储单元的字线是连续选通的以实现更快的性能，并且储存于所述选定易失性存储单元的电荷从所述选定易失性存储单元经由所述存储器阵列的关联列释放，所述选定易失性存储单元具有置于所述非易失性存储单元和所述关联列的位线之间的电容器，所述电容器在沿所述关联列的长度的至少两个非易失性存储单元上延伸。
11.如权利要求10所述的装置，其特征在于，读取电路利用所释放的电荷来感测所述关联列中的选定非易失性存储单元的编程状态。
12.如权利要求10所述的装置，其特征在于，耦合到所述一行易失性存储单元的易失性单元字线的置为有效将电压源耦合到所述选定易失性存储单元的电容器以将所述电荷储存于所述电容器上，且其中在所述电荷经由所述关联列放电期间，所述电压源从所述电容器解耦合。
13.如权利要求10所述的装置，其特征在于，当所述电荷经由所述关联列从所述易失性存储单元放电时，多条非易失性单元字线被置为有效，所述多条非易失性单元字线中的各条非易失性单元字线被耦合到所述关联列中不同的非易失性存储单元。
14.如权利要求10所述的装置，其特征在于，电荷分别被储存在各个易失性存储单元中，随后经由所述存储器阵列的相应列放电，以读出沿所述存储器阵列的选定列的所述非易失性存储单元各自的编程状态。
15.如权利要求10所述的装置，其特征在于，所述易失性存储单元被表征为动态随机存取存储器(DRAM)单元，而沿着所述存储器阵列的各个列的所述非易失性存储单元被表征为以NAND结构连接的闪存单元。
16.如权利要求10所述的装置，其特征在于，储存于所述选定易失性存储单元中的所述电荷提供选定大小的电容性电压，且在选定行的所述非易失性存储单元被读取的页面模式读操作期间，所述选定大小的电容性电压分别被施加于沿所述行的易失性存储单元的每一个。
CN201080001812.8A 2009-05-29 2010-02-24 具有集成位线电容的nand闪存 Expired - Fee Related CN102057440B (zh)

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