JP2007257781A - 制御信号生成装置および半導体記憶装置 - Google Patents
制御信号生成装置および半導体記憶装置 Download PDFInfo
- Publication number
- JP2007257781A JP2007257781A JP2006083048A JP2006083048A JP2007257781A JP 2007257781 A JP2007257781 A JP 2007257781A JP 2006083048 A JP2006083048 A JP 2006083048A JP 2006083048 A JP2006083048 A JP 2006083048A JP 2007257781 A JP2007257781 A JP 2007257781A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- control signal
- data
- word line
- dummy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Static Random-Access Memory (AREA)
Abstract
【課題】ハンドシェイクによってアクセスを行う半導体記憶装置において、外部からのデータアクセス時に、最適なタイミングで応答信号を出力でき、その動作の信頼性の高い半導体記憶装置の提供。
【解決手段】メモリセルアレイ１中の指定のメモリセルＭＣにアクセス可能な半導体装置において、ダミーロウアレイ４、ダミーワード線５、およびタイミングコントローラ１６などを備えている。ダミーワード線５は、ワード線２に相当し、そのワード線２と類似の動作をする。このダミーワード線５には、ダミーロウアレイ４を構成する複数のダミーメモリセルＲＤＣが接続されている。タイミングコントローラ１６は、ダミーワード線５を選択する信号が入力されたときに、その信号に基づいてメモリセルＭＣのアクセスに必要な各種の制御信号を生成するようになっている。
【選択図】図１
【解決手段】メモリセルアレイ１中の指定のメモリセルＭＣにアクセス可能な半導体装置において、ダミーロウアレイ４、ダミーワード線５、およびタイミングコントローラ１６などを備えている。ダミーワード線５は、ワード線２に相当し、そのワード線２と類似の動作をする。このダミーワード線５には、ダミーロウアレイ４を構成する複数のダミーメモリセルＲＤＣが接続されている。タイミングコントローラ１６は、ダミーワード線５を選択する信号が入力されたときに、その信号に基づいてメモリセルＭＣのアクセスに必要な各種の制御信号を生成するようになっている。
【選択図】図１
Description
本発明は、ハンドシェイクによってアクセスを行う半導体記憶装置などに関し、特に、データの書き込み要求に対応する応答信号の生成についての改良に関するものである。
近年、低消費電力・低ノイズ・高信頼性を実現するために、非同期回路技術が見直されている。
例えば、非同期回路技術を用いる事でトランジスタの特性ばらつきに対する信頼性を向上させた非同期マイクロプロセッサが、Ｎ．Ｋａｒａｋｉ ｅｔ．ａｌ．， ”Ａ Ｆｌｅｘｉｂｌｅ ８ｂ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ ｂａｓｅｄ ｏｎ Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｅｒ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ ＴＦＴ
Ｔｅｃｈｎｏｌｏｇｙ”， ＩＳＳＣＣ ２００５ Ｔｅｃｈ．Ｄｉｇ．， ｐｐ．２７２−２７３などに発表されている。
例えば、非同期回路技術を用いる事でトランジスタの特性ばらつきに対する信頼性を向上させた非同期マイクロプロセッサが、Ｎ．Ｋａｒａｋｉ ｅｔ．ａｌ．， ”Ａ Ｆｌｅｘｉｂｌｅ ８ｂ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ ｂａｓｅｄ ｏｎ Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｅｒ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ ＴＦＴ
Ｔｅｃｈｎｏｌｏｇｙ”， ＩＳＳＣＣ ２００５ Ｔｅｃｈ．Ｄｉｇ．， ｐｐ．２７２−２７３などに発表されている。
このような非同期回路では、要求信号（ｒｅｑ信号）と応答信号（ａｃｋ信号）を用いたハンドシェイクプロトコルが、インターコネクションプロトコルとして広く知られている。
ハンドシェイクプロトコルを利用した半導体記憶装置としては、データ出力検出回路を用いることで、データの読み出し時の要求信号を生成する半導体記憶装置が、非特許文献１に記載されている。
ハンドシェイクプロトコルを利用した半導体記憶装置としては、データ出力検出回路を用いることで、データの読み出し時の要求信号を生成する半導体記憶装置が、非特許文献１に記載されている。
この方法は、ほとんど遅延の仮定をせずに（ディレイラインを使用しないで）読み出し時の応答信号を生成できるので、読み出し時はトランジスタなどのばらつきに対する信頼性が極めて高めることが出来る。
しかしながら、書き込み時の要求信号の生成に関してはほとんど考慮されておらず、データ書き込みに要する時間と同程度の大きな遅延時間のディレイラインを用いて要求信号を生成しているという問題があった。一般的に、ディレイラインを小さくする程、信頼性を向上することが出来る。
しかしながら、書き込み時の要求信号の生成に関してはほとんど考慮されておらず、データ書き込みに要する時間と同程度の大きな遅延時間のディレイラインを用いて要求信号を生成しているという問題があった。一般的に、ディレイラインを小さくする程、信頼性を向上することが出来る。
また、特許文献１には、要求信号を所定時間遅延させて生成したセンスイネーブル信号（センスアンプを動作させるための信号）を利用して、要求信号を返す半導体記憶装置が記載されている。
しかしながら、この方法では、データの書き込み時の要求信号も本来読み出し時にしか使用しないセンスイネーブル信号を利用して生成している。通常、センスイネーブル信号は読み出しのタイミングに最適化されて設計されていて、センスイネーブル信号が発生するタイミングは書き込み時間に対して長すぎる場合が多い。
しかしながら、この方法では、データの書き込み時の要求信号も本来読み出し時にしか使用しないセンスイネーブル信号を利用して生成している。通常、センスイネーブル信号は読み出しのタイミングに最適化されて設計されていて、センスイネーブル信号が発生するタイミングは書き込み時間に対して長すぎる場合が多い。
そのため、必要以上に要求信号の発生が遅くなり、サイクルタイムが長くなるという問題があった。また、センスイネーブル信号の発生タイミングが、書き込み終了のタイミングに近い場合には、非特許文献１に記載の従来例と同様に遅延の仮定が大きくなってしまい、ばらつきに対する信頼性が低下するという問題があった。
次に、図２０〜図２２を参照して、特許文献１における遅延の仮定の問題点について説明する。
次に、図２０〜図２２を参照して、特許文献１における遅延の仮定の問題点について説明する。
図２０は、特許文献１の発明を適用した半導体記憶装置の一例である。
この半導体記憶装置は、図２０に示すように、複数のメモリセルＭＣをマトリクス状に配置したメモリセルアレイ１０２、複数のビット線１０３、複数のワード線１０４、行デコーダ１０５、列デコーダ／列セレクタ１０６、ライトバッファ１０７、およびセンスアンプ１０８などを備えている。
この半導体記憶装置は、図２０に示すように、複数のメモリセルＭＣをマトリクス状に配置したメモリセルアレイ１０２、複数のビット線１０３、複数のワード線１０４、行デコーダ１０５、列デコーダ／列セレクタ１０６、ライトバッファ１０７、およびセンスアンプ１０８などを備えている。
さらに、この半導体記憶装置では、ディレイライン１０９、アンドゲート１１０、インバータ回路１１１、アンドゲート１１２〜１１４を備え、これらを用いて、書き込み要求信号に基づき、ライトイネーブル信号、行選択信号、および応答信号などを生成するようになっている。
このような構成からなる図２０に示す半導体記憶装置では、書き込み要求信号が入力されると、行選択信号、応答信号、およびライトイネーブル信号の３つを生成する。
このような構成からなる図２０に示す半導体記憶装置では、書き込み要求信号が入力されると、行選択信号、応答信号、およびライトイネーブル信号の３つを生成する。
これらの３つの信号は、図２１に示した信号波形の様に、ライトイネーブル信号（ビット線にデータ書き込み終了）、行選択信号、および要求信号の順序で発生しなければ、動作不良を起こす原因となる。
しかしながら、図２２に示す様に、書き込み要求信号が入力されてから各信号が発生するまでには、素子や配線によってそれらに応じた遅延Ｔ１〜Ｔ４、ＴＲ、ＴＣがそれぞれ発生する。
しかしながら、図２２に示す様に、書き込み要求信号が入力されてから各信号が発生するまでには、素子や配線によってそれらに応じた遅延Ｔ１〜Ｔ４、ＴＲ、ＴＣがそれぞれ発生する。
ここで、図２２に示す各遅延などの定義は、以下の通りである。
ＴＣ１：列アドレスが確定してから、当該列アドレスが指定する列の列選択が終了するまでの遅延時間。
ＴＣ２：ライトバッファ１０が書き込みを開始している状態で（制御信号ＷＥが有効である状態で）、列選択終了後、ビット線への書き込みが終了するまでの遅延時間。
ＴＣ１：列アドレスが確定してから、当該列アドレスが指定する列の列選択が終了するまでの遅延時間。
ＴＣ２：ライトバッファ１０が書き込みを開始している状態で（制御信号ＷＥが有効である状態で）、列選択終了後、ビット線への書き込みが終了するまでの遅延時間。
遅延ＴＲ：行アドレスが確定してから、当該行アドレスが指定する行の行選択信号が有効になるまでの遅延時間。
Ｔ１：書き込み要求信号が有効になってから、ライトイネーブル信号が有効になるまでの遅延時間。
Ｔ２：列選択が終了している状態で、ライトイネーブル信号が有効になってから、ビット線書き込みが終了するまでの遅延時間。
Ｔ１：書き込み要求信号が有効になってから、ライトイネーブル信号が有効になるまでの遅延時間。
Ｔ２：列選択が終了している状態で、ライトイネーブル信号が有効になってから、ビット線書き込みが終了するまでの遅延時間。
Ｔ３：書き込み要求信号が有効になってから、入力されている行アドレスが指定する行選択信号が有効になるまでの遅延時間。
Ｔ４：行選択信号が有効になってから、書き込みが終了するまでの遅延時間。
ＴＤ：書き込み要求信号が有効になってから、センスイネーブル信号が有効になるまでの遅延時間であり、ディレイラインにより生成。
Ｔ４：行選択信号が有効になってから、書き込みが終了するまでの遅延時間。
ＴＤ：書き込み要求信号が有効になってから、センスイネーブル信号が有効になるまでの遅延時間であり、ディレイラインにより生成。
ここで、「行アドレス確定」、「列アドレス確定」、「列選択終了」、「ビット線書き込み終了」、および「書き込み終了」は、それぞれ以下の状態であることを示す。
行アドレス確定、列アドレス確定：書き込みまたは読み出しを行うメモリセルを指定するアドレス信号が、半導体記憶装置に入力されている状態。
列選択終了：列セレクタを通して、列アドレスで指定された列のビット線とライトバッファ１０７及びセンスアンプ１０８が電気的に接続された状態を示す。
行アドレス確定、列アドレス確定：書き込みまたは読み出しを行うメモリセルを指定するアドレス信号が、半導体記憶装置に入力されている状態。
列選択終了：列セレクタを通して、列アドレスで指定された列のビット線とライトバッファ１０７及びセンスアンプ１０８が電気的に接続された状態を示す。
ビット線書き込み終了：列アドレスにより指定された列に配置されたビット線が、書き込みデータに応じた電位にチャージされた状態をいう。例えば、一つの列に相補関係にある２本のビット線（ＢＩＴ及び／ＢＩＴ）が配置されている場合には、書き込もうとしているデータが“１”であればＢＩＴの電位がＶＤＤで／ＢＩＴの電位がＶＳＳになった状態を指し、書き込もうとしているデータが“０”であればＢＩＴの電位がＶＳＳで／ＢＩＴの電位がＶＤＤになった状態を指す。
書き込み終了：行アドレスと列アドレスにより指定されたメモリセルにデータが書き込まれた状態。
この第１実施形態では、上記の遅延Ｔ１〜Ｔ４、ＴＲ、ＴＣ１、ＴＣ２、ＴＤは、次の関係を満たさなければならない。
この第１実施形態では、上記の遅延Ｔ１〜Ｔ４、ＴＲ、ＴＣ１、ＴＣ２、ＴＤは、次の関係を満たさなければならない。
Ｔ１＋Ｔ２＜Ｔ３ ・・・式（１）
Ｔ３＋Ｔ４＜ＴＤ ・・・式（２）
Ｔ３＋Ｔ４＜ＴＤ ・・・式（２）
一般に、メモリセルアレイ２は、多数（数十〜数千）の行から構成されているので遅延Ｔ３は長くなり易く、式（１）を満たす事は難しくない。また、遅延Ｔ４は非常に短く無視することが出来る。このため、遅延Ｔ３と遅延ＴＤの関係が重要となる。
遅延Ｔ３は長いので、半導体製造プロセスのばらつきなどに起因する誤差も大きくなる。よって、誤差に対する許容範囲を広げるには、遅延ＴＤは遅延Ｔ３に対して十分に長く余裕を持って設計することが望ましい。しかし、遅延ＴＤをあまり長くするとサイクルタイムも長くなってしまうという問題があった。
遅延Ｔ３は長いので、半導体製造プロセスのばらつきなどに起因する誤差も大きくなる。よって、誤差に対する許容範囲を広げるには、遅延ＴＤは遅延Ｔ３に対して十分に長く余裕を持って設計することが望ましい。しかし、遅延ＴＤをあまり長くするとサイクルタイムも長くなってしまうという問題があった。
また、メモリ（半導体記憶装置）が正常に動作するためには、各回路が正確なタイミングで動作しなければならないが、従来技術では全く考慮されていない。例えば、行デコーダ及び列デコーダが、書き込み要求信号の入力後にデコードを開始する場合には、下記の関係も満たさなければならない。
ＴＣ１＋ＴＣ２＜ＴＣ３ ・・・式（３）
ＴＲ＜Ｔ３ ・・・式（４）
ＴＲ＜Ｔ３ ・・・式（４）
以上説明したように、特許文献１に記載の発明では、式（１）〜（４）を満たさなければならない。従って、各回路を構成するトランジスタなどの特性のばらつきなどが、これらの関係を満たす範囲に限定されてしまい、動作の信頼性が低いという問題があった。
要するに、従来のハンドシェイクプロトコルを用いた半導体記憶装置（Self-Timed Memory ）では、外部との通信にはハンドシェイクプロトコルを用いているにもかかわらず、特に、書き込み時の要求信号の生成タイミングを内部のディレイラインにより生成しているので、そのばらつきに起因して動作の信頼性を向上出来ないという、不具合がある。
Ｖｉｎｃｅｎｔ Ｗｉｎｇ−Ｙｕｎ Ｓｉｔ ｅｔ．ａｌ．， "Ａ Ｆｏｕｒ−Ｐｈａｓｅ Ｈａｎｄｓｈａｋｉｎｇ ＡｓｙｎｃｈｒｏｎｏｕｓＳｔａｔｉｃ ＲＡＭ Ｄｅｓｉｇｎ ｆｏｒ Ｓｅｌｆ−Ｔｉｍｅｄ Ｓｙｓｔｅｍｓ"， ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ、ＶＯＬ．３４， ＮＯ．１， ＪＡＮＵＡＲＹ １９９９ 特開平１１−１８５４７７号公報
Ｖｉｎｃｅｎｔ Ｗｉｎｇ−Ｙｕｎ Ｓｉｔ ｅｔ．ａｌ．， "Ａ Ｆｏｕｒ−Ｐｈａｓｅ Ｈａｎｄｓｈａｋｉｎｇ ＡｓｙｎｃｈｒｏｎｏｕｓＳｔａｔｉｃ ＲＡＭ Ｄｅｓｉｇｎ ｆｏｒ Ｓｅｌｆ−Ｔｉｍｅｄ Ｓｙｓｔｅｍｓ"， ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ、ＶＯＬ．３４， ＮＯ．１， ＪＡＮＵＡＲＹ １９９９
そこで、本発明の目的は、上記の点に鑑み、ハンドシェイクによってアクセスを行う半導体記憶装置に適用され、その半導体記憶装置のアクセス時に、最適なタイミングで応答信号を生成でき、その動作の信頼性の高い制御信号生成装置を提供することにある。
また、本発明の他の目的は、ハンドシェイクによってアクセスを行う半導体記憶装置において、外部からのデータアクセス時に、最適なタイミングで応答信号を出力でき、その動作の信頼性の高い半導体記憶装置を提供することにある。
また、本発明の他の目的は、ハンドシェイクによってアクセスを行う半導体記憶装置において、外部からのデータアクセス時に、最適なタイミングで応答信号を出力でき、その動作の信頼性の高い半導体記憶装置を提供することにある。
上記の課題を解決し本発明の目的を達成するために、本発明は以下のような構成からなる。
すなわち、第１の発明は、半導体記憶装置にアクセスする際に必要な各種の制御信号を生成する制御信号生成装置であって、前記半導体記憶装置のワード線に相当し、そのワード線と類似の動作をするダミーワード線と、前記ワード線に接続されるメモリセルに相当し、前記ダミーワード線に接続されるダミーメモリセルと、前記ダミーワード線を選択する信号が入力されたときに、その信号に基づいて前記半導体記憶装置のアクセスに必要な所定の制御信号を生成する制御信号生成回路と、を備えている。
すなわち、第１の発明は、半導体記憶装置にアクセスする際に必要な各種の制御信号を生成する制御信号生成装置であって、前記半導体記憶装置のワード線に相当し、そのワード線と類似の動作をするダミーワード線と、前記ワード線に接続されるメモリセルに相当し、前記ダミーワード線に接続されるダミーメモリセルと、前記ダミーワード線を選択する信号が入力されたときに、その信号に基づいて前記半導体記憶装置のアクセスに必要な所定の制御信号を生成する制御信号生成回路と、を備えている。
第２の発明は、第１の発明において、前記制御信号生成回路は、データの書き込み要求信号に基づいて前記半導体記憶装置の指定のメモリセルにデータを書き込む際には、データの書き込みを行うための制御信号を所定の順序で生成し、前記ダミーワード線の選択の検出後に、前記書き込み要求信号に対応する応答信号を出力するようになっている。
第３の発明は、第１の発明において、前記制御信号生成回路は、データの書き込み要求信号に基づいて前記半導体記憶装置の指定のメモリセルにデータを書き込む際には、第１にプリチャージ回路がプリチャージを動作停止するための制御信号を生成し、第２に指定されたビット線にデータの書き込みを行うための制御信号を生成し、第３に指定されたワード線を選択するための制御信号を生成し、前記ダミーワード線の選択の検出後に、前記書き込み要求信号に対応する応答信号を出力するようになっている。
第４の発明は、第１の発明において、前記ダミーワード線とダミービット線との交点に配置されるダミーメモリセルと、前記ダミービット線対の電位変化を検出するダミーセンスアンプと、をさらに備え、前記制御信号生成回路は、データの読み出し要求信号に基づいて前記半導体記憶装置の指定のメモリセルからデータを読み出す際には、データの読み出しを行うための制御信号を所定の順序で生成し、前記ダミーワード線の選択が検出され、前記ダミーセンスアンプの電位変化の検出後に、前記読み出し要求信号に対応する応答信号を出力するようになっている。
第５の発明は、第４の発明において、前記制御信号生成回路は、データの読み出し要求信号に基づいて前記半導体記憶装置の指定のメモリセルからデータを読み出す際には、第１にプリチャージ回路がプリチャージ動作を停止するための制御信号を生成し、第２に指定されたワード線を選択するための制御信号を生成し、第３に指定されたビット線に出力されるデータを読み出すための制御信号を生成し、前記ダミーセンスアンプの電位変化の検出後に、前記読み出し要求信号に対応する応答信号を出力するようになっている。
第６の発明は、第１の発明において、センスアンプがデータを読み出すときに、そのデータの読み出しを検出するデータ検出回路をさらに備え、前記制御信号生成回路は、データの読み出し要求信号に基づいて前記半導体記憶装置の指定のメモリセルからデータを読み出す際には、データの読み出しを行うための制御信号を所定の順序で生成し、前記ダミーワード線の選択が検出され、前記データ検出回路のデータの検出後に、前記読み出し要求信号に対応する応答信号を出力するようになっている。
第７の発明は、第６の発明において、前記制御信号生成回路は、データの読み出し要求信号に基づいて前記半導体記憶装置の指定されたメモリセルからデータを読み出す際には、第１にプリチャージ回路がプリチャージ動作を停止するための制御信号を生成し、第２に指定されたワード線を選択するための制御信号を生成し、第３に指定されたビット線に出力されるデータを読み出すための制御信号を生成し、前記データ検出回路のデータの検出後に、前記読み出し要求信号に対応する応答信号を出力するようになっている。
第８の発明は、第６の発明または第７の発明において、前記データ検出回路はセンスアンプの機能も兼ね備えていることを特徴とする。
第９の発明は、メモリセルがマトリクス状に配置されたメモリセルアレイと、前記メモリセルアレイの列方向に配列され、各メモリセルにデータを読み書きするための複数のビット線と、前記メモリセルアレイの行方向に配列され、そのメモリセルアレイの特定の行に配列されたメモリセルを選択する複数のワード線とを含み、前記メモリセルアレイ中の指定のメモリセルにアクセス可能な半導体装置において、前記ワード線に相当し、そのワード線と類似の動作をするダミーワード線と、前記ワード線に接続されるメモリセルに相当し、前記ダミーワード線に接続されるダミーメモリセルと、前記ダミーワード線を選択する信号が入力されたときに、その信号に基づいて前記メモリセルのアクセスに必要な制御信号を生成する制御信号生成回路と、を備えている。
第１０の発明は、第９の発明において、前記制御信号生成回路は、書き込み要求信号に基づいて指定されたメモリセルにデータを書き込む際には、データの書き込みを行うための制御信号を所定の順序で生成し、前記ダミーワード線の選択の検出後に、前記書き込み要求信号に対応する応答信号を出力するようになっている。
第１１の発明は、第９の発明において、前記制御信号生成回路は、データの書き込み要求信号に基づいて前記半導体記憶装置の指定されたメモリセルにデータを書き込む際には、第１にプリチャージ回路がプリチャージを動作停止するための制御信号を生成し、第２に指定されたビット線にデータの書き込みを行うための制御信号を生成し、第３に指定されたワード線を選択するための制御信号を生成し、前記ダミーワード線の選択の検出後に、前記書き込み要求信号に対応する応答信号を出力するようになっている。
第１２の発明は、第９の発明において、前記ダミーワード線とダミービット線との交点に配置されるダミーメモリセルと、前記ダミービット線対の電位変化を検出するダミーセンスアンプと、をさらに備え、前記制御信号生成回路は、読み出し要求信号に基づいて前記半導体記憶装置の指定のメモリセルからデータを読み出す際には、データの読み出しを行うための制御信号を所定の順序で生成し、前記ダミーワード線の選択が検出され、前記ダミーセンスアンプの電位変化の検出後に、前記読み出し要求信号に対応する応答信号を出力するようになっている。
第１３の発明は、第１２の発明において、前記制御信号生成回路は、データの書き込み要求信号に基づいて前記半導体記憶装置の指定のメモリセルからデータを読み出す際には、第１にプリチャージ回路がプリチャージ動作を停止するための制御信号を生成し、第２に指定されたワード線を選択するための制御信号を生成し、第３に指定されたビット線に出力されるデータを読み出すための制御信号を生成し、前記ダミーセンスアンプの電位変化の検出後に、前記読み出し要求信号に対応する応答信号を出力するようになっている。
第１４の発明は、第９の発明において、センスアンプがデータを読み出すときに、そのデータの読み出しを検出するデータ検出回路をさらに備え、前記制御信号生成回路は、データの読み出し要求信号に基づいて前記半導体記憶装置の指定のメモリセルからデータを読み出す際には、データの読み出しを行うための制御信号を所定の順序で生成し、前記ダミーワード線の選択が検出され、前記データ検出回路のデータの検出後に、前記読み出し要求信号に対応する応答信号を出力するようになっている。
第１５の発明は、第１４の発明において、前記制御信号生成回路は、データの書き込み要求信号に基づいて前記半導体記憶装置の指定されたメモリセルからデータを読み出す際には、第１にプリチャージ回路がプリチャージ動作を停止するための制御信号の生成し、第２に指定されたワード線を選択するための制御信号を生成し、第３に指定されたビット線に出力されるデータを読み出すための制御信号を生成し、その後、前記データ検出回路のデータの検出後に、前記読み出し要求信号に対応する応答信号を出力するようになっている。
以上のような構成からなる本発明によれば、例えば、要求信号が入力されてから、ダミーワード線が選択されるまでの遅延時間と、入力されている行アドレスに対応するワード線が選択されるまでの遅延時間とを、ほとんど等しくすることができる。
従って、ダミーワード線の選択信号を用いることで、ほとんど遅延の仮定を必要としないでデータ書き込み時の応答信号やプリチャージのタイミングを作ることが出来る。
従って、ダミーワード線の選択信号を用いることで、ほとんど遅延の仮定を必要としないでデータ書き込み時の応答信号やプリチャージのタイミングを作ることが出来る。
このため、本発明の制御信号生成装置によれば、ハンドシェイクによってアクセスを行う半導体装置に適用した場合において、データの読み書き時に、最適なタイミングで応答信号を生成でき、その動作の高信頼性を実現できる。
また、本発明の半導体記憶装置によれば、ハンドシェイクによるデータの読み書き時に、最適なタイミングで応答信号を出力でき、その動作の高信頼性を実現できる。
また、本発明の半導体記憶装置によれば、ハンドシェイクによるデータの読み書き時に、最適なタイミングで応答信号を出力でき、その動作の高信頼性を実現できる。
さらに、本発明の半導体記憶装置によれば、正常に動作するために満たさなければならない各信号間の遅延の大小関係が少なくなるので、プロセスばらつきに対する許容範囲を広くすることが出来て、信頼性が向上する。
以下、本発明の実施の形態を、図面を参照して説明する。
（第１実施形態）
図１は、本発明の制御信号生成装置を、スタティックＲＡＭ（ＳＲＡＭ）からなる半導体記憶装置に適用した第１実施形態であり、ハンドシェイクによってアクセスできるようにしたものである。
（第１実施形態）
図１は、本発明の制御信号生成装置を、スタティックＲＡＭ（ＳＲＡＭ）からなる半導体記憶装置に適用した第１実施形態であり、ハンドシェイクによってアクセスできるようにしたものである。
この第１実施形態に係る半導体記憶装置は、図１に示すように、Ｍ行Ｎ列の行列状に配置された複数のメモリセル（ＭＣ）からなるメモリセルアレイ１と、複数（Ｍ本）のワード線２と、複数（Ｎ個）のビット線対３と、行デコーダ９と、ライトバッファ１０と、センスアンプ１１と、プリチャージ回路１２と、列デコーダ／列セレクタ１３と、プリチャージ回路１４と、を備えている。
また、この第１実施形態に係る半導体記憶装置は、行方向に配置された複数のダミーメモリセル（ＲＤＣ）からなるダミーロウアレイ４と、ダミーワード線５と、列方向に配置されたダミーメモリセル（ＣＤＣ）からなるダミーカラムアレイ６と、複数のダミービット線対７と、ダミーメモリセル（ＤＭＣ）からなるダミーアレイ８と、ダミーセンスアンプ１５と、タイミングコントローラ１６と、を備えている。
ここで、ダミーロウアレイ４、ダミーワード線５、ダミーカラムアレイ６、ダミービット線対７、ダミーアレイ８、ダミーセンスアンプ１５、およびタイミングコントローラ１６が、本発明に係る制御信号生成装置を構成する。
Ｍ本のワード線２は、メモリセルアレイ１の一つの行に配置されたメモリセル（ＭＣ）を選択するためのものである。Ｎ対のビット線対３は、メモリセルアレイ１の一つの列に配置されたメモリセル（ＭＣ）に対してデータの読み書きをするためのものである。
Ｍ本のワード線２は、メモリセルアレイ１の一つの行に配置されたメモリセル（ＭＣ）を選択するためのものである。Ｎ対のビット線対３は、メモリセルアレイ１の一つの列に配置されたメモリセル（ＭＣ）に対してデータの読み書きをするためのものである。
ダミーワード線５には、ダミーロウアレイ４を構成する各ダミーメモリセル（ＲＤＣ）と、ダミーアレイ８を構成するダミーメモリセル（ＤＭＣ）とが、それぞれ接続されている。ダミービット線対７には、ダミーカラムアレイ６を構成するダミーメモリセル（ＣＤＣ）が接続されている。ダミーアレイ８のダミーメモリセル（ＤＭＣ）は、ダミーワード線５とダミービット線対７との交点に設けられている。
行デコーダ９は、入力されている行アドレス信号に従って指定されるワード線２及びダミーワード線５をそれぞれ選択するようになっている。ライトバッファ１０は、メモリセルアレイ１中の指定されたメモリセル（ＭＣ）にデータを書き込むためのものである。センスアンプ１１は、メモリセルアレイ１中の指定されたメモリセル（ＭＣ）からのデータを読み出すためのものである。
プリチャージ回路１２は、ライトバッファ１０とセンスアンプ１１のプリチャージを行うものである。また、プリチャージ回路１４は、ビット線対３のプリチャージを行うものである。
列デコーダ／列セレクタ１３は、入力されている列アドレスに従って指定される列に配置されたビット線対３を、ライトバッファ１０及びセンスアンプ１１と接続するためのものである。ダミーセンスアンプ１５は、ダミービット線対７の電位の変化を検出するものである。
列デコーダ／列セレクタ１３は、入力されている列アドレスに従って指定される列に配置されたビット線対３を、ライトバッファ１０及びセンスアンプ１１と接続するためのものである。ダミーセンスアンプ１５は、ダミービット線対７の電位の変化を検出するものである。
タイミングコントローラ１６は、外部から入力される制御信号に基づいて各回路の動作を制御するための各種の内部制御信号を発生するものである。
この第１実施形態では、タイミングコントローラ１６に、外部から入力される制御信号として、データの書き込み要求信号（ＲＥＱ−ＷＲ）と読出し要求信号（ＲＥＱ−ＲＤ）の２つの信号が入力される例を示している。
この第１実施形態では、タイミングコントローラ１６に、外部から入力される制御信号として、データの書き込み要求信号（ＲＥＱ−ＷＲ）と読出し要求信号（ＲＥＱ−ＲＤ）の２つの信号が入力される例を示している。
その制御信号としては、上記の信号の他に、半導体記憶装置が選択されていることを示すチップセレクト信号（ＣＳ）や、データの書き込みのアクセスか読出しのアクセスかを示すＲ／Ｗ信号などを用いることも可能である。
ここでは データの書き込み要求信号（ＲＥＱ−ＷＲ）と読出し要求信号（ＲＥＱ−ＲＤ）を用いる場合を例に説明する。
ここでは データの書き込み要求信号（ＲＥＱ−ＷＲ）と読出し要求信号（ＲＥＱ−ＲＤ）を用いる場合を例に説明する。
次に、図１に示すタイミングコントローラ１６の入力信号、およびそこで生成されて出力される信号について説明する。
タイミングコントローラ１６には、下記の４つの信号が入力される。
タイミングコントローラ１６には、下記の４つの信号が入力される。
ＲＥＱ−ＷＲ：外部からのデータの書き込み要求信号であり、Ｈレベルのときに有効である。
ＲＥＱ−ＲＤ：外部からのデータの読出し要求信号であり、Ｈレベルのときに有効である。
ＤＷＬ：ダミーワード線５の選択信号であり、Ｈレベルのときに有効である。
ＤＳＯ：ダミーセンスアンプ１５からの出力信号であり、ダミーセンスアンプ１５がダミービット線対７のデータを検出するとＨレベルになる。
ＲＥＱ−ＲＤ：外部からのデータの読出し要求信号であり、Ｈレベルのときに有効である。
ＤＷＬ：ダミーワード線５の選択信号であり、Ｈレベルのときに有効である。
ＤＳＯ：ダミーセンスアンプ１５からの出力信号であり、ダミーセンスアンプ１５がダミービット線対７のデータを検出するとＨレベルになる。
タイミングコントローラ１６は、上記の各入力信号に基づいて、下記の各信号を発生する。
ＡＣＫ：上記の要求信号に対応する応答信号であり、例えば書き込み動作完了時にＨレベルになる。
ＰＣ＿：プリチャージ回路１２、１４の制御信号であり、Ｌレベルの時にプリチャージを行い、Ｈレベルの時にそれを停止する。
ＡＣＫ：上記の要求信号に対応する応答信号であり、例えば書き込み動作完了時にＨレベルになる。
ＰＣ＿：プリチャージ回路１２、１４の制御信号であり、Ｌレベルの時にプリチャージを行い、Ｈレベルの時にそれを停止する。
ＷＥ：ライトバッファ１０の制御信号であり、Ｈレベルの時はデータの書き込みを行い、Ｌレベルの時は行わない。
ＳＥ：センスアンプ１１の制御信号であり、Ｈレベルのときに、センスアンプ１１はビット線対３のデータに応じてＨレベル又はＬレベルを出力する。
ＤＳＥ：ダミーセンスアンプ１５の制御信号であり、Ｈレベルのときに、ダミーセンスアンプ１５はダミービット線対７のデータを読み出す。それがＬレベルのときに、ダミーセンスアンプ１５はＬレベルを出力する。
ＳＥ：センスアンプ１１の制御信号であり、Ｈレベルのときに、センスアンプ１１はビット線対３のデータに応じてＨレベル又はＬレベルを出力する。
ＤＳＥ：ダミーセンスアンプ１５の制御信号であり、Ｈレベルのときに、ダミーセンスアンプ１５はダミービット線対７のデータを読み出す。それがＬレベルのときに、ダミーセンスアンプ１５はＬレベルを出力する。
ＲＤＥＣＥ：行デコーダ９の制御信号であり、Ｈレベルのときに、行デコーダ９は入力されている行アドレス信号に従って指定のワード線２を選択するとともに、ダミーワード線５を選択する。
次に、このような構成からなる第１実施形態のデータの書き込み動作について、図２および図３を参照して説明する。
この第１実施形態では、データの書き込み要求信号ＲＥＱ−ＷＲが有効になると、そのとき入力されている行アドレス信号及び列アドレス信号で指定されたメモリセルに書き込みを行い、その動作が終了すると、書き込み要求信号ＲＥＱ−ＷＲに対応する応答信号ＡＣＫを有効にする。一方、その書き込み要求信号ＲＥＱ−ＷＲを発生した外部回路は、その応答信号ＡＣＫがＨレベルになると、書き込み要求信号ＲＥＱ−ＷＲを立ち下げて次の動作を開始する。
この第１実施形態では、データの書き込み要求信号ＲＥＱ−ＷＲが有効になると、そのとき入力されている行アドレス信号及び列アドレス信号で指定されたメモリセルに書き込みを行い、その動作が終了すると、書き込み要求信号ＲＥＱ−ＷＲに対応する応答信号ＡＣＫを有効にする。一方、その書き込み要求信号ＲＥＱ−ＷＲを発生した外部回路は、その応答信号ＡＣＫがＨレベルになると、書き込み要求信号ＲＥＱ−ＷＲを立ち下げて次の動作を開始する。
次に、タイミングコントローラ１６が、データの書き込み動作を行う場合の動作例について、図２および図３を参照して説明する。
図２（Ａ）に示すように、書き込み要求信号ＲＥＱ−ＷＲが立ち上がると、所定の時間後に、図２（Ｂ）に示すように、プリチャージ回路１２、１４の制御信号ＰＣ＿が立ち上がる。これにより、プリチャージ回路１２、１４は、プリチャージ動作を停止する。
図２（Ａ）に示すように、書き込み要求信号ＲＥＱ−ＷＲが立ち上がると、所定の時間後に、図２（Ｂ）に示すように、プリチャージ回路１２、１４の制御信号ＰＣ＿が立ち上がる。これにより、プリチャージ回路１２、１４は、プリチャージ動作を停止する。
その制御信号ＰＣ＿の立ち上がりから、所定の時間後に、図２（Ｃ）に示すように、ライトバッファ１０の制御信号ＷＥが立ち上がる。これにより、ライトバッファ１０は、選択されているビット線対３にデータの書き込みを行う。
その制御信号ＷＥの立ち上がりから、所定の時間後に、図２（Ｄ）に示すように、データを書き込むために選択されたワード線２の信号ＷＬおよびダミーワード線５の信号ＤＷＬがそれぞれ立ち上がる。これにより、指定されたメモリセルにデータが書き込まれる。
その制御信号ＷＥの立ち上がりから、所定の時間後に、図２（Ｄ）に示すように、データを書き込むために選択されたワード線２の信号ＷＬおよびダミーワード線５の信号ＤＷＬがそれぞれ立ち上がる。これにより、指定されたメモリセルにデータが書き込まれる。
その後、図２（Ｅ）に示すように、書き込み要求信号ＲＥＱ−ＷＲに対応する応答信号ＡＣＫが立ち上がる。その応答信号ＡＣＫが立ち上がると、外部回路は書き込み要求信号ＲＥＱ−ＷＲを立ち下げる。一方、半導体記憶装置は、信号ＷＬ／ＤＷＬ（図２（Ｄ）参照）及び信号ＷＥを立ち下げる。このとき、信号ＲＥＱ−ＷＲ、信号ＷＬ／ＤＷＬ及び信号ＷＥはどの様な順番で立ち下がっても構わない。信号ＷＬ／ＤＷＬと信号ＷＥとが両方とも立ち下がると制御信号ＰＣ＿（図２（Ｂ）参照）が立ち下がる。さらに信号ＲＥＱ−ＷＲと信号ＷＬ／ＤＷＬとの両方が立ち下がると、応答信号ＡＣＫがたち下がる。
以上のように変化する各信号の遷移図を、図３に示す。図３において、各信号に付されている「＋」符号はその信号の立ち上がりを示し、「−」符号はその信号の立ち下がりを示す。
上記の動作説明や図３からわかるように、第１実施形態において、正常にデータの書き込みを行うためには、以下の順序からなる動作が必要となる。
上記の動作説明や図３からわかるように、第１実施形態において、正常にデータの書き込みを行うためには、以下の順序からなる動作が必要となる。
（１）プリチャージの停止
（２）ビット線にデータの書き込み
（３）データを書き込むワード線の選択
（４）メモリセルへのデータ書き込みが完了
（５）応答信号ＡＣＫを有効にする
そして、応答信号ＡＣＫが有効になった後は、以下の順序で動作する。
（６−１）ライトバッファの動作の停止
（６−２）行選択の停止
（７）プリチャージの開始
なお、（６−１）と（６−２）の動作は、どちらが先であっても構わない。
（２）ビット線にデータの書き込み
（３）データを書き込むワード線の選択
（４）メモリセルへのデータ書き込みが完了
（５）応答信号ＡＣＫを有効にする
そして、応答信号ＡＣＫが有効になった後は、以下の順序で動作する。
（６−１）ライトバッファの動作の停止
（６−２）行選択の停止
（７）プリチャージの開始
なお、（６−１）と（６−２）の動作は、どちらが先であっても構わない。
ここで、ライトバッファ１０とプリチャージ回路１２、１４は同時に動作しないようにする事が望ましい。同時に動作するとそれぞれの出力がぶつかり、大きな貫通電流が流れる可能性があるためである。
また、消費電力を低減するとの観点からは、行選択期間中にプリチャージは行わない方が好ましい。また、正常にデータを書き込むためには、ビット線対３にデータが書き込まれた状態（列選択をしてライトバッファ１０を有効にした状態）でワード線２を選択することが望ましい。先にワード線２を選択すると、ビット線対３の電位がメモリセルＭＣに書き込まれているデータに従って変化してしまうので、動作範囲が狭くなる可能性がある。データの書き込み終了後に、ワード線２の選択を終了するのと、ライトバッファ１０を停止するのは、どちらが先でも構わない。
また、消費電力を低減するとの観点からは、行選択期間中にプリチャージは行わない方が好ましい。また、正常にデータを書き込むためには、ビット線対３にデータが書き込まれた状態（列選択をしてライトバッファ１０を有効にした状態）でワード線２を選択することが望ましい。先にワード線２を選択すると、ビット線対３の電位がメモリセルＭＣに書き込まれているデータに従って変化してしまうので、動作範囲が狭くなる可能性がある。データの書き込み終了後に、ワード線２の選択を終了するのと、ライトバッファ１０を停止するのは、どちらが先でも構わない。
以上から、各部の動作は、上記のように、（１）、（２）、（３）、（４）、（５）、（６−１）、（６−２）、および（７）という動作タイミングにしている。
応答信号ＡＣＫが有効になった後は、すでにデータの書き込み動作は終了しているので、直ちにライトバッファ１０の出力と行選択を停止して、プリチャージを行う事が好ましい。そうすることで、サイクルタイムを短くすることが出来る。
応答信号ＡＣＫが有効になった後は、すでにデータの書き込み動作は終了しているので、直ちにライトバッファ１０の出力と行選択を停止して、プリチャージを行う事が好ましい。そうすることで、サイクルタイムを短くすることが出来る。
応答信号ＡＣＫの立ち下げは、書き込み要求信号ＲＥＱ−ＷＲとダミーワード線５上の信号ＤＷＬが両方ともにＬレベルになってから行う。これにより、データの書き込み動作を行っていない行が選択されることを防止する。
データの書き込み終了後（応答信号ＡＣＫが立ち上がった後）は、書き込み要求信号ＲＥＱ−ＷＲが立ち下がったのち、出来るだけ早く応答信号ＡＣＫを立ち下げることが望ましい。それは、通常、応答信号ＡＣＫが立ち上がった状態では、書き込み要求信号ＲＥＱ−ＷＲを発生している回路ブロックが、次の動作を行う事が出来ないためである。もし、行デコーダ９が書き込み要求信号ＲＥＱ−ＷＲによって行アドレスをラッチする構成である場合には、書き込み要求信号ＲＥＱ−ＷＲが立ち下がったら、直ちに応答信号ＡＣＫも立ち下げても良い。
データの書き込み終了後（応答信号ＡＣＫが立ち上がった後）は、書き込み要求信号ＲＥＱ−ＷＲが立ち下がったのち、出来るだけ早く応答信号ＡＣＫを立ち下げることが望ましい。それは、通常、応答信号ＡＣＫが立ち上がった状態では、書き込み要求信号ＲＥＱ−ＷＲを発生している回路ブロックが、次の動作を行う事が出来ないためである。もし、行デコーダ９が書き込み要求信号ＲＥＱ−ＷＲによって行アドレスをラッチする構成である場合には、書き込み要求信号ＲＥＱ−ＷＲが立ち下がったら、直ちに応答信号ＡＣＫも立ち下げても良い。
この第１実施形態に係る半導体記憶装置では、書き込み要求信号ＲＥＱ−ＷＲに対する応答信号ＡＣＫを、ダミーワード線５の信号ＤＷＬがＨレベルになった後に発生するようにしている。
そして、この第１実施形態では、その様な構成とすることで、遅延の仮定を小さくすることができるので、各部の回路を構成する素子性能がばらついても正常に動作する事が可能になる。以下に、この点について詳述する。
この第１実施形態の構成において、書き込みサイクルのときに考えられる遅延を図４に示す。
そして、この第１実施形態では、その様な構成とすることで、遅延の仮定を小さくすることができるので、各部の回路を構成する素子性能がばらついても正常に動作する事が可能になる。以下に、この点について詳述する。
この第１実施形態の構成において、書き込みサイクルのときに考えられる遅延を図４に示す。
ここで、図４に示す各遅延などの定義（内容）は、以下の通りである。
ＴＣ１：列アドレスが確定してから、当該列アドレスが指定する列の列選択が終了するまでの遅延時間。
ＴＣ２：ライトバッファ１０が書き込みを開始している状態で（制御信号ＷＥが有効である状態で）、列選択終了後、ビット線への書き込みが終了するまでの遅延時間。
ＴＣ１：列アドレスが確定してから、当該列アドレスが指定する列の列選択が終了するまでの遅延時間。
ＴＣ２：ライトバッファ１０が書き込みを開始している状態で（制御信号ＷＥが有効である状態で）、列選択終了後、ビット線への書き込みが終了するまでの遅延時間。
ＴＲ：図１１に示す構成である行デコーダを用いた場合には、書き込み要求信号ＲＥＱ−ＷＲもしくは読み出し要求信号ＲＥＱ−ＲＤ信号が有効になってから、ＷＬＳ信号が有効になるまでの遅延時間と、ＲＤＥＣＥ信号が有効である場合にＷＬＳ信号が有効になってからＷＬ信号が有効になるまでの遅延時間の和。一方、図１２に示す構成である行デコーダを用いた場合には、書き込み要求信号ＲＥＱ−ＷＲもしくは読み出し要求信号ＲＥＱ−ＲＤ信号が有効になってから、ＷＬＳ信号が有効になるまでの遅延時間と、ＷＬＰＳ信号が有効である場合にＷＬＳ信号が有効になってからＷＬ信号が有効になるまでの遅延時間の和。
Ｔ１：書き込み要求信号ＲＥＱ−ＷＲ信号が有効になってから、プリチャージ回路の制御信号ＰＣ＿が無効になるまでの遅延時間。
Ｔ２：プリチャージ回路の制御信号ＰＣ＿が無効になってから、ライトバッファの制御信号ＷＥが有効になるまでの遅延時間。
Ｔ３：列選択が終了している状態で、ライトバッファの制御信号ＷＥが有効になってからビット線への書き込みが終了するまでの遅延時間。
Ｔ２：プリチャージ回路の制御信号ＰＣ＿が無効になってから、ライトバッファの制御信号ＷＥが有効になるまでの遅延時間。
Ｔ３：列選択が終了している状態で、ライトバッファの制御信号ＷＥが有効になってからビット線への書き込みが終了するまでの遅延時間。
Ｔ４：行アドレスで指定された行のＷＬＳＰ信号が有効である状態で、ライトバッファの制御信号ＷＥが有効になってからＷＬ信号が有効になるまでの遅延時間。
Ｔ４´：図１１に示す構成である行デコーダを用いた場合には、ＤＷＬＳ信号が有効である状態でＷＥ信号が有効になってからＤＷＬ信号が有効になるまでの遅延時間。一方、図１２に示す構成である行デコーダを用いた場合には、ＷＲ信号またはＲＤ信号が有効である状態でＷＥ信号が有効になってからＤＷＬ信号が有効になるまでの遅延時間。
Ｔ４´：図１１に示す構成である行デコーダを用いた場合には、ＤＷＬＳ信号が有効である状態でＷＥ信号が有効になってからＤＷＬ信号が有効になるまでの遅延時間。一方、図１２に示す構成である行デコーダを用いた場合には、ＷＲ信号またはＲＤ信号が有効である状態でＷＥ信号が有効になってからＤＷＬ信号が有効になるまでの遅延時間。
Ｔ５：ビット線への書き込みが終了状態で、ワード線の信号ＷＬが有効になってから書き込みが終了するまでの遅延時間。
Ｔ６：ダミーワード線５の信号ＤＷＬが有効になってから、応答信号ＡＣＫが有効になるまでの遅延時間。
Ｔ７：応答信号ＡＣＫが有効になってから、外部回路が書き込み要求信号ＲＥＱ−ＷＲを無効にするまでの遅延時間。
Ｔ６：ダミーワード線５の信号ＤＷＬが有効になってから、応答信号ＡＣＫが有効になるまでの遅延時間。
Ｔ７：応答信号ＡＣＫが有効になってから、外部回路が書き込み要求信号ＲＥＱ−ＷＲを無効にするまでの遅延時間。
Ｔ８：ダミーワード線５の信号ＤＷＬが無効である状態で、書き込み要求信号ＲＥＱ−ＷＲ信号が無効になってから応答信号ＡＣＫが無効になるまでの遅延時間。
Ｔ９：応答信号ＡＣＫが有効になってから、ライトバッファの制御信号ＷＥが無効になるまでの遅延時間。
Ｔ１０：ダミーワード線５の信号ＤＷＬが無効である状態で、ライトバッファの制御信号ＷＥが無効になってから、プリチャージ回路の制御信号ＰＣ＿が有効になるまでの遅延時間。
Ｔ９：応答信号ＡＣＫが有効になってから、ライトバッファの制御信号ＷＥが無効になるまでの遅延時間。
Ｔ１０：ダミーワード線５の信号ＤＷＬが無効である状態で、ライトバッファの制御信号ＷＥが無効になってから、プリチャージ回路の制御信号ＰＣ＿が有効になるまでの遅延時間。
Ｔ１１：応答信号ＡＣＫが有効になってから、ダミーワード線５の信号ＤＷＬが無効になるまでの遅延時間。
Ｔ１２：書き込み要求信号ＲＥＱ−ＷＲが無効である状態で、ダミーワード線５の信号ＤＷＬが無効になってから応答信号ＡＣＫが無効になるまでの遅延時間。
Ｔ１３：ライトバッファの制御信号ＷＥが無効である状態で、ダミーワード線５の信号ＤＷＬが無効になってから、プリチャージ回路の制御信号ＰＣ＿が有効になるまでの遅延時間。
Ｔ１２：書き込み要求信号ＲＥＱ−ＷＲが無効である状態で、ダミーワード線５の信号ＤＷＬが無効になってから応答信号ＡＣＫが無効になるまでの遅延時間。
Ｔ１３：ライトバッファの制御信号ＷＥが無効である状態で、ダミーワード線５の信号ＤＷＬが無効になってから、プリチャージ回路の制御信号ＰＣ＿が有効になるまでの遅延時間。
Ｔ１４：外部回路が連続して当該半導体記憶装置へアクセスを行う場合に、応答信号ＡＣＫが無効になってから書き込み要求信号ＲＥＱ−ＷＲを有効するのに要する遅延時間。
Ｔ１５：プリチャージ回路の制御信号ＰＣ＿が有効になってから、プリチャージが終了するまでの遅延時間。
ＴＤ：図５、図９、図１０、図１８および図１９に示したディレイラインの遅延時間であり、プリチャージ回路の制御信号ＰＣ＿が有効になってから、次の書き込みまたは読み出しのためにその制御信号ＰＣ＿を無効にする事が可能になるまでの時間。
Ｔ１５：プリチャージ回路の制御信号ＰＣ＿が有効になってから、プリチャージが終了するまでの遅延時間。
ＴＤ：図５、図９、図１０、図１８および図１９に示したディレイラインの遅延時間であり、プリチャージ回路の制御信号ＰＣ＿が有効になってから、次の書き込みまたは読み出しのためにその制御信号ＰＣ＿を無効にする事が可能になるまでの時間。
ここで、図中の「Ｄａｔａ−ｉｎ確定」および「プリチャージ終了」は、それぞれ以下の状態であることを示す。
Ｄａｔａ−ｉｎ確定：書き込むためのデータが、データ信号Ｄａｔａ−ｉｎとして半導体記憶装置に入力されている状態。
プリチャージ終了：全てのビット線が、所定の電位にプリチャージされた状態。
Ｄａｔａ−ｉｎ確定：書き込むためのデータが、データ信号Ｄａｔａ−ｉｎとして半導体記憶装置に入力されている状態。
プリチャージ終了：全てのビット線が、所定の電位にプリチャージされた状態。
この第１実施形態では、上記した各遅延は、次の関係を満たさなくてはならない。
ＴＣ１＋ＴＣ２＜ＴＲまたはＴＣ１＋ＴＣ２＜Ｔ１＋Ｔ２＋Ｔ４・・・式（５）
Ｔ３＜Ｔ４ ・・・式（６）
Ｔ４＋Ｔ５＜Ｔ４´＋Ｔ６ ・・・式（７）
ＴＲ＋Ｔ５＜ＴＲ´＋Ｔ６ ・・・式（８）
Ｔ１５＜ＴＤ ・・・式（９）
ＴＣ１＋ＴＣ２＜ＴＲまたはＴＣ１＋ＴＣ２＜Ｔ１＋Ｔ２＋Ｔ４・・・式（５）
Ｔ３＜Ｔ４ ・・・式（６）
Ｔ４＋Ｔ５＜Ｔ４´＋Ｔ６ ・・・式（７）
ＴＲ＋Ｔ５＜ＴＲ´＋Ｔ６ ・・・式（８）
Ｔ１５＜ＴＤ ・・・式（９）
式（５）及び式（６）は、ビット線対３へのデータ書き込み後、ワード線２の選択という順序で動作させるために必要な仮定である。
行アドレスの方が列アドレスよりも多い場合にはＴＣ１＋ＴＣ２＜ＴＲは容易に満たされ、さらにＴ４も大きくなるので、式（５）は容易に満たすことが出来る。仮に、行アドレスの方が列アドレスよりも少ない場合には、列アドレスの選択を検知する構成として、列アドレスの選択後にライトバッファ１０の制御信号ＷＥもしくは行デコーダ９の制御信号ＲＤＥＣＥを立ち上げる構成にすると良い。
行アドレスの方が列アドレスよりも多い場合にはＴＣ１＋ＴＣ２＜ＴＲは容易に満たされ、さらにＴ４も大きくなるので、式（５）は容易に満たすことが出来る。仮に、行アドレスの方が列アドレスよりも少ない場合には、列アドレスの選択を検知する構成として、列アドレスの選択後にライトバッファ１０の制御信号ＷＥもしくは行デコーダ９の制御信号ＲＤＥＣＥを立ち上げる構成にすると良い。
次に、Ｔ３とＴ４について比較する。
Ｔ３は、ライトバッファ１０がメモリセルアレイ１の１列の寄生容量をチャージするのにかかる遅延時間である。各列の寄生容量は、主にＭ個のメモリセル（ＭＣ）のパストランジスタのドレイン容量である。
それに対して、Ｔ４は、行デコーダ９の制御信号ＲＤＥＣＥの入力後にワード線２を選択するまでの間には、行デコーダ９の選択からワード線２が選択されるまでの遅延（Ｔ４−１）と、行デコーダ９がメモリセルアレイ１の１つの行に配置されたＮ個のメモリセル（ＭＣ）のパストランジスタのゲート容量をチャージするまでの遅延（Ｔ４−２）の和である。
Ｔ３は、ライトバッファ１０がメモリセルアレイ１の１列の寄生容量をチャージするのにかかる遅延時間である。各列の寄生容量は、主にＭ個のメモリセル（ＭＣ）のパストランジスタのドレイン容量である。
それに対して、Ｔ４は、行デコーダ９の制御信号ＲＤＥＣＥの入力後にワード線２を選択するまでの間には、行デコーダ９の選択からワード線２が選択されるまでの遅延（Ｔ４−１）と、行デコーダ９がメモリセルアレイ１の１つの行に配置されたＮ個のメモリセル（ＭＣ）のパストランジスタのゲート容量をチャージするまでの遅延（Ｔ４−２）の和である。
遅延時間が最小となる様に設計すると、Ｔ４−１は図１１の構成の行デコーダを用いた場合でも図１２の構成の行デコーダを用いた場合でもほとんど変わらない。よってここでは図１１の例を用いて説明すると、Ｔ４−１はアンドゲート６１を構成するトランジスタのゲート容量をチャージするために要する遅延時間となる。通常、ドレイン容量はゲート容量と同程度以下であるので、Ｔ４−１≧Ｔ３となる。また、ワード線２およびダミーワード線５が選択されるのに要する遅延Ｔ４−２は、およそＴ４×（Ｎ／Ｍ）程度の時間と考えられる。従って、Ｎ：Ｍ＝１：０．５〜１０程度とすると、Ｔ４＝１．５×Ｔ４−１〜１１×Ｔ４−１≧１．５×Ｔ３となって、式（６）も容易に満足できる。
式（７）と式（８）は、書き込み終了後に応答信号ＡＣＫを発生させるために満たさなければならない。
ワード線２の選択時にはビット線対３にはデータが書き込まれており、Ｔ５はゲート一段分程度の小さな遅延である。このため、Ｔ５＜＜Ｔ６となって、Ｔ５を無視することが出来る。また、Ｔ４とＴ４´及びＴＲとＴＲ´は、その負荷をほとんど等しくすることが可能であって、Ｔ４≒Ｔ４´、ＴＲ≒ＴＲ´である。従って、式（７）と式（８）も容易に満足できる。
ワード線２の選択時にはビット線対３にはデータが書き込まれており、Ｔ５はゲート一段分程度の小さな遅延である。このため、Ｔ５＜＜Ｔ６となって、Ｔ５を無視することが出来る。また、Ｔ４とＴ４´及びＴＲとＴＲ´は、その負荷をほとんど等しくすることが可能であって、Ｔ４≒Ｔ４´、ＴＲ≒ＴＲ´である。従って、式（７）と式（８）も容易に満足できる。
以上の様に、第１実施形態に係る半導体記憶装置によれば、ほとんど遅延の仮定を必要としないで、データの書き込みが終了した直後に応答信号ＡＣＫを発生させることが出来、回路素子などのばらつきに対する動作の信頼性を大きく向上することが出来る。
式（９）は、プリチャージが終了してから次の動作を開始するために必要である。この第１実施形態では、プリチャージが終了するよりも十分に長く（許容しなければならないばらつきの大きさにより必要なマージンは変化する。）設計されたディレイラインを用いて、タイミングを作っている。ディレイライン（ＴＤ）は、信号がＬからＨになるときは小さく、信号がＨからＬになる時は大きな遅延となる。
式（９）は、プリチャージが終了してから次の動作を開始するために必要である。この第１実施形態では、プリチャージが終了するよりも十分に長く（許容しなければならないばらつきの大きさにより必要なマージンは変化する。）設計されたディレイラインを用いて、タイミングを作っている。ディレイライン（ＴＤ）は、信号がＬからＨになるときは小さく、信号がＨからＬになる時は大きな遅延となる。
次に、以上説明したようなタイミングで各制御信号を発生するタイミングコントローラの一例を図５に示す。
このタイミングコントローラでは、半導体記憶装置のステート（状態）を記録しておくために、図示のように２つのＣ素子２２、２３を使用している。
ここで、Ｃ素子２２、２３は、２入力１出力のゲートであり、２つの入力がいずれも「Ｈ」の時には「Ｈ」を出力し、またはいずれも「Ｌ」の場合には「Ｌ」を出力し、２つの入力がそれ以外の場合（「Ｈ」と「Ｌ」または「Ｌ」と「Ｈ」）には、出力は変化せずに前の出力を保持するようになっている。
このタイミングコントローラでは、半導体記憶装置のステート（状態）を記録しておくために、図示のように２つのＣ素子２２、２３を使用している。
ここで、Ｃ素子２２、２３は、２入力１出力のゲートであり、２つの入力がいずれも「Ｈ」の時には「Ｈ」を出力し、またはいずれも「Ｌ」の場合には「Ｌ」を出力し、２つの入力がそれ以外の場合（「Ｈ」と「Ｌ」または「Ｌ」と「Ｈ」）には、出力は変化せずに前の出力を保持するようになっている。
Ｃ素子２２は、半導体記憶装置の動作状態を記憶していて、半導体記憶装置が動作している（書き込み行っている）期間はＨレベルを出力し、書き込みが終了するとＬレベルを出力する。一方、Ｃ素子２３は、ハンドシェイクプロトコルを行うために使用している。
さらに、図５に示すように、このタイミングコントローラは、アンドゲート２１と、Ｃ素子２２、２３と、インバータ２４、２５と、ディレイライン２６と、オアゲート２７と、アドゲート２８、２９と、を備えている。
さらに、図５に示すように、このタイミングコントローラは、アンドゲート２１と、Ｃ素子２２、２３と、インバータ２４、２５と、ディレイライン２６と、オアゲート２７と、アドゲート２８、２９と、を備えている。
アンドゲート２１の一方の入力端子には、書き込み要求信号ＲＥＱ−ＷＲが入力されている。また、アンドゲート２１の他方の入力端子には、信号ＰＣ＿をディレイライン２６で遅延させたのちインバータ２４で反転させた信号が入力されている。ここでディレイライン２６はオアゲート２７から電気的に遠い位置に配置されている。すなわち、信号ＰＣ＿がディレイライン２７に入力されるまでの遅延は、プリチャージ回路１２、１４に入力されるまでの遅延よりも大きい。
Ｃ素子２２の一方の入力端子には、アンドゲート２１の出力信号が入力されている。また、Ｃ素子２２の他方の入力端子には、Ｃ素子２３の出力信号をインバータ２５で反転した信号が入力されている。Ｃ素子２２の出力信号は、オアゲート２７、アンドゲート２８、およびアンドゲート２９にその入力信号としてそれぞれ供給されている。
オアゲート２７は、Ｃ素子２２の出力信号、ダミーワード線５の信号ＤＷＬ、および信号ＷＥを入力信号とし、この３つの入力信号の論理和演算により、プリチャージ回路１４の制御信号ＰＣ＿を生成するようになっている。オアゲート２７はライトバッファ１０よりもアンドゲート２８から電気的に遠い位置に配置されている。
オアゲート２７は、Ｃ素子２２の出力信号、ダミーワード線５の信号ＤＷＬ、および信号ＷＥを入力信号とし、この３つの入力信号の論理和演算により、プリチャージ回路１４の制御信号ＰＣ＿を生成するようになっている。オアゲート２７はライトバッファ１０よりもアンドゲート２８から電気的に遠い位置に配置されている。
アンドゲート２８は、Ｃ素子２２の出力信号および信号ＰＣ＿を入力信号とし、この２つの入力信号の論理積演算により、ライトバッファ１０の制御信号ＷＥを生成するようになっている。アンドゲート２８はプリチャージ回路１２、１４よりもオアゲート２７から電気的に遠い位置に配置されていている。
アンドゲート２９は、Ｃ素子２２の出力信号および信号ＷＥを入力信号とし、この２つの入力信号の論理積演算により、行デコーダ９の制御信号ＲＤＥＣＥを生成するようになっている。アンドゲート２９はライトバッファ１０よりもアンドゲート２８から電気的に遠い位置に配置されていている。
アンドゲート２９は、Ｃ素子２２の出力信号および信号ＷＥを入力信号とし、この２つの入力信号の論理積演算により、行デコーダ９の制御信号ＲＤＥＣＥを生成するようになっている。アンドゲート２９はライトバッファ１０よりもアンドゲート２８から電気的に遠い位置に配置されていている。
Ｃ素子２３の一方の入力端子には、書き込み要求信号ＲＥＱ−ＷＲが入力されている。また、Ｃ素子２３の他方の入力端子には、ダミーワード線５の信号ＤＷＬが入力されている。Ｃ素子２３の出力端子からは、応答信号ＡＣＫが出力されるようになっている。
従って、書き込み要求信号ＲＥＱ−ＷＲがＨの状態で、信号ＤＷＬが立ち上がると、応答信号ＡＣＫが立ち上がり、Ｃ素子２３は、書き込み要求信号ＲＥＱ−ＷＲと、ダミーワード線５の信号ＤＷＬとによって、書き込み要求信号ＲＥＱ−ＷＲに対応する応答信号ＡＣＫを生成出力するようになっている。
従って、書き込み要求信号ＲＥＱ−ＷＲがＨの状態で、信号ＤＷＬが立ち上がると、応答信号ＡＣＫが立ち上がり、Ｃ素子２３は、書き込み要求信号ＲＥＱ−ＷＲと、ダミーワード線５の信号ＤＷＬとによって、書き込み要求信号ＲＥＱ−ＷＲに対応する応答信号ＡＣＫを生成出力するようになっている。
図５に示した構成であるタイミングコントローラの動作例について、以下に詳述する。
半導体記憶装置がスタンバイ状態であって書き込み要求がなされていない（要求信号ＲＥＱ−ＷＲがＬ）とすると、応答信号ＡＣＫはＬとするためにＣ素子２３はＬを出力している。この時Ｃ素子２２への入力の片方（Ｓ２２−１）には、インバータ２５で応答信号ＡＣＫが反転されてＨが入力されている。さらにスタンバイ状態ではプリチャージは終了しているので、ディレイライン２６からの出力はＬであり、よってインバータ２４の出力はＨであるので、Ｃ素子２２の片方の入力（Ｓ２２−２）にはアンドゲート２１と通して要求信号ＲＥＱ−ＷＲに応じた信号が入力さている。すなわち、要求信号ＲＥＱ−ＷＲがＨであればＳ２２−２にもＨが、要求信号ＲＥＱ−ＷＲがＬであればＳ２２−２にもＬが入力される。
ここで、外部回路が当該半導体記憶装置に書き込みを行うために要求信号ＲＥＱ−ＷＲをＬからＨに変化させるとすると、Ｃ素子２２へ２つの入力（Ｓ２２−１及びＳ２２−２）は共にＨになるので、Ｃ素子２２の出力（Ｓ２２−３）はＨに変化する。スタンバイ状態では、Ｓ２２−３がＬであるので、信号ＰＣ＿、信号ＷＥ、信号ＲＤＥＣＥ及び信号ＤＷＬはすべてＬとなっている。
Ｓ２２−３がＨに変化すると、先ずオアゲート２７の出力ＰＣ＿がＨに変化する。すなわち、図２（Ａ）に示すように、書き込み要求信号ＲＥＱ−ＷＲが立ち上がると、所定の時間後に、図２（Ｂ）に示すように、プリチャージ回路１２、１４の制御信号ＰＣ＿が立ち上がる。これにより、プリチャージ回路１２、１４は、プリチャージ動作を停止する。
信号ＰＣ＿は、プリチャージ回路１２、１４に入力された後に、ディレイライン２６及びアンドゲート２８にそれぞれ入力される。
ディレイライン２６は、入力されている信号がＬからＨに変化した場合には、ほとんど遅延させずに信号を伝えるので、信号ＰＣ＿がＨになるとほとんど遅延せずにディレイライン２６の出力はＨになり、よってインバータ２４の出力はＬになる。さらにアンドゲート２２の出力はＬになる。この時点で、書き込みが終了していなければ、ＡＣＫ信号はＬのままであるので、Ｃ素子２２の出力はＨのまま変化しない。
信号ＰＣ＿がＨに変化すると、アンドゲート２８の出力信号ＷＥがＨに変化して、ライトバッファ２６はデータの書き込みを開始する（図２（Ｃ））。
そして、信号ＷＥがＨになりライトバッファが動作を開始した後に、アンドゲート２９の出力信号ＲＤＥＣＥがＨに変化し、図２（Ｄ）に示すように信号ＷＬ及びＤＷＬが立ち上がる。
半導体記憶装置がスタンバイ状態であって書き込み要求がなされていない（要求信号ＲＥＱ−ＷＲがＬ）とすると、応答信号ＡＣＫはＬとするためにＣ素子２３はＬを出力している。この時Ｃ素子２２への入力の片方（Ｓ２２−１）には、インバータ２５で応答信号ＡＣＫが反転されてＨが入力されている。さらにスタンバイ状態ではプリチャージは終了しているので、ディレイライン２６からの出力はＬであり、よってインバータ２４の出力はＨであるので、Ｃ素子２２の片方の入力（Ｓ２２−２）にはアンドゲート２１と通して要求信号ＲＥＱ−ＷＲに応じた信号が入力さている。すなわち、要求信号ＲＥＱ−ＷＲがＨであればＳ２２−２にもＨが、要求信号ＲＥＱ−ＷＲがＬであればＳ２２−２にもＬが入力される。
ここで、外部回路が当該半導体記憶装置に書き込みを行うために要求信号ＲＥＱ−ＷＲをＬからＨに変化させるとすると、Ｃ素子２２へ２つの入力（Ｓ２２−１及びＳ２２−２）は共にＨになるので、Ｃ素子２２の出力（Ｓ２２−３）はＨに変化する。スタンバイ状態では、Ｓ２２−３がＬであるので、信号ＰＣ＿、信号ＷＥ、信号ＲＤＥＣＥ及び信号ＤＷＬはすべてＬとなっている。
Ｓ２２−３がＨに変化すると、先ずオアゲート２７の出力ＰＣ＿がＨに変化する。すなわち、図２（Ａ）に示すように、書き込み要求信号ＲＥＱ−ＷＲが立ち上がると、所定の時間後に、図２（Ｂ）に示すように、プリチャージ回路１２、１４の制御信号ＰＣ＿が立ち上がる。これにより、プリチャージ回路１２、１４は、プリチャージ動作を停止する。
信号ＰＣ＿は、プリチャージ回路１２、１４に入力された後に、ディレイライン２６及びアンドゲート２８にそれぞれ入力される。
ディレイライン２６は、入力されている信号がＬからＨに変化した場合には、ほとんど遅延させずに信号を伝えるので、信号ＰＣ＿がＨになるとほとんど遅延せずにディレイライン２６の出力はＨになり、よってインバータ２４の出力はＬになる。さらにアンドゲート２２の出力はＬになる。この時点で、書き込みが終了していなければ、ＡＣＫ信号はＬのままであるので、Ｃ素子２２の出力はＨのまま変化しない。
信号ＰＣ＿がＨに変化すると、アンドゲート２８の出力信号ＷＥがＨに変化して、ライトバッファ２６はデータの書き込みを開始する（図２（Ｃ））。
そして、信号ＷＥがＨになりライトバッファが動作を開始した後に、アンドゲート２９の出力信号ＲＤＥＣＥがＨに変化し、図２（Ｄ）に示すように信号ＷＬ及びＤＷＬが立ち上がる。
Ｃ素子２３の２つの入力の内、片方（Ｓ２３−１）には要求信号ＲＥＱ−ＷＲが入力され、もう一方（Ｓ２３−２）には信号ＤＷＬが入力されている。書き込み要求時には、書き込み要求信号ＲＥＱ−ＷＲはＨとなっているので、信号ＤＷＬが立ち上がると、Ｃ素子２３への２つ入力信号は両方ともＨになり、Ｃ素子２３の出力である応答信号ＡＣＫがＨに変化する（図２（Ｅ）参照）。
応答信号ＡＣＫが立ち上がると、外部回路は所定の時間後に書き込み要求信号ＲＥＱ−ＷＲを立ち下げる（図２（Ａ））。
また、応答信号ＡＣＫが立ち上がると、Ｃ素子２２への入力信号（Ｓ２２−２）は立ち下がる。前述の様に、信号Ｓ２２−１はプリチャージ停止から所定の遅延をもってＬとなっていて、書き込み完了後にはＣ素子２２への入力Ｓ２２−１及びＳ２２−２は両方ともＬになり、出力Ｓ２２−３もＬとなる。
また、応答信号ＡＣＫが立ち上がると、Ｃ素子２２への入力信号（Ｓ２２−２）は立ち下がる。前述の様に、信号Ｓ２２−１はプリチャージ停止から所定の遅延をもってＬとなっていて、書き込み完了後にはＣ素子２２への入力Ｓ２２−１及びＳ２２−２は両方ともＬになり、出力Ｓ２２−３もＬとなる。
信号Ｓ２２−３がＬになると、先ず、アンドゲート２８の出力信号ＷＥ（図２（Ｃ）参照）及び２９の出力信号ＲＤＥＣＥがＬになる。さらに信号ＲＤＥＣＥが立ち下がると所定の遅延をもって信号ＷＬ及び信号ＤＷＬが立ち下がる（図２（Ｄ）参照）。
要求信号ＲＥＱ−ＷＲ及び信号ＤＷＬが立ち下がるとＣ素子２３の出力である応答信号ＡＣＫも立ち下がる（図２（Ｅ）参照）。以上の様にＣ素子２３によって、要求信号を発生する外部回路と、ハンドシェイクプロトコルによる通信が可能となる。
要求信号ＲＥＱ−ＷＲ及び信号ＤＷＬが立ち下がるとＣ素子２３の出力である応答信号ＡＣＫも立ち下がる（図２（Ｅ）参照）。以上の様にＣ素子２３によって、要求信号を発生する外部回路と、ハンドシェイクプロトコルによる通信が可能となる。
そして信号ＷＥ及び信号ＤＷＬが立ち下がると、オアゲート２７の出力信号であるＰＣ＿が立ち下がり、プリチャージ回路１２及び１４はプリチャージを開始する。信号ＰＣ＿がＨからＬに変化する場合には、ディレイライン２６によって所定の時間だけ遅延される。この遅延は、プリチャージ回路１２及び１４がプリチャージを終了するよりも長く設定されている。このような構成とすることで、プリチャージが終了するまではアンドゲート２１への片方の入力がＬであるので、ＲＥＱ−ＷＲ信号が変化してもＣ素子２２への入力信号Ｓ２２−１はＬのままとなる。よって、すでにハンドシェイクプロトコルによる通信が終了していて応答信号ＡＣＫが立ち下がっていたとしても、Ｃ素子２２の出力信号Ｓ２２−３はＬから変化しない。以上の様に、２つのＣ素子を含む構成であるタイミングコントローラ１６を用いる事で、プリチャージの終了を待つことなく応答信号ＡＣＫを立ち下げることが出来るので、早く外部回路が開放され、外部回路及び当該半導体記憶装置を含むシステム全体の動作速度が向上する。
以上の様に、図５に示す構成であるタイミングコントローラを用いれば、遅延の仮定を小さくして、図２に示したタイミングで各制御信号を発生させることが確実に出来る。
以上の様に、図５に示す構成であるタイミングコントローラを用いれば、遅延の仮定を小さくして、図２に示したタイミングで各制御信号を発生させることが確実に出来る。
次に、図１に示すタイミングコントローラ１６が、データの読み出し動作を行う場合の動作例について、図６および図７を参照して説明する。
図６（Ａ）に示すように、読み出し要求信号ＲＥＱ−ＲＤが立ち上がると、所定の時間後に、図６（Ｂ）に示すように、プリチャージ回路１２、１４の制御信号ＰＣが立ち上がる。これにより、プリチャージ回路１２、１４は、プリチャージ動作を停止する。
図６（Ａ）に示すように、読み出し要求信号ＲＥＱ−ＲＤが立ち上がると、所定の時間後に、図６（Ｂ）に示すように、プリチャージ回路１２、１４の制御信号ＰＣが立ち上がる。これにより、プリチャージ回路１２、１４は、プリチャージ動作を停止する。
その制御信号ＰＣ＿の立ち上がりから、所定の時間後に、図６（Ｃ）に示すように、データを読み出すために選択されたワード線２の信号ＷＬおよびダミーワード線５の信号ＤＷＬがそれぞれ立ち上がる。これにより、データを読み出すワード線２が選択される。
その信号ＷＬ／ＤＷＬの立ち上がりから、所定の時間後に、図６（Ｄ）に示すように、ダミーセンスアンプ１５の出力信号ＤＳＯが立ち上がる。この立ち上がりから所定の時間後に、図６（Ｅ）に示すように、センスアンプ１１の制御信号ＳＥが立ち上がる。
その信号ＷＬ／ＤＷＬの立ち上がりから、所定の時間後に、図６（Ｄ）に示すように、ダミーセンスアンプ１５の出力信号ＤＳＯが立ち上がる。この立ち上がりから所定の時間後に、図６（Ｅ）に示すように、センスアンプ１１の制御信号ＳＥが立ち上がる。
その後、図６（Ｆ）に示すように、読み出し要求信号ＲＥＱ−ＲＤに対応する応答信号ＡＣＫが立ち上がる。その応答信号ＡＣＫが立ち上がると、外部回路は、図６（Ａ）に示すように読み出し要求信号ＲＥＱ−ＲＤを立ち下げる。一方、半導体記憶装置内部では、図６（Ｄ）に示すようにダミーセンスアンプ１５の出力信号ＤＳＯ、及び信号ＷＬ／ＤＷＬ（図６（Ｃ）参照）が立ち下がる。信号ＤＳＯが立ち下がると、制御信号ＳＥ（図６（Ｅ）参照）が立ち下がる。さらに信号ＷＬ／ＤＷＬ及び信号ＳＥが立ち下がると、制御信号ＰＣ＿（図６（Ｂ）参照）が立ち下がり、プリチャージ回路１２及び１４はプリチャージを開始する。また、読み出し要求信号ＲＥＱ−ＲＤが立ち下がり、かつ信号ＤＷＬが立ち下がってから所定の時間が経過してから応答信号ＡＣＫが立ち下がる（図６（Ｆ））。
以上のように変化する各信号の遷移図を、図７に示す。図７において、各信号に付されている「＋」符号はその信号の立ち上がりを示し、「−」符号はその信号の立ち下がりを示す。
上記の動作説明や図７からわかるように、第１実施形態において、正常にデータの読み出しを行うためには、以下の順序からなる動作が必要となる。
上記の動作説明や図７からわかるように、第１実施形態において、正常にデータの読み出しを行うためには、以下の順序からなる動作が必要となる。
（１）プリチャージの停止
（２）データを読み出すワード線の選択
（３）センスアンプの動作
（４）センスアンプからＤａｔａ−ｏｕｔにデータが出力
（５）応答信号ＡＣＫを有効にする
このようにして、応答信号ＡＣＫが有効になった後は、以下の順序からなる動作が必要となる。
（６−１）センスアンプの停止
（６−２）行選択の停止
（７）プリチャージの開始
ここで、（６−１）と（６−２）の動作は、どちらが先でも構わない。
（２）データを読み出すワード線の選択
（３）センスアンプの動作
（４）センスアンプからＤａｔａ−ｏｕｔにデータが出力
（５）応答信号ＡＣＫを有効にする
このようにして、応答信号ＡＣＫが有効になった後は、以下の順序からなる動作が必要となる。
（６−１）センスアンプの停止
（６−２）行選択の停止
（７）プリチャージの開始
ここで、（６−１）と（６−２）の動作は、どちらが先でも構わない。
図１の構成例では、データの読み出しにおいては、センスアンプ１１の制御信号ＳＥの発生のタイミングが重要である。その制御信号ＳＥは、センスアンプ１１が十分にデータを判別できる程度にビット線の電位が変化してから、有効にする事が好ましい。
センスアンプ１１が、例えばラッチタイプ場合には、そのようなタイミングで制御信号ＳＥを有効にしないと誤動作をしてしまう。また、センスアンプ１１が、電圧センスアンプもしくは電流センスアンプの場合には、制御信号ＳＥのタイミングを最適化する事で、消費電流を抑制することが出来る。
センスアンプ１１が、例えばラッチタイプ場合には、そのようなタイミングで制御信号ＳＥを有効にしないと誤動作をしてしまう。また、センスアンプ１１が、電圧センスアンプもしくは電流センスアンプの場合には、制御信号ＳＥのタイミングを最適化する事で、消費電流を抑制することが出来る。
しかしながら、その制御信号ＳＥの発生タイミングをあまり遅くすると、サイクルタイムが長くなってしまう。図１の構成例では、制御信号ＳＥの発生タイミングを最適化するために、ダミーセルアレイを用いている。
ダミーワード線５が選択されると、ダミーセルアレイのビット線対７の電位が変化する。このとき、ダミーセルアレイは複数列になっているので（図１参照）、仮にその中の幾つかの列に不具合があって信号が出力されなくても、残りの列の出力を検出する事が出来る。
ダミーワード線５が選択されると、ダミーセルアレイのビット線対７の電位が変化する。このとき、ダミーセルアレイは複数列になっているので（図１参照）、仮にその中の幾つかの列に不具合があって信号が出力されなくても、残りの列の出力を検出する事が出来る。
タイミングコントローラ１６は、ダミーワード線５が選択されて信号ＤＷＬが有効（Ｈ）になると、制御信号ＤＳＥによってダミーセンスアンプ１５を動作させる。ダミーセンスアンプ１５は、ダミーセルアレイのビット線対７の電位変化を検出すると、その出力信号（検出信号）ＤＳＯを有効にする。信号ＤＳＯが有効になると、タイミングコントローラ１６はセンスアンプ１１の制御信号ＳＥを有効にする。ダミーセンスアンプ１５には、例えば、一般的にメモリーで使われている電流センスアンプや電圧センスアンプを使用することができる。
ダミーワード線５が選択されてから、ダミーセンスアンプ１５の検出信号ＤＳＯが出力されるまでの遅延時間は、ワード線２が選択されてからビット線対３にデータが出力されるまでの遅延時間とほとんど等しくすることが出来る。
このため、この第１実施形態では、ダミーワード線５、ダミーセルアレイ、およびダミーセンスアンプ１５などを設ける構成とすることで、好適なタイミングでセンスアンプ１１の制御信号ＳＥを発生することが出来る。
このため、この第１実施形態では、ダミーワード線５、ダミーセルアレイ、およびダミーセンスアンプ１５などを設ける構成とすることで、好適なタイミングでセンスアンプ１１の制御信号ＳＥを発生することが出来る。
この第１実施形態では、データの読出し終了後に、ワード線２の選択を終了するのと、センスアンプ１１の動作を停止するのは、どちらが先でも構わない。以上から、上述のように、（１）、（２）、（３）、（４）、（５）、（６）、（７−１）、（７−２）、（８）という動作タイミングにしている。
応答信号ＡＣＫが有効になった後は、すでにデータの読出しは終了しているので、直ちにセンスアンプ１１、ダミーセンスアンプ１５及び行選択を停止して、プリチャージを行う事が好ましい。そうすることで、サイクルタイムを短くすることが出来る。
応答信号ＡＣＫが有効になった後は、すでにデータの読出しは終了しているので、直ちにセンスアンプ１１、ダミーセンスアンプ１５及び行選択を停止して、プリチャージを行う事が好ましい。そうすることで、サイクルタイムを短くすることが出来る。
応答信号ＡＣＫ信号の立ち下げを、読み出し要求信号ＲＥＱ−ＲＤとダミーワード線５の信号ＤＷＬが両方共にＬレベルになってから行う点は、データの書き込みの場合と同様である。行デコーダ９が読み出し要求信号ＲＥＱ−ＲＤによって行アドレスをラッチする構成である場合には、読み出し要求信号ＲＥＱ−ＲＤが立ち下がったら直ちに応答信号ＡＣＫも立ち下げても良い。
この第１実施形態では、読み出し要求信号ＲＥＱ−ＲＤに対する応答信号ＡＣＫを、センスアンプ１１の制御信号ＳＥがＨレベルになった後に発生する。さらに、その制御信号ＳＥは、ダミーセルアレイのビット線対７の電位が変化してから発生する。
このような構成とすることで、第１実施形態では、遅延の仮定を小さくすることが出来、回路を構成する素子性能がばらついても正常に動作する事が可能になる。以下に、この点について詳述する。
このような構成とすることで、第１実施形態では、遅延の仮定を小さくすることが出来、回路を構成する素子性能がばらついても正常に動作する事が可能になる。以下に、この点について詳述する。
この第１実施形態の構成において、読み出しサイクルのときに考えられる遅延を図８に示す。
ここで、図８に示す各遅延などの定義（内容）は、以下の通りである。
ＴＣ１：列アドレスが確定してから、当該列アドレスが指定する列の列選択が終了するまでの遅延時間。
ＴＣ２：ビット線に入力された信号が、列セレクタを通してセンスアンプに入力されるのに要する遅延時間。
ここで、図８に示す各遅延などの定義（内容）は、以下の通りである。
ＴＣ１：列アドレスが確定してから、当該列アドレスが指定する列の列選択が終了するまでの遅延時間。
ＴＣ２：ビット線に入力された信号が、列セレクタを通してセンスアンプに入力されるのに要する遅延時間。
ＴＲ：図１１に示す構成である行デコーダを用いた場合には、書き込み要求信号ＲＥＱ−ＷＲもしくは読み出し要求信号ＲＥＱ−ＲＤが有効になってから、ＷＬＳ信号が有効になるまでの遅延時間と、行デコーダの制御信号ＲＤＥＣＥが有効である場合にＷＬＳ信号が有効になってからＷＬ信号が有効になるまでの遅延時間の和。図１２に示す構成である行デコーダを用いた場合には、書き込み要求信号ＲＥＱ−ＷＲもしくは読み出し要求信号ＲＥＱ−ＲＤが有効になってから、ＷＬＳ信号が有効になるまでの遅延時間と、ＷＬＰＳ信号が有効である場合にＷＬＳ信号が有効になってからワード線の信号ＷＬが有効になるまでの遅延時間の和。
Ｔ１：読み出し要求ＲＥＱ−ＲＤ信号が有効になってから、プリチャージ回路の制御信号ＰＣ＿が無効になるまでの遅延時間。
Ｔ２：行アドレスで指定された行のＷＬＳＰ信号が有効である状態で、プリチャージ回路の制御信号ＰＣ＿が無効になってからワード線の信号ＷＬが有効になるまでの遅延時間。
Ｔ２：行アドレスで指定された行のＷＬＳＰ信号が有効である状態で、プリチャージ回路の制御信号ＰＣ＿が無効になってからワード線の信号ＷＬが有効になるまでの遅延時間。
Ｔ２´：図１１に示す構成である行デコーダを用いた場合には、ＤＷＬＳ信号が有効である状態でライトバッファの制御信号ＷＥが有効になってからダミーワード線の信号ＤＷＬが有効になるまでの遅延時間。図１２に示す構成である行デコーダを用いた場合には、ＷＲｏｒＲＤ信号が有効である状態で制御信号ＷＥが有効になってからダミーワード線の信号ＤＷＬが有効になるまでの遅延時間。
Ｔ３：列選択が終了している状態で、ワード線の信号ＷＬが有効になってから、センスアンプへの入力データが、センスアンプが１か０かを判別できる程度に変化するまでの遅延時間。
Ｔ３´：ダミーワード線の信号ＤＷＬが有効になってから、センスアンプの制御信号ＳＥが有効になるまでの遅延時間。
Ｔ３´：ダミーワード線の信号ＤＷＬが有効になってから、センスアンプの制御信号ＳＥが有効になるまでの遅延時間。
Ｔ４：センスアンプへの入力データが、センスアンプが判別可能な程度にまで変化した状態で、センスアンプの制御信号ＳＥが有効になってから読み出しが終了するまでの遅延時間。
Ｔ５：センスアンプの制御信号ＳＥが有効になってから、応答信号ＡＣＫが有効になるまでの遅延時間。
Ｔ５：センスアンプの制御信号ＳＥが有効になってから、応答信号ＡＣＫが有効になるまでの遅延時間。
Ｔ６：応答信号ＡＣＫが有効になってから、外部回路が読み出し要求信号ＲＥＱ−ＲＤを無効にするまでの遅延時間。
Ｔ７：ダミーワード線の信号ＤＷＬが無効である状態で、読み出し要求信号ＲＥＱ−ＲＤ信号が無効になってから応答信号ＡＣＫが無効になるまでの遅延時間。
Ｔ８：応答信号ＡＣＫが有効になってから、センスアンプの制御信号ＳＥが無効になるまでの遅延時間。
Ｔ７：ダミーワード線の信号ＤＷＬが無効である状態で、読み出し要求信号ＲＥＱ−ＲＤ信号が無効になってから応答信号ＡＣＫが無効になるまでの遅延時間。
Ｔ８：応答信号ＡＣＫが有効になってから、センスアンプの制御信号ＳＥが無効になるまでの遅延時間。
Ｔ９：ダミーワード線の信号ＤＷＬが無効である状態で、センスアンプの制御信号ＳＥが無効になってから、プリチャージ回路の制御信号ＰＣ＿が有効になるまでの遅延時間。
Ｔ１０：ＡＣＫ信号が有効になってから、ＤＷＬ信号が無効になるまでの遅延時間。
Ｔ１１：読み出し要求信号ＲＥＱ−ＲＤ信号が無効である状態で、ダミーワード線の信号ＤＷＬが無効になってから応答信号ＡＣＫが無効になるまでの遅延時間。
Ｔ１０：ＡＣＫ信号が有効になってから、ＤＷＬ信号が無効になるまでの遅延時間。
Ｔ１１：読み出し要求信号ＲＥＱ−ＲＤ信号が無効である状態で、ダミーワード線の信号ＤＷＬが無効になってから応答信号ＡＣＫが無効になるまでの遅延時間。
Ｔ１２：センスアンプの制御信号ＳＥが無効である状態で、ダミーワード線の信号ＤＷＬが無効になってから、プリチャージ回路の制御信号ＰＣ＿が有効になるまでの遅延時間。
Ｔ１３：外部回路が連続して当該半導体記憶装置へアクセスを行う場合に、応答信号ＡＣＫが無効になってから読み出し要求信号ＲＥＱ−ＲＤ信号を有効するのに要する遅延時間。
Ｔ１３：外部回路が連続して当該半導体記憶装置へアクセスを行う場合に、応答信号ＡＣＫが無効になってから読み出し要求信号ＲＥＱ−ＲＤ信号を有効するのに要する遅延時間。
Ｔ１４：プリチャージ回路の制御信号ＰＣ＿が有効になってから、プリチャージが終了するまでの遅延時間。
ＴＤ：図５、図９および図１０に示したディレイラインの遅延時間。プリチャージ回路の制御信号ＰＣ＿が有効になってから、次の書き込みまたは読み出しのためにその制御信号ＰＣ＿を無効にする事が可能になるまでの時間。
ＴＤ：図５、図９および図１０に示したディレイラインの遅延時間。プリチャージ回路の制御信号ＰＣ＿が有効になってから、次の書き込みまたは読み出しのためにその制御信号ＰＣ＿を無効にする事が可能になるまでの時間。
「センスアンプにデータ入力」および「読み出し終了」は、それぞれ以下の状態であることを示す。
センスアンプにデータ入力：センスアンプへの入力信号が、センスアンプが１か０かを判別出来る程度に変化した状態。
読み出し終了：Data−out にメモリセルに記憶されていたデータが出力された状態。
センスアンプにデータ入力：センスアンプへの入力信号が、センスアンプが１か０かを判別出来る程度に変化した状態。
読み出し終了：Data−out にメモリセルに記憶されていたデータが出力された状態。
ここで、データの読み出しについて、以下に補足的な説明を行う。
データの読み出しを開始する前には、ビット線は所定の電位にプリチャージされている。ワード線が選択されると、選択された行に配置されたメモリーセルからの電流によって、ビット線の電位が徐々に変化する。センスアンプは、この電位の変化を増幅して出力する。センスアンプが、信号を判別して増幅するためには、その感度によってある程度の電位差が必要である。
データの読み出しを開始する前には、ビット線は所定の電位にプリチャージされている。ワード線が選択されると、選択された行に配置されたメモリーセルからの電流によって、ビット線の電位が徐々に変化する。センスアンプは、この電位の変化を増幅して出力する。センスアンプが、信号を判別して増幅するためには、その感度によってある程度の電位差が必要である。
ここで、この第１実施形態では、上記した各遅延は、次の関係を満たさなくてはならない。
ＴＣ１＋ＴＣ２＜ＴＲ または ＴＣ１＋ＴＣ２＜Ｔ１＋Ｔ２・・・式（１０）
Ｔ２＋Ｔ３＜Ｔ２´＋Ｔ３´ ・・・式（１１）
ＴＲ＋Ｔ３＜ＴＲ´＋Ｔ３´ ・・・式（１２）
Ｔ４＜Ｔ５ ・・・式（１３）
Ｔ１４＜ＴＤ ・・・式（１４）
ＴＣ１＋ＴＣ２＜ＴＲ または ＴＣ１＋ＴＣ２＜Ｔ１＋Ｔ２・・・式（１０）
Ｔ２＋Ｔ３＜Ｔ２´＋Ｔ３´ ・・・式（１１）
ＴＲ＋Ｔ３＜ＴＲ´＋Ｔ３´ ・・・式（１２）
Ｔ４＜Ｔ５ ・・・式（１３）
Ｔ１４＜ＴＤ ・・・式（１４）
式（１０）は、データの読み出し前に列選択がなされて、データがセンスアンプ１１に入力されるために必要な遅延の仮定である。データの書き込みの場合と同様に、行アドレスの方が列アドレスよりも多い場合には、ＴＣ１＋ＴＣ２＜ＴＲは容易に満たされるので、式（１０）は容易に満たす事が出来る。もし行アドレスの方が列アドレスよりも少ない場合には、列アドレスの選択を検知する構成として、列アドレスの選択後に行デコーダ９の制御信号ＲＤＥＣＥを立ち上げる構成にすると良い。
式（１１）及び式（１２）は、センスアンプ１１が十分にデータを判別できる程度にビット線対３の電位が変化してから、センスアンプ１１の制御信号ＳＥを有効にするために必要な仮定である。Ｔ３は、信号ＤＷＬが有効になってから、ダミーセンスアンプ１５がダミーセルアレイ８からの出力信号を読み出せる程度にダミービット線の電位が変化するまでの遅延Ｔ３´−１と、ダミーセンスアンプがダミーセルアレイ８からデータが出力されていることを検出してから信号ＳＥが有効になるまでの遅延Ｔ３´−２の和となる。ここでビット線とダミービット線の負荷はほとんど等しくすることが可能であって、Ｔ３≒Ｔ３´−１となる様に設計することは容易である。さらに前述の通りダミーワード線はワード線とほとんと同じタイミングで選択することが出来るので、Ｔ２≒Ｔ２´、ＴＲ＝ＴＲ´であって、式（１１）及び式（１２）は、いずれも右辺の方がＴ３´−２だけ大きくなり、容易に満たすことが出来る。
式（１３）は、データの読み出しが終了してから応答信号ＡＣＫを発生するために必要な仮定である。式（１４）については、データの書き込み時の式（９）と同様である。
次に、以上説明したようなタイミングで、データの書き込みに必要な各制御信号を発生するタイミングコントローラの一例を図９に示す。
このタイミングコントローラは、データの書き込みの場合と同様に、半導体記憶装置のステート（状態）を記憶するためのＣ素子３２と、ハンドシェイクプロトコルにより通信を行うためのＣ素子３３と、を少なくとも備えている。
次に、以上説明したようなタイミングで、データの書き込みに必要な各制御信号を発生するタイミングコントローラの一例を図９に示す。
このタイミングコントローラは、データの書き込みの場合と同様に、半導体記憶装置のステート（状態）を記憶するためのＣ素子３２と、ハンドシェイクプロトコルにより通信を行うためのＣ素子３３と、を少なくとも備えている。
さらに詳述すると、このタイミングコントローラは、図９に示すように、アンドゲート３１と、Ｃ素子３２、３３と、インバータ３４、３５と、ディレイライン３６と、オアゲート３７と、アドゲート３８、３９と、バッファ４０と、を備えている。
アンドゲート３１の一方の入力端子には、読み出し要求信号ＲＥＱ−ＲＤが入力されている。また、アンドゲート３１の他方の入力端子には、信号ＰＣ＿をディレイライン３６で遅延させたのちインバータ３４で反転させた信号が入力されている。ここでディレイライン３６はオアゲート３７からプリチャージ回路１４よりも電気的に遠い位置に配置されている。
アンドゲート３１の一方の入力端子には、読み出し要求信号ＲＥＱ−ＲＤが入力されている。また、アンドゲート３１の他方の入力端子には、信号ＰＣ＿をディレイライン３６で遅延させたのちインバータ３４で反転させた信号が入力されている。ここでディレイライン３６はオアゲート３７からプリチャージ回路１４よりも電気的に遠い位置に配置されている。
Ｃ素子３２の一方の入力端子にはアンドゲート３１の出力信号が入力され、Ｃ素子３２の他方の入力端子にはＣ素子３３の出力信号をインバータ３５で反転した信号が入力されている。Ｃ素子３２の出力信号は、オアゲート３７、アンドゲート３８、およびアンドゲート３９にその入力信号としてそれぞれ供給されている。
オアゲート３７は、上記のセンスアンプ１１の制御信号ＳＥ、ダミーワード線５の信号ＤＷＬ、およびＣ素子３２の出力信号を入力信号とし、この３つの入力信号の論理和演算により、プリチャージ回路１４の制御信号ＰＣ＿を生成するようになっている。ここでオアゲート３７はバッファ４０からセンスアンプ１１よりも電気的に遠い位置に配置されている。
オアゲート３７は、上記のセンスアンプ１１の制御信号ＳＥ、ダミーワード線５の信号ＤＷＬ、およびＣ素子３２の出力信号を入力信号とし、この３つの入力信号の論理和演算により、プリチャージ回路１４の制御信号ＰＣ＿を生成するようになっている。ここでオアゲート３７はバッファ４０からセンスアンプ１１よりも電気的に遠い位置に配置されている。
アンドゲート３８は、Ｃ素子３２の出力信号および信号ＰＣ＿を入力信号とし、この２つの入力信号の論理積演算により、行デコーダ９の制御信号ＲＤＥＣＥを生成するようになっている。
アンドゲート３９は、Ｃ素子３２の出力信号およびダミーワード線５の信号ＤＷＬを入力信号とし、この２つの入力信号の論理積演算により、ダミーセンスアンプ１５の制御信号ＤＳＥを生成するようになっている。
アンドゲート３９は、Ｃ素子３２の出力信号およびダミーワード線５の信号ＤＷＬを入力信号とし、この２つの入力信号の論理積演算により、ダミーセンスアンプ１５の制御信号ＤＳＥを生成するようになっている。
Ｃ素子３３の一方の入力端子には、読み出し要求信号ＲＥＱ−ＲＤが入力されている。また、Ｃ素子３３の他方の入力端子には、ダミーセンスアンプ１５の出力信号（検出信号）ＤＳＯをバッファ４０で遅延させた信号である、センスアンプ１１の制御信号ＳＥが入力されている。ここでＣ素子３３はバッファ４０からセンスアンプ１１よりも電気的に遠い位置に配置されている。Ｃ素子３３の出力端子からは、応答信号ＡＣＫが出力されるようになっている。
従って、Ｃ素子３３は、読み出し要求信号ＲＥＱ−ＲＤと、ダミーセンスアンプ１５の検出信号ＤＳＯをバッファ４０で遅延させた信号とによって、読み出し要求信号ＲＥＱ−ＲＤに対応する応答信号ＡＣＫを生成出力するようになっている。
従って、Ｃ素子３３は、読み出し要求信号ＲＥＱ−ＲＤと、ダミーセンスアンプ１５の検出信号ＤＳＯをバッファ４０で遅延させた信号とによって、読み出し要求信号ＲＥＱ−ＲＤに対応する応答信号ＡＣＫを生成出力するようになっている。
図９に示した構成であるタイミングコントローラの動作例について、以下詳述する。（図５と同様である部分については説明を省略する。）
先ず、当該半導体記憶装置がスタンバイ状態であるとすると、図５の場合と同様に、２つのＣ素子３２および３３からの出力はＬであり、インバータ３４からの出力はＨである。ここで、外部回路が当該半導体記憶装置からデータを読み出すために読み出し要求信号ＲＥＱ−ＲＤをＬからＨに変化させると、Ｃ素子３２への片方の入力（Ｓ３２−１）はＨになる。スタンバイ状態では、Ｃ素子３２のもう一方の入力（Ｓ３２−２）へはＨが入力されているので、Ｃ素子３２の出力（Ｓ３２−３）はＨに変化する。
先ず、当該半導体記憶装置がスタンバイ状態であるとすると、図５の場合と同様に、２つのＣ素子３２および３３からの出力はＬであり、インバータ３４からの出力はＨである。ここで、外部回路が当該半導体記憶装置からデータを読み出すために読み出し要求信号ＲＥＱ−ＲＤをＬからＨに変化させると、Ｃ素子３２への片方の入力（Ｓ３２−１）はＨになる。スタンバイ状態では、Ｃ素子３２のもう一方の入力（Ｓ３２−２）へはＨが入力されているので、Ｃ素子３２の出力（Ｓ３２−３）はＨに変化する。
Ｓ３２−３がＨに変化すると、図５の場合と同様に、先ずオアゲート３７の出力であるＰＣ＿がＨに変化する。よって、図５（Ａ）（Ｂ）に示す様に、読み出し要求信号ＲＥＱ−ＲＤが立ち上がると。所定の時間後に信号ＰＣ＿が立ち上がり、プリチャージ回路１２、１４はプリチャージを停止する。
信号ＰＣ＿は、プリチャージ回路１２、１４に入力された後に、ディレイライン３６及びアンドゲート３８にそれぞれ入力される。
図５の場合と同様に、信号ＰＣ＿がＨに変化すると、わずかに遅れてアンドゲート３１の出力がＬに変化する。この時点で、書き込みが終了していなければＣ素子３２の出力はＨのまま変化しない点も、図５の場合と同様である。
信号ＰＣ＿がＨに変化すると、アンドゲート３８の出力信号ＲＤＥＣＥがＨに変化して、行デコーダ９は信号ＷＬ及び信号ＤＷＬをＨにする（図６（Ｃ））。
信号ＤＷＬが立ち上がると、アンドゲート３９の出力信号ＤＳＥがＨになる。信号ＤＳＥがＨになるとダミーセンスアンプ１５は、ダミービット線７からの出力を監視し、ダミービット線７の電位が一定以上に変化すると信号ＤＳＯをＨにする（図６（Ｄ））。さらに信号ＤＳＯがＨになると一定時間後に信号ＳＥもＨになる（図６（Ｅ））。信号ＳＥがＨになるとセンスアンプ１１はビット線に出力されている信号を読み取り、出力データＤａｔａ−ｏｕｔを出力する。
センスアンプ１１の動作後に、信号ＳＥはＣ素子３３に入力される。図５の場合と同様に、Ｃ素子３３の一方の端子（Ｓ３３−１）にはＨレベルの要求信号ＲＥＱ−ＲＤが入力されているので、もう一方の端子（Ｓ３３−２）に入力されている信号ＳＥがＨになると、Ｃ素子の出力である応答信号ＡＣＫもＨになる（図６（Ｆ））。
信号ＰＣ＿は、プリチャージ回路１２、１４に入力された後に、ディレイライン３６及びアンドゲート３８にそれぞれ入力される。
図５の場合と同様に、信号ＰＣ＿がＨに変化すると、わずかに遅れてアンドゲート３１の出力がＬに変化する。この時点で、書き込みが終了していなければＣ素子３２の出力はＨのまま変化しない点も、図５の場合と同様である。
信号ＰＣ＿がＨに変化すると、アンドゲート３８の出力信号ＲＤＥＣＥがＨに変化して、行デコーダ９は信号ＷＬ及び信号ＤＷＬをＨにする（図６（Ｃ））。
信号ＤＷＬが立ち上がると、アンドゲート３９の出力信号ＤＳＥがＨになる。信号ＤＳＥがＨになるとダミーセンスアンプ１５は、ダミービット線７からの出力を監視し、ダミービット線７の電位が一定以上に変化すると信号ＤＳＯをＨにする（図６（Ｄ））。さらに信号ＤＳＯがＨになると一定時間後に信号ＳＥもＨになる（図６（Ｅ））。信号ＳＥがＨになるとセンスアンプ１１はビット線に出力されている信号を読み取り、出力データＤａｔａ−ｏｕｔを出力する。
センスアンプ１１の動作後に、信号ＳＥはＣ素子３３に入力される。図５の場合と同様に、Ｃ素子３３の一方の端子（Ｓ３３−１）にはＨレベルの要求信号ＲＥＱ−ＲＤが入力されているので、もう一方の端子（Ｓ３３−２）に入力されている信号ＳＥがＨになると、Ｃ素子の出力である応答信号ＡＣＫもＨになる（図６（Ｆ））。
応答信号ＡＣＫが立ち上がると、外部回路は所定の時間後に読み出し要求信号ＲＥＱ−ＲＤを立ち下げる（図６（Ａ））。
また、応答信号ＡＣＫが立ち上がると、Ｃ素子３２への入力信号（Ｓ３２−２）は立ち下がる。前述の様に、信号Ｓ２２−１はプリチャージ停止から所定の遅延をもってＬとなっているので、書き込み完了後にはＣ素子２２への入力Ｓ２２−１及びＳ２２−２は両方ともＬとなり、出力Ｓ２２−３もＬとなる。
また、応答信号ＡＣＫが立ち上がると、Ｃ素子３２への入力信号（Ｓ３２−２）は立ち下がる。前述の様に、信号Ｓ２２−１はプリチャージ停止から所定の遅延をもってＬとなっているので、書き込み完了後にはＣ素子２２への入力Ｓ２２−１及びＳ２２−２は両方ともＬとなり、出力Ｓ２２−３もＬとなる。
信号Ｓ３２−３がＬになると、先ず、アンドゲート３８の出力信号ＲＤＥＣＥ及び３９の出力信号ＤＳＥがＬになる。さらに信号ＲＤＥＣＥが立ち下がると所定の遅延をもって信号ＷＬ及び信号ＤＷＬが立ち下がる（図６（Ｃ）参照）。また、信号ＤＳＥが立ち下がるとダミーセンスアンプ１５の出力信号ＤＳＯ、そしてバッファ４０の出力信号ＳＥが順次Ｌになる（図６（Ｄ）（Ｅ））。
要求信号ＲＥＱ−ＲＤ及び信号ＳＥが立ち下がるとＣ素子３３の出力である応答信号ＡＣＫも立ち下がる（図２（Ｅ）参照）。以上の様にＣ素子３３によって、要求信号を発生する外部回路と、ハンドシェイクプロトコルによる通信が可能となる。
信号ＤＷＬが立ち下がり、さらに信号ＳＥが立ち下がると、オアゲート３７の出力信号であるＰＣ＿が立ち下がり、プリチャージ回路１２及び１４はプリチャージを開始する。図５の場合と同様、信号ＰＣ＿がＨからＬに変化する場合には、ディレイライン３６によって所定の時間だけ遅延されるので、プリチャージが終了するまでＣ素子３２の入力Ｓ３２−１の電位はＬに保たれる。そして外部回路及び当該半導体記憶装置を含むシステム全体の動作速度が向上する。
信号ＤＷＬが立ち下がり、さらに信号ＳＥが立ち下がると、オアゲート３７の出力信号であるＰＣ＿が立ち下がり、プリチャージ回路１２及び１４はプリチャージを開始する。図５の場合と同様、信号ＰＣ＿がＨからＬに変化する場合には、ディレイライン３６によって所定の時間だけ遅延されるので、プリチャージが終了するまでＣ素子３２の入力Ｓ３２−１の電位はＬに保たれる。そして外部回路及び当該半導体記憶装置を含むシステム全体の動作速度が向上する。
この第１実施形態では、以上のような構成により、データの読み出し時に、応答信号ＡＣＫを正しいタイミングで生成するために必要な遅延の仮定が小さくなり、その動作の信頼性が向上する。
次に、データの書き込み及び読出しの双方に使用できる、タイミングコントローラの一例について、図１０を参照して説明する。
次に、データの書き込み及び読出しの双方に使用できる、タイミングコントローラの一例について、図１０を参照して説明する。
このタイミングコントローラは、データの読み書きができるようにするために、図５の回路と図９の回路を組み合わせ、その両回路で読み書きに共用できる部分は共用化し、書き込み要求信号ＲＥＱ−ＷＲがＨレベルのときには図５の回路と同様の動作を行い、読み出し要求信号ＲＥＱ−ＲＤがＨレベルのときには図９の回路と同様の動作を行うようになっている。
このために、このタイミングコントローラは、図１０に示すように、オアゲート４１と、アンドゲート４２と、Ｃ素子４３、４４と、インバータ４５、４６と、ディレイライン４７と、オアゲート４８と、アンドゲート４９〜５２と、オアゲート５３、５４と、バッファ５５と、オアゲート５６と、オアゲート５７と、オアゲート５８とを備えている。
さらに詳述すると、オアゲート４１は、外部からの書き込み要求信号ＲＥＱ−ＷＲと読み出し要求信号ＲＥＱ−ＲＤとを入力信号とし、この２つの入力信号の論理和演算により、出力信号を生成するようになっている。
さらに詳述すると、オアゲート４１は、外部からの書き込み要求信号ＲＥＱ−ＷＲと読み出し要求信号ＲＥＱ−ＲＤとを入力信号とし、この２つの入力信号の論理和演算により、出力信号を生成するようになっている。
アンドゲート４２の一方の入力端子には、オアゲート４１の出力信号が入力されている。また、アンドゲート４２の他方の入力端子には、信号ＰＣ＿をディレイライン４７で遅延させたのちインバータ４５で反転させた信号が入力されている。アンドゲート４２はプリチャージ回路１２、１４よりもオアゲート４８から電気的に遠い位置に配置されていている。
Ｃ素子４３の一方の入力端子にはアンドゲート４２の出力信号が入力され、Ｃ素子４３の他方の入力端子にはＣ素子４４の出力信号をインバータ４６で反転した信号が入力されている。Ｃ素子４３の出力信号は、オアゲート４８およびアンドゲート４９〜５１に、その入力信号としてそれぞれ供給されている。
オアゲート４８は、ダミーワード線５の信号ＤＷＬ、オアゲート５４の出力信号、およびＣ素子４３の出力信号を入力信号とし、この３つの入力信号の論理和演算により、プリチャージ回路１４の制御信号ＰＣ＿を生成するようになっている。オアゲート４８はセンスアンプ１１よりもバッファ５５から電気的に遠い位置に配置されていている。
オアゲート４８は、ダミーワード線５の信号ＤＷＬ、オアゲート５４の出力信号、およびＣ素子４３の出力信号を入力信号とし、この３つの入力信号の論理和演算により、プリチャージ回路１４の制御信号ＰＣ＿を生成するようになっている。オアゲート４８はセンスアンプ１１よりもバッファ５５から電気的に遠い位置に配置されていている。
オアゲート５６は、アンドゲート４９の出力信号ＷＥ及び要求信号ＲＥＱ−ＷＲを入力信号とし、その出力信号はアンドゲート４９に入力されている。そして、アンドゲート４９は、Ｃ素子４３の出力信号、信号ＰＣ＿、およびオアゲート５６の出力信号を入力信号とし、この３つの入力信号の論理積演算により、ライトバッファ１０の制御信号ＷＥを生成するようになっている。オアゲート５６とアンドゲート４９をこの様に接続することで、信号ＷＥは書き込み要求信号ＲＥＱ−ＷＲがＨの時のみＬからＨに変化することが出来る。さらに以上の構成によれば、信号ＷＥは、書き込み要求信号ＲＥＱ−ＷＲ信号が立ち下がるタイミングに関係なく、応答信号ＡＣＫが立ち下がってから所定の時間後にＨからＬに変化する。すなわち、オアゲート５６とアンドゲート４９は、外部回路から書き込みを要求されている場合、すなわち書き込み要求信号ＲＥＱ−ＷＲがＨの時のみ、図５のアンドゲート２８と同様にライトバッファ１０の制御信号ＷＥを生成し、それ以外の時はその出力が変化しない。
オアゲート５７は、アンドゲート５０の出力信号ＤＳＥ及び読み出し要求信号ＲＥＱ−ＲＤを入力信号とし、その出力信号はアンドゲート５０に入力されている。そして、アンドゲート５０は、Ｃ素子３２の出力信号、ダミーワード線５の信号ＤＷＬ、およびオアゲート５７の出力信号を入力信号とし、この３つの入力信号の論理積演算により、ダミーセンスアンプ１５の制御信号ＤＳＥを生成するようになっている。オアゲート５７とアンドゲート５０をこの様に接続することで、信号ＤＳＥは読み出し要求信号ＲＥＱ−ＲＤがＨの時のみＬからＨに変化することが出来る。さらに以上の構成によれば、信号ＤＳＥは、読み出し要求信号ＲＥＱ−ＲＤ信号が立ち下がるタイミングに関係なく、応答信号ＡＣＫが立ち下がってから所定の時間後にＨからＬに変化する。すなわち、オアゲート５７とアンドゲート５０は、外部回路から読み出しを要求されている場合、すなわち読み出し要求信号ＲＥＱ−ＲＤがＨの時のみ、図６のアンドゲート３９と同様にダミーセンスアンプ１５の制御信号ＤＳＥを生成し、それ以外の時はその出力が変化しない。
アンドゲート５１は、Ｃ素子４３の出力信号、および信号ＰＣ＿を入力信号とし、この２つの入力信号の論理積演算により、行デコーダ９の制御信号ＲＤＥＣＥを生成するようになっている。アンドゲート５１はプリチャージ回路１４よりもオアゲート４８から電気的に遠い位置に配置されていている。
オアゲート５４は、信号ＷＥ及び信号ＳＥを入力信号とし、その出力はオアゲート４８に入力されている。オアゲート５４はライトバッファ１０よりもアンドゲート４９から電気的に遠い位置に配置されていている。また、オアゲート５４はセンスアンプ１１よりもバッファ５５から電気的に遠い位置に配置されていている。
オアゲート５４は、信号ＷＥ及び信号ＳＥを入力信号とし、その出力はオアゲート４８に入力されている。オアゲート５４はライトバッファ１０よりもアンドゲート４９から電気的に遠い位置に配置されていている。また、オアゲート５４はセンスアンプ１１よりもバッファ５５から電気的に遠い位置に配置されていている。
オアゲート５３は、信号ＳＥ及びアンドゲート５２からの出力信号を入力とし、その出力信号はＣ素子４４に入力されている。オアゲート５３はセンスアンプ１１よりもバッファ５５から電気的に遠い位置に配置されていている。
オアゲート５８は、アンドゲート５２の出力及び書き込み要求信号ＲＥＱ−ＷＲを入力信号とし、その出力信号はアンドゲート５２に入力されている。アンドゲート５２は、オアゲート５８の出力と信号ＤＷＬを入力とし、その出力信号はオアゲート５３に入力さている。オアゲート５８とアンドゲート５２をこの様に接続することで、アンドゲート５２の出力信号は書き込み要求信号ＲＥＱ−ＷＲがＨの時のみＬからＨに変化することが出来る。さらに以上の構成によれば、アンドゲート５２の出力信号は、書き込み要求信号ＲＥＱ−ＷＲ信号が立ち下がるタイミングに関係なく、信号ＤＷＬが立ち下がってから所定の時間後にＨからＬに変化する。さらに書き込みを行う際には、信号ＳＥはＬであるので、オアゲート５３は、アンドゲート５２の出力の変化を伝達する。よって書き込みを行う際には、信号ＤＷＬの変化がアンドゲート５２及びオアゲート５３を通して伝達され、Ｃ素子４４に入力される。さらに、読み出しを行う際には、アンドゲート５２の出力はＬであるので、オアゲート５３は信号ＳＥの変化を伝達して、Ｃ素子４４に入力する。
オアゲート５８は、アンドゲート５２の出力及び書き込み要求信号ＲＥＱ−ＷＲを入力信号とし、その出力信号はアンドゲート５２に入力されている。アンドゲート５２は、オアゲート５８の出力と信号ＤＷＬを入力とし、その出力信号はオアゲート５３に入力さている。オアゲート５８とアンドゲート５２をこの様に接続することで、アンドゲート５２の出力信号は書き込み要求信号ＲＥＱ−ＷＲがＨの時のみＬからＨに変化することが出来る。さらに以上の構成によれば、アンドゲート５２の出力信号は、書き込み要求信号ＲＥＱ−ＷＲ信号が立ち下がるタイミングに関係なく、信号ＤＷＬが立ち下がってから所定の時間後にＨからＬに変化する。さらに書き込みを行う際には、信号ＳＥはＬであるので、オアゲート５３は、アンドゲート５２の出力の変化を伝達する。よって書き込みを行う際には、信号ＤＷＬの変化がアンドゲート５２及びオアゲート５３を通して伝達され、Ｃ素子４４に入力される。さらに、読み出しを行う際には、アンドゲート５２の出力はＬであるので、オアゲート５３は信号ＳＥの変化を伝達して、Ｃ素子４４に入力する。
Ｃ素子４４の一方の入力端子には、オアゲート４１の出力信号が入力されている。また、Ｃ素子４４の他方の入力端子には、前述の様に、オアゲート５３の出力信号が入力されている。Ｃ素子４４の出力端子からは、応答信号ＡＣＫが出力されるようになっている。
従って、Ｃ素子４４は、データの書き込み時には、書き込み要求信号ＲＥＱ−ＷＲと、ダミーワード線の信号ＤＷＬを用いて、応答信号ＡＣＫを生成するようになっている。一方、データの読み出し時には、読み出し要求信号ＲＥＱ−ＲＤと、ダミーセンスアンプ１５の検出信号ＤＳＯをバッファ５５で遅延させた信号である、センスアンプ１１の制御信号ＳＥとを用いて、応答信号ＡＣＫを生成するようになっている。
従って、Ｃ素子４４は、データの書き込み時には、書き込み要求信号ＲＥＱ−ＷＲと、ダミーワード線の信号ＤＷＬを用いて、応答信号ＡＣＫを生成するようになっている。一方、データの読み出し時には、読み出し要求信号ＲＥＱ−ＲＤと、ダミーセンスアンプ１５の検出信号ＤＳＯをバッファ５５で遅延させた信号である、センスアンプ１１の制御信号ＳＥとを用いて、応答信号ＡＣＫを生成するようになっている。
次に、図１に示す行デコーダ９の具体的な回路例を、図１１おび図１２に示す。
図１１に示す構成の行デコーダは、書き込み要求信号ＲＥＱ−ＷＲまたは読み出し要求信号ＲＥＱ−ＲＤ信号のどちらかがＨレベルになると、アドレスのデコードを開始する。そして、図１のタイミングコントローラ１６からの制御信号ＲＤＥＣＥが入力されてＨレベルになると、ワード線２に接続されるアンドゲート６１のうちの１の出力がＨベルとなって、行選択が行われる。また、ダミーワード線５に接続されるアンドゲート６２の出力がＨレベルとなって、そのダミーワード線５が選択される。
図１１に示す構成の行デコーダは、書き込み要求信号ＲＥＱ−ＷＲまたは読み出し要求信号ＲＥＱ−ＲＤ信号のどちらかがＨレベルになると、アドレスのデコードを開始する。そして、図１のタイミングコントローラ１６からの制御信号ＲＤＥＣＥが入力されてＨレベルになると、ワード線２に接続されるアンドゲート６１のうちの１の出力がＨベルとなって、行選択が行われる。また、ダミーワード線５に接続されるアンドゲート６２の出力がＨレベルとなって、そのダミーワード線５が選択される。
ここで、式（７）、式（８）、式（１１）及び式（１２）を満たすために、行デコーダ９がデコードを開始してからアンドゲート６２がダミーワード線５上に信号ＤＷＬを発生するまでの遅延は、アンドゲート６１がワード線２上に信号ＷＬを発生するまでの遅延よりもゲート１段分（図１１中のオアゲート６３）だけ長くなっている。
図１２に示す構成の行デコーダは、プレデコーダ６４を含む場合である。この場合は、書き込み要求信号ＲＥＱ−ＷＲまたは読み出し要求信号ＲＥＱ−ＲＤが入力されてから、ワード線２およびダミーワード線５が選択されるまでの遅延時間が、それらの信号の入力後にプレデコーダ６４の制御信号ＲＤＥＣＥがＨレベルになって、ワード線２およびダミーワード線５が選択されるまでの遅延時間よりも十分短くすることが出来る。このため、書き込み要求信号ＲＥＱ−ＷＲまたは読み出し要求信号ＲＥＱ−ＲＤは、ダミーワード線５を直接有効にするアンドゲート６５に入力するようになっている。
次に、図１にメモリセルアレイ１などに使用される、メモリセルの回路例を図１３（Ａ）〜（Ｄ）に示す。
図１３（Ａ）は、メモリセルアレイ１に使用されるメモリーセル（ＭＣ）である。同図（Ｂ）はダミーアレイ８に使用されるダミーメモリセル（ＤＭＣ）である。同図（Ｃ）は、ダミーロウアレイ４に使用される行ダミーセル（ＲＤＣ）である。同図（Ｄ）は、ダミーカラムアレイ６に使用される列ダミーセル（ＣＤＣ）である。
図１３（Ａ）は、メモリセルアレイ１に使用されるメモリーセル（ＭＣ）である。同図（Ｂ）はダミーアレイ８に使用されるダミーメモリセル（ＤＭＣ）である。同図（Ｃ）は、ダミーロウアレイ４に使用される行ダミーセル（ＲＤＣ）である。同図（Ｄ）は、ダミーカラムアレイ６に使用される列ダミーセル（ＣＤＣ）である。
この第１実施形態では、ダミーワード線５に図１３（Ｃ）様な行ダミーセル（ＲＤＣ）を用いる事で、ワード線２の負荷とダミーワード線５の負荷が等しくなるので、ワード線２を選択する際の遅延時間と、ダミーワード線５を選択する際の遅延時間をほとんど等しく出来る。
また、図１３（Ｂ）に示したダミーメモリセル（ＤＭＣ）と図１３（Ｄ）に示した列ダミーセル（ＣＤＣ）とを用いる事で、選択されたメモリーセル（ＭＣ）がビット線２にデータを出力するまでの遅延時間と、ダミーメモリーセル（ＤＭＣ）がダミービット線７にデータを出力するまでの遅延時間とがほとんど等しくなる。
また、図１３（Ｂ）に示したダミーメモリセル（ＤＭＣ）と図１３（Ｄ）に示した列ダミーセル（ＣＤＣ）とを用いる事で、選択されたメモリーセル（ＭＣ）がビット線２にデータを出力するまでの遅延時間と、ダミーメモリーセル（ＤＭＣ）がダミービット線７にデータを出力するまでの遅延時間とがほとんど等しくなる。
以上詳述してきたように、この第１実施形態によれば、遅延の仮定を小さくする事が出来るので、データの読み書きの要求があるときに、好適なタイミングでその要求に応じた応答信号ＡＣＫを返す半導体記憶装置を提供できる。
（第２実施形態）
図１４は、本発明の制御信号生成装置を、スタティックＲＡＭ（ＳＲＡＭ）からなる半導体記憶装置に適用した第２実施形態であり、ハンドシェイクによってアクセスできるようにしたものである。
図１４は、本発明の制御信号生成装置を、スタティックＲＡＭ（ＳＲＡＭ）からなる半導体記憶装置に適用した第２実施形態であり、ハンドシェイクによってアクセスできるようにしたものである。
この第２実施形態に係る半導体記憶装置は、図１４に示すように、Ｍ行Ｎ列の行列状に配置された複数のメモリセル（ＭＣ）からなるメモリセルアレイ１と、複数（Ｍ本）のワード線２と、複数（Ｎ個）のビット線対３と、行デコーダ９と、ライトバッファ１０と、プリチャージ回路１２と、列デコーダ／列セレクタ１３と、プリチャージ回路１４と、を備えている。
さらに、この第２実施形態に係る半導体記憶装置は、行方向に配置された複数のダミーセル（ＤＣ）からなるダミーロウアレイ４と、ダミーワード線５と、データ検出回路１７と、タイミングコントローラ１８と、を備えている。なお、データ検出回路１７は、センスアンプの機能も兼ね備えている。
ここで、ダミーロウアレイ４、ダミーワード線５、データ検出回路１７、およびタイミングコントローラ１８が、本発明に係る制御信号生成装置を構成する。
ここで、ダミーロウアレイ４、ダミーワード線５、データ検出回路１７、およびタイミングコントローラ１８が、本発明に係る制御信号生成装置を構成する。
この第２実施形態は、図１に示す第１実施形態のダミーカラムアレイ６、ダミーアレイ８、およびダミーセンスアンプ１５などを、図１４のデータ検出回路１７に置き換え、これに伴って、図１のタイミングコントローラ１６を図１４のタイミングコントローラ１８に置き換えてその制御動作を部分的に変更するようにしたものである。
Ｍ本のワード線２は、メモリセルアレイ１の一つの行に配置されたメモリセル（ＭＣ）を選択するためのものである。Ｎ対のビット線対３は、メモリセルアレイ１の一つの列に配置されたメモリセル（ＭＣ）に対してデータの読み書きをするためのものである。
Ｍ本のワード線２は、メモリセルアレイ１の一つの行に配置されたメモリセル（ＭＣ）を選択するためのものである。Ｎ対のビット線対３は、メモリセルアレイ１の一つの列に配置されたメモリセル（ＭＣ）に対してデータの読み書きをするためのものである。
ダミーワード線５には、ダミーロウアレイ４を構成する各ダミーセル（ＤＣ）が接続されている。ダミーワード線５上の信号であって、そのダミーワード線５が行デコーダ９によって選択されたことを示す信号ＤＷＬは、タイミングコントローラ１８に入力されるようになっている。
行デコーダ９は、入力されている行アドレス信号に従って指定されるワード線２及びダミーワード線５をそれぞれ選択するようになっている。ライトバッファ１０は、メモリセルアレイ１中の指定されたメモリセル（ＭＣ）にデータを書き込むためのものである。
行デコーダ９は、入力されている行アドレス信号に従って指定されるワード線２及びダミーワード線５をそれぞれ選択するようになっている。ライトバッファ１０は、メモリセルアレイ１中の指定されたメモリセル（ＭＣ）にデータを書き込むためのものである。
プリチャージ回路１２は、ライトバッファ１０とデータ検出回路１７のプリチャージを行うものである。また、プリチャージ回路１４は、ビット線対３のプリチャージを行うものである。
列デコーダ／列セレクタ１３は、入力されている列アドレスに従って指定される行に配置されたビット線対３を、ライトバッファ１０またはデータ検出回路１７と接続するためのものである。
列デコーダ／列セレクタ１３は、入力されている列アドレスに従って指定される行に配置されたビット線対３を、ライトバッファ１０またはデータ検出回路１７と接続するためのものである。
データ検出回路１７は、ビット線対３にデータが出力されたか否かを検出し、メモリセルアレイ１中の指定されたメモリセル（ＭＣ）からのデータを読み出すためのものである。このデータ検出回路１７は、タイミングコントローラ１８からの制御信号ＳＥが有効である期間に動作し、ビット線対３のどちらか一方にデータが出力されると、そのデータを読み取ってＤａｔａ−ｏｕｔに出力し、データを検出したこと示す検出信号ＤＤを出力する。
タイミングコントローラ１８は、外部から入力される制御信号に基づいて各回路の動作を制御するための各種の内部制御信号を発生するものである。
この第２実施形態では、データの書き込み方法（動作）は第１実施形態と同様であるので、その説明は省略する。
そこで、次に、図１４に示すタイミングコントローラ１８が、データの読み出し動作を行う場合の動作例について、図１５および図１６を参照して説明する。
この第２実施形態では、データの書き込み方法（動作）は第１実施形態と同様であるので、その説明は省略する。
そこで、次に、図１４に示すタイミングコントローラ１８が、データの読み出し動作を行う場合の動作例について、図１５および図１６を参照して説明する。
図１５（Ａ）に示すように、読み出し要求信号ＲＥＱ−ＲＤが立ち上がると、所定の時間後に、図１５（Ｂ）に示すように、プリチャージ回路１２、１４の制御信号ＰＣ＿が立ち上がる。これにより、プリチャージ回路１２、１４は、プリチャージ動作を停止する。
その制御信号ＰＣ＿の立ち上がりから、所定の時間後に、図１５（Ｃ）に示すように、データを読み出すために選択されたワード線２の信号ＷＬおよびダミーワード線５の信号ＤＷＬがそれぞれ立ち上がる。これにより、データを読み出すワード線２が選択される。
その制御信号ＰＣ＿の立ち上がりから、所定の時間後に、図１５（Ｃ）に示すように、データを読み出すために選択されたワード線２の信号ＷＬおよびダミーワード線５の信号ＤＷＬがそれぞれ立ち上がる。これにより、データを読み出すワード線２が選択される。
その信号ＷＬ／ＤＷＬの立ち上がりから、所定の時間後に、図１５（Ｄ）に示すように、データ検出回路１７の制御信号ＳＥが立ち上がる。データ検出回路１７はメモリーセル（ＭＣ）からのデータを検出すると、Ｄａｔａ−ｏｕｔにデータを出力し、図１５（Ｅ）に示すように、データが出力されたことを示す検出信号ＤＤを出力する（立ち上がる）。
その後、図１５（Ｆ）に示すように、読み出し要求信号ＲＥＱ−ＲＤに対応する応答信号ＡＣＫが立ち上がる。その応答信号ＡＣＫが立ち上がると、外部回路は、図１５（Ａ）に示すように読み出し要求信号ＲＥＱ−ＲＤを立ち下げる。一方、半導体記憶装置内部では、図１５（Ｄ）に示すように信号ＳＥ、及び信号ＷＬ／ＤＷＬ（図６（Ｃ）参照）が立ち下がる。信号ＳＥが立ち下がると、所定の時間後に検出信号ＤＤ（図１５（Ｅ）参照）が立ち下がる。信号ＷＬ／ＤＷＬと信号ＤＤとが両方とも立ち下がると、制御信号ＰＣ＿が立ち下がる（図１５（Ｂ）参照）。また、読み出し要求信号ＲＥＱ−ＲＤが立ち下がり、かつ信号ＤＷＬが立ち下がってから所定の時間が経過してから応答信号ＡＣＫが立ち下がる（図１５（Ｆ））。
その後、図１５（Ｆ）に示すように、読み出し要求信号ＲＥＱ−ＲＤに対応する応答信号ＡＣＫが立ち上がる。その応答信号ＡＣＫが立ち上がると、外部回路は、図１５（Ａ）に示すように読み出し要求信号ＲＥＱ−ＲＤを立ち下げる。一方、半導体記憶装置内部では、図１５（Ｄ）に示すように信号ＳＥ、及び信号ＷＬ／ＤＷＬ（図６（Ｃ）参照）が立ち下がる。信号ＳＥが立ち下がると、所定の時間後に検出信号ＤＤ（図１５（Ｅ）参照）が立ち下がる。信号ＷＬ／ＤＷＬと信号ＤＤとが両方とも立ち下がると、制御信号ＰＣ＿が立ち下がる（図１５（Ｂ）参照）。また、読み出し要求信号ＲＥＱ−ＲＤが立ち下がり、かつ信号ＤＷＬが立ち下がってから所定の時間が経過してから応答信号ＡＣＫが立ち下がる（図１５（Ｆ））。
以上のように変化する各信号の遷移図を、図１６に示す。図１６において、各信号に付されている「＋」符号はその信号の立ち上がりを示し、「−」符号はその信号の立ち下がりを示す。
上記の動作説明や図１６からわかるように、第２実施形態において、正常にデータの読み出しを行うためには、以下の順序からなる動作が必要となる。
上記の動作説明や図１６からわかるように、第２実施形態において、正常にデータの読み出しを行うためには、以下の順序からなる動作が必要となる。
（１）プリチャージの停止
（２）データを読み出すワード線の選択
（３）データ検出回路の動作
（４）データ検出回路からＤａｔａ−ｏｕｔにデータが出力
（５）応答信号ＡＣＫを有効にする
このようにして、応答信号ＡＣＫが有効になった後は、以下の順序からなる動作が必要となる。
（６−１）データ検出回路の動作停止
（６−２）行選択の停止
（７）プリチャージの開始
ここで、（６−１）と（６−２）の動作は、どちらが先でも構わない。
（２）データを読み出すワード線の選択
（３）データ検出回路の動作
（４）データ検出回路からＤａｔａ−ｏｕｔにデータが出力
（５）応答信号ＡＣＫを有効にする
このようにして、応答信号ＡＣＫが有効になった後は、以下の順序からなる動作が必要となる。
（６−１）データ検出回路の動作停止
（６−２）行選択の停止
（７）プリチャージの開始
ここで、（６−１）と（６−２）の動作は、どちらが先でも構わない。
このように動作する第２実施形態では、データ検出回路１７でビット線３へのデータ出力を検出するので、データの読み出し時に、ほとんど遅延の仮定をせずに応答信号ＡＣＫを発生することが出来る。
また、この場合に、データ検出回路１７の制御信号ＳＥのタイミングはさほど重要ではないが、ダミーワード線５が選択されてからその制御信号ＳＥを発生することで、データ検出回路１７の動作期間を最小限にとどめ、消費電流を低減している。
また、この場合に、データ検出回路１７の制御信号ＳＥのタイミングはさほど重要ではないが、ダミーワード線５が選択されてからその制御信号ＳＥを発生することで、データ検出回路１７の動作期間を最小限にとどめ、消費電流を低減している。
次に、この第２実施形態の構成において、読み出しサイクルのときに考えられる遅延を図１７に示す。
ここで、図１７に示す各遅延などの定義（内容）は、以下の通りである。
ＴＣ１：列アドレスが確定してから、当該列アドレスが指定する列の列選択が終了するまでの遅延時間。
ここで、図１７に示す各遅延などの定義（内容）は、以下の通りである。
ＴＣ１：列アドレスが確定してから、当該列アドレスが指定する列の列選択が終了するまでの遅延時間。
ＴＣ２：ビット線に入力された信号が、列セレクタを通してデータ検出回路に入力されるのに要する遅延時間。
ＴＲ：図１１に示す構成である行デコーダを用いた場合には、書き込み要求信号ＲＥＱ−ＷＲ信号もしくは読み出し要求信号ＲＥＱ−ＲＤが有効になってから、ＷＬＳ信号が有効になるまでの遅延時間と、行デコーダの制御信号ＲＤＥＣＥが有効である場合にＷＬＳ信号が有効になってからワード線の信号ＷＬが有効になるまでの遅延時間の和。図１２に示す構成である行デコーダを用いた場合には、書き込み要求信号ＲＥＱ−ＷＲ信号もしくは読み出し要求信号ＲＥＱ−ＲＤが有効になってから、ＷＬＳ信号が有効になるまでの遅延時間と、ＷＬＰＳ信号が有効である場合にＷＬＳ信号が有効になってからワード線の信号ＷＬが有効になるまでの遅延時間の和。
ＴＲ：図１１に示す構成である行デコーダを用いた場合には、書き込み要求信号ＲＥＱ−ＷＲ信号もしくは読み出し要求信号ＲＥＱ−ＲＤが有効になってから、ＷＬＳ信号が有効になるまでの遅延時間と、行デコーダの制御信号ＲＤＥＣＥが有効である場合にＷＬＳ信号が有効になってからワード線の信号ＷＬが有効になるまでの遅延時間の和。図１２に示す構成である行デコーダを用いた場合には、書き込み要求信号ＲＥＱ−ＷＲ信号もしくは読み出し要求信号ＲＥＱ−ＲＤが有効になってから、ＷＬＳ信号が有効になるまでの遅延時間と、ＷＬＰＳ信号が有効である場合にＷＬＳ信号が有効になってからワード線の信号ＷＬが有効になるまでの遅延時間の和。
Ｔ１：読み出し要求信号ＲＥＱ−ＲＤが有効になってから、プリチャージ回路の制御信号ＰＣ＿が無効になるまでの遅延時間。
Ｔ２：行アドレスで指定された行のＷＬＳＰ信号が有効である状態で、プリチャージ回路の制御信号ＰＣ＿が無効になってからＷＬ信号が有効になるまでの遅延時間。
Ｔ２´：図１１に示す構成である行デコーダを用いた場合には、ＤＷＬＳ信号が有効である状態でライトバッファの制御信号ＷＥが有効になってからダミーワード線の信号ＤＷＬが有効になるまでの遅延時間。図１２に示す構成である行デコーダを用いた場合には、ＷＲｏｒＲＤ信号が有効である状態でその制御信号ＷＥが有効になってからダミーワード線の信号ＤＷＬが有効になるまでの遅延時間。
Ｔ２：行アドレスで指定された行のＷＬＳＰ信号が有効である状態で、プリチャージ回路の制御信号ＰＣ＿が無効になってからＷＬ信号が有効になるまでの遅延時間。
Ｔ２´：図１１に示す構成である行デコーダを用いた場合には、ＤＷＬＳ信号が有効である状態でライトバッファの制御信号ＷＥが有効になってからダミーワード線の信号ＤＷＬが有効になるまでの遅延時間。図１２に示す構成である行デコーダを用いた場合には、ＷＲｏｒＲＤ信号が有効である状態でその制御信号ＷＥが有効になってからダミーワード線の信号ＤＷＬが有効になるまでの遅延時間。
Ｔ３：列選択が終了している状態で、ワード線の信号ＷＬが有効になってから、データ検出回路への入力データが、データ検出回路がデータを検出できる程度に変化するまでの遅延時間。
Ｔ４：ダミーワード線の信号ＤＷＬが有効になってから、データ検出回路の制御信号ＳＥが有効になるまでの遅延時間。
Ｔ４：ダミーワード線の信号ＤＷＬが有効になってから、データ検出回路の制御信号ＳＥが有効になるまでの遅延時間。
Ｔ５：データ検出回路への入力データが、データ検出回路が１か０かを判別できる程度に変化した状態で、その制御信号ＳＥが有効になってから、読み出しが終了してデータ検出回路の検出信号ＤＤが有効になるまでの遅延時間。
Ｔ６：その制御信号ＳＥが有効になった状態で、データ検出回路への入力データがセンスアンプおよびデータ検出回路が１か０かを判別できる程度に変化してから、読み出しが終了してデータ検出回路の検出信号ＤＤが有効になるまでの遅延時間。
Ｔ６：その制御信号ＳＥが有効になった状態で、データ検出回路への入力データがセンスアンプおよびデータ検出回路が１か０かを判別できる程度に変化してから、読み出しが終了してデータ検出回路の検出信号ＤＤが有効になるまでの遅延時間。
Ｔ７：その検出信号ＤＤが有効になってから、応答信号ＡＣＫが有効になるまでの遅延時間。
Ｔ８：応答信号ＡＣＫが有効になってから、外部回路が読み出し要求信号ＲＥＱ−ＲＤ信号を無効にするまでの遅延時間。
Ｔ９：ダミーワード線の信号ＤＷＬが無効である状態で、読み出し要求信号ＲＥＱ−ＲＤ信号が無効になってから応答信号ＡＣＫが無効になるまでの遅延時間。
Ｔ８：応答信号ＡＣＫが有効になってから、外部回路が読み出し要求信号ＲＥＱ−ＲＤ信号を無効にするまでの遅延時間。
Ｔ９：ダミーワード線の信号ＤＷＬが無効である状態で、読み出し要求信号ＲＥＱ−ＲＤ信号が無効になってから応答信号ＡＣＫが無効になるまでの遅延時間。
Ｔ１０：応答信号ＡＣＫが有効になってから、制御信号ＳＥが無効になるまでの遅延時間。
Ｔ１１：データ検出回路の制御信号ＳＥが無効になってから、データ検出回路の検出信号ＤＤが無効になるまでの遅延時間
Ｔ１２：ダミーワード線の信号ＤＷＬが無効である状態で、検出信号ＤＤが無効になってから、プリチャージ回路の制御信号ＰＣ＿が有効になるまでの遅延時間。
Ｔ１１：データ検出回路の制御信号ＳＥが無効になってから、データ検出回路の検出信号ＤＤが無効になるまでの遅延時間
Ｔ１２：ダミーワード線の信号ＤＷＬが無効である状態で、検出信号ＤＤが無効になってから、プリチャージ回路の制御信号ＰＣ＿が有効になるまでの遅延時間。
Ｔ１３：応答信号ＡＣＫが有効になってから、ダミーワード線の信号ＤＷＬが無効になるまでの遅延時間。
Ｔ１４：読み出し要求信号ＲＥＱ−ＲＤ信号が無効である状態で、ダミーワード線の信号ＤＷＬが無効になってから応答信号ＡＣＫが無効になるまでの遅延時間。
Ｔ１５：データ検出回路の検出信号ＤＤが無効である状態で、ダミーワード線の信号ＤＷＬが無効になってから、プリチャージ回路の制御信号ＰＣ＿が有効になるまでの遅延時間。
Ｔ１４：読み出し要求信号ＲＥＱ−ＲＤ信号が無効である状態で、ダミーワード線の信号ＤＷＬが無効になってから応答信号ＡＣＫが無効になるまでの遅延時間。
Ｔ１５：データ検出回路の検出信号ＤＤが無効である状態で、ダミーワード線の信号ＤＷＬが無効になってから、プリチャージ回路の制御信号ＰＣ＿が有効になるまでの遅延時間。
Ｔ１６：外部回路が連続して当該半導体記憶装置へアクセスを行う場合に、応答信号ＡＣＫが無効になってから読み出し要求信号ＲＥＱ−ＲＤ信号を有効するのに要する遅延時間。
Ｔ１７：プリチャージ回路の制御信号ＰＣ＿が有効になってから、プリチャージが終了するまでの遅延時間。
Ｔ１７：プリチャージ回路の制御信号ＰＣ＿が有効になってから、プリチャージが終了するまでの遅延時間。
ＴＤ：図５、図１８および図１９に示したディレイラインの遅延時間。その制御信号ＰＣ＿が有効になってから、次の書き込みまたは読み出しのために制御信号ＰＣ＿を無効にする事が可能になるまでの時間。
「データ検出回路にデータ入力」は、以下の状態であることを示す。
データ検出回路にデータ入力：データ検出回路への入力信号が、データ検出回路が１か０かを判別出来る程度に変化した状態。
「データ検出回路にデータ入力」は、以下の状態であることを示す。
データ検出回路にデータ入力：データ検出回路への入力信号が、データ検出回路が１か０かを判別出来る程度に変化した状態。
ここで、この第２実施形態では、上記した各遅延は、次の関係を満たさなくてはならない。
ＴＣ１＋ＴＣ２＜ＴＲ または ＴＣ１＋ＴＣ２＜Ｔ１＋Ｔ２ ・・・式（１５）
Ｔ１７＜Ｔ１Ｄ ・・・式（１６）
ＴＣ１＋ＴＣ２＜ＴＲ または ＴＣ１＋ＴＣ２＜Ｔ１＋Ｔ２ ・・・式（１５）
Ｔ１７＜Ｔ１Ｄ ・・・式（１６）
式（１０）は、データの読み出し前に列選択がなされて、データがデータ検出回路１７に入力されるために必要な遅延の仮定である。式（１５）は式（１０）と、式（１６）は式（１４）とそれぞれ等しい。第２実施形態の構成によれば、データ検出回路１７がデータを読み取ってからデータ検出信号ＤＤを生成することが出来るので、確実にデータが読み出されてから応答信号ＡＣＫを生成することが可能である。よって第１実施形態にて必要であった式（１３）に示した遅延の仮定が不要である。
以上のように第２実施形態の構成によれば、遅延の仮定をほとんどすることなく、書き込み要求信号ＲＥＱ−ＲＤに対応する応答信号ＡＣＫを生成することが出来る。
次に、以上説明したようなタイミングで、データの書き込みに必要な各制御信号を発生するタイミングコントローラの一例を図１８に示す。
このタイミングコントローラは、図９の回路に相当するものであり、半導体記憶装置のステート（状態）を記憶するためのＣ素子７２と、ハンドシェイクプロトコルにより通信を行うためのＣ素子７３と、を少なくとも備えている。そして、データ検出回路１７の検出信号ＤＤを使用することにより、応答信号ＡＣＫの生成のタイミングを制御するようになっている。
次に、以上説明したようなタイミングで、データの書き込みに必要な各制御信号を発生するタイミングコントローラの一例を図１８に示す。
このタイミングコントローラは、図９の回路に相当するものであり、半導体記憶装置のステート（状態）を記憶するためのＣ素子７２と、ハンドシェイクプロトコルにより通信を行うためのＣ素子７３と、を少なくとも備えている。そして、データ検出回路１７の検出信号ＤＤを使用することにより、応答信号ＡＣＫの生成のタイミングを制御するようになっている。
さらに詳述すると、このタイミングコントローラは、図１８に示すように、アンドゲート７１と、Ｃ素子７２、７３と、インバータ７４、７５と、ディレイライン７６と、オアゲート７７と、アドゲート７８、７９と、を備えている。
アンドゲート７１の一方の入力端子には、読み出し要求信号ＲＥＱ−ＲＤが入力されている。また、アンドゲート７１の他方の入力端子には、信号ＰＣ＿をディレイライン７６で遅延させたのちインバータ７４で反転させた信号が入力されている。ここでディレイライン７６はオアゲート７７から電気的に遠い位置に配置されている。
アンドゲート７１の一方の入力端子には、読み出し要求信号ＲＥＱ−ＲＤが入力されている。また、アンドゲート７１の他方の入力端子には、信号ＰＣ＿をディレイライン７６で遅延させたのちインバータ７４で反転させた信号が入力されている。ここでディレイライン７６はオアゲート７７から電気的に遠い位置に配置されている。
Ｃ素子７２の一方の入力端子にはアンドゲート７１の出力信号が入力され、Ｃ素子７２の他方の入力端子にはＣ素子７３の出力信号をインバータ７５で反転した信号が入力されている。Ｃ素子７２の出力信号は、オアゲート７７、アンドゲート７８、およびアンドゲート７９にその入力信号としてそれぞれ供給されている。
オアゲート７７は、データ検出回路１７の出力信号（検出信号）ＤＤ、ダミーワード線５の信号ＤＷＬ、およびＣ素子７２の出力信号を入力信号とし、この３つの入力信号の論理和演算により、プリチャージ回路１４の制御信号ＰＣ＿を生成するようになっている。
オアゲート７７は、データ検出回路１７の出力信号（検出信号）ＤＤ、ダミーワード線５の信号ＤＷＬ、およびＣ素子７２の出力信号を入力信号とし、この３つの入力信号の論理和演算により、プリチャージ回路１４の制御信号ＰＣ＿を生成するようになっている。
アンドゲート７８は、Ｃ素子７２の出力信号および信号ＰＣ＿を入力信号とし、この２つの入力信号の論理積演算により、行デコーダ９の制御信号ＲＤＥＣＥを生成するようになっている。ここでアンドゲート７８は、プリチャージ回路１４よりも、オアゲート７７から電気的に遠い位置に配置されている。
アンドゲート７９は、Ｃ素子７２の出力信号およびダミーワード線５の信号ＤＷＬを入力信号とし、この２つの入力信号の論理積演算により、データ検出回路１７の制御信号ＳＥを生成するようになっている。
アンドゲート７９は、Ｃ素子７２の出力信号およびダミーワード線５の信号ＤＷＬを入力信号とし、この２つの入力信号の論理積演算により、データ検出回路１７の制御信号ＳＥを生成するようになっている。
Ｃ素子７３の一方の入力端子には、読み出し要求信号ＲＥＱ−ＲＤが入力されている。また、Ｃ素子７３の他方の入力端子には、データ検出回路１７の出力信号（検出信号）ＤＤが入力されている。Ｃ素子７３の出力端子からは、応答信号ＡＣＫが出力されるようになっている。
従って、Ｃ素子７３は、読み出し要求信号ＲＥＱ−ＲＤとデータ検出回路１７の検出信号ＤＤとを用いて、読み出し要求信号ＲＥＱ−ＲＤに対応する応答信号ＡＣＫを生成するようになっている。
従って、Ｃ素子７３は、読み出し要求信号ＲＥＱ−ＲＤとデータ検出回路１７の検出信号ＤＤとを用いて、読み出し要求信号ＲＥＱ−ＲＤに対応する応答信号ＡＣＫを生成するようになっている。
以上の様に、図１８のタイミングコントローラは、図９のタイミングコントローラのダミーセンスアンプ１５及びバッファ４０を、データ検出回路１７に置き換えた構成となっていて、その動作についても、図９とほぼ同様である。図９の構成と異なる部分について説明する。
アンドゲート７９は、図９のアンドゲート３９と同様に、Ｃ素子７２の出力信号と、信号ＤＷＬが共にＨである場合にだけ、データ検出回路の制御信号ＳＥをＨにする。また、Ｃ素子７２の出力信号がＬになると、データ検出回路の制御信号ＳＥをＬにする。
アンドゲート７９は、図９のアンドゲート３９と同様に、Ｃ素子７２の出力信号と、信号ＤＷＬが共にＨである場合にだけ、データ検出回路の制御信号ＳＥをＨにする。また、Ｃ素子７２の出力信号がＬになると、データ検出回路の制御信号ＳＥをＬにする。
データ検出回路は、信号ＳＥがＨになり、データを読み出すと信号ＤＤをＨにする。Ｃ素子７３の一方の入力には信号ＤＤが入力されているので、図９の構成において信号ＳＥがＬからＨに変化した場合と同様に、信号ＤＤがＨに変化するとＣ素子７３の出力である応答信号ＡＣＫもＨになる。
応答信号ＡＣＫがＨになると、Ｃ素子７２の出力はＬに変化する。Ｃ素子７２の出力がＬになると、アンドゲート７９は信号ＳＥを立ち下げ、信号ＳＥが立ち下がるとデータ検出回路１７は信号ＤＤを立ち下げる。
応答信号ＡＣＫがＨになると、Ｃ素子７２の出力はＬに変化する。Ｃ素子７２の出力がＬになると、アンドゲート７９は信号ＳＥを立ち下げ、信号ＳＥが立ち下がるとデータ検出回路１７は信号ＤＤを立ち下げる。
以上の様に、図１８のタイミングコントローラは、図１５に示したタイミングで、各制御信号を生成する。
次に、データの書き込み及び読み出しの双方に使用できる、タイミングコントローラの一例を図１９に示す。
このタイミングコントローラは、データの読み書きができるようにするために、図５の回路と図１８の回路を組み合わせ、その両回路で読み書きに共用できる部分は共用化し、書き込み要求信号ＲＥＱ−ＷＲがＨレベルのときには図５の回路と同様の動作を行い、読み出し要求信号ＲＥＱ−ＲＤがＨレベルのときには図１８の回路と同様の動作を行うようになっている。
次に、データの書き込み及び読み出しの双方に使用できる、タイミングコントローラの一例を図１９に示す。
このタイミングコントローラは、データの読み書きができるようにするために、図５の回路と図１８の回路を組み合わせ、その両回路で読み書きに共用できる部分は共用化し、書き込み要求信号ＲＥＱ−ＷＲがＨレベルのときには図５の回路と同様の動作を行い、読み出し要求信号ＲＥＱ−ＲＤがＨレベルのときには図１８の回路と同様の動作を行うようになっている。
このために、このタイミングコントローラは、図１８に示すように、オアゲート８１と、アンドゲート８２と、Ｃ素子８３、８４と、インバータ８５、８６と、ディレイライン８７と、オアゲート８８と、アンドゲート８９〜９２と、オアゲート９３、９４、９６〜９８とを備えている。
さらに詳述すると、オアゲート８１は、外部からの書き込み要求信号ＲＥＱ−ＷＲと読み出し要求信号ＲＥＱ−ＲＤとを入力信号とし、この２つの入力信号の論理和演算により、出力信号を生成するようになっている。
さらに詳述すると、オアゲート８１は、外部からの書き込み要求信号ＲＥＱ−ＷＲと読み出し要求信号ＲＥＱ−ＲＤとを入力信号とし、この２つの入力信号の論理和演算により、出力信号を生成するようになっている。
アンドゲート８２の一方の入力端子には、オアゲート８１の出力信号が入力されている。また、アンドゲート８２の他方の入力端子には、プリチャージ回路１４からの出力信号をディレイライン８７で遅延させたのちインバータ８５で反転させた信号が入力されている。
Ｃ素子８３の一方の入力端子には、アンドゲート８２の出力信号が入力されている。Ｃ素子８３の他方の入力端子には、Ｃ素子８４の出力信号をインバータ８６で反転した信号が入力されている。Ｃ素子８３の出力信号は、オアゲート８８およびアンドゲート８９〜９１に、その入力信号としてそれぞれ供給されている。
Ｃ素子８３の一方の入力端子には、アンドゲート８２の出力信号が入力されている。Ｃ素子８３の他方の入力端子には、Ｃ素子８４の出力信号をインバータ８６で反転した信号が入力されている。Ｃ素子８３の出力信号は、オアゲート８８およびアンドゲート８９〜９１に、その入力信号としてそれぞれ供給されている。
オアゲート８８は、Ｃ素子４３の出力信号、ダミーワード線５の信号ＤＷＬ、オアゲート９４の出力信号を入力信号とし、これらの入力信号の論理和演算により、プリチャージ回路１４の制御信号ＰＣ＿を生成するようになっている。
オアゲート９４には信号ＷＥ及び信号ＤＤが入力されている。オアゲート９４はライトバッファ１０よりもオアゲート８８から電気的に遠い位置に配置されていている。書き込みの際には信号ＤＤはＬであるので、信号ＷＥの変化がオアゲート９４を通してオアゲート８８に入力される。一方読み出し時には信号ＷＥはＬであるので、信号ＤＤの変化がオアゲート９４を通して、オアゲート８８に入力される。すなわち、オアゲート８８は、データの書き込みのときにはライトバッファ１０の出力を使用してプリチャージ回路１４の制御信号ＰＣ＿を生成し、一方、データの読み出しのときにはデータ検出回路１７の検出信号ＤＤを使用してその制御信号ＰＣ＿を生成する。
オアゲート９４には信号ＷＥ及び信号ＤＤが入力されている。オアゲート９４はライトバッファ１０よりもオアゲート８８から電気的に遠い位置に配置されていている。書き込みの際には信号ＤＤはＬであるので、信号ＷＥの変化がオアゲート９４を通してオアゲート８８に入力される。一方読み出し時には信号ＷＥはＬであるので、信号ＤＤの変化がオアゲート９４を通して、オアゲート８８に入力される。すなわち、オアゲート８８は、データの書き込みのときにはライトバッファ１０の出力を使用してプリチャージ回路１４の制御信号ＰＣ＿を生成し、一方、データの読み出しのときにはデータ検出回路１７の検出信号ＤＤを使用してその制御信号ＰＣ＿を生成する。
オアゲート９６は、アンドゲート８９の出力信号ＷＥ及び要求信号ＲＥＱ−ＷＲを入力信号とし、その出力信号はアンドゲート８９に入力されている。そして、アンドゲート８９は、Ｃ素子８３の出力信号、信号ＰＣ＿、およびオアゲート９６の出力信号を入力信号とし、この３つの入力信号の論理積演算により、ライトバッファ１０の制御信号ＷＥを生成するようになっている。図１０のオアゲート５６とアンドゲート４９の場合と同様、オアゲート９６とアンドゲート８９をこの様に配置することで、外部回路から書き込みを要求されている場合、すなわち書き込み要求信号ＲＥＱ−ＷＲがＨの時のみ、図５のアンドゲート２８と同様にライトバッファ１０の制御信号ＷＥを生成し、それ以外の時はその出力が変化しない。
オアゲート９７は、アンドゲート９０の出力信号ＳＥ及び読み出し要求信号ＲＥＱ−ＲＤを入力信号とし、その出力信号はアンドゲート９０に入力されている。そして、アンドゲート９０は、Ｃ素子８３の出力信号、ダミーワード線５の信号ＤＷＬ、およびオアゲート９７の出力信号を入力信号とし、この３つの入力信号の論理積演算により、データ検出回路１７の制御信号ＳＥを生成するようになっている。オアゲート９７とアンドゲート９０をこの様に接続することで、信号ＳＥは読み出し要求信号ＲＥＱ−ＲＤがＨの時のみＬからＨに変化することが出来る。さらに以上の構成によれば、信号ＳＥは、読み出し要求信号ＲＥＱ−ＲＤ信号が立ち下がるタイミングに関係なく、応答信号ＡＣＫが立ち下がってから所定の時間後にＨからＬに変化する。すなわち、オアゲート９７とアンドゲート９０は、外部回路から読み出しを要求されている場合、すなわち読み出し要求信号ＲＥＱ−ＲＤがＨの時のみ、図１８のアンドゲート７９と同様にデータ検出回路１７の制御信号ＳＥを生成し、それ以外の時はその出力が変化しない。
アンドゲート９１は、Ｃ素子８３の出力信号、および信号ＰＣ＿を入力信号とし、この２つの入力信号の論理積演算により、行デコーダ９の制御信号ＲＤＥＣＥを生成するようになっている。アンドゲート９１はプリチャージ回路１４よりもオアゲート８８から電気的に遠い位置に配置されていている。
オアゲート９３は、信号ＤＤ及びアンドゲート９２からの出力信号を入力とし、その出力信号はＣ素子８４に入力されている。
オアゲート９８は、アンドゲート９２の出力及び書き込み要求信号ＲＥＱ−ＷＲを入力信号とし、その出力信号はアンドゲート９２に入力されている。アンドゲート９２は、オアゲート９８の出力と信号ＤＷＬを入力とし、その出力信号はオアゲート９３に入力さている。オアゲート９８とアンドゲート９２をこの様に接続することで、アンドゲート９２の出力信号は書き込み要求信号ＲＥＱ−ＷＲがＨの時のみＬからＨに変化することが出来る。さらに以上の構成によれば、アンドゲート９２の出力信号は、書き込み要求信号ＲＥＱ−ＷＲ信号が立ち下がるタイミングに関係なく、信号ＤＷＬが立ち下がってから所定の時間後にＨからＬに変化する。さらに書き込みを行う際には、信号ＤＤはＬであるので、オアゲート９３は、アンドゲート９２の出力の変化を伝達する。よって書き込みを行う際には、信号ＤＷＬの変化がアンドゲート９２及びオアゲート９３を通して伝達され、Ｃ素子８４に入力される。さらに、読み出しを行う際には、アンドゲート９２の出力はＬであるので、オアゲート９３は信号ＤＤの変化を伝達して、Ｃ素子４４に入力する。
オアゲート９８は、アンドゲート９２の出力及び書き込み要求信号ＲＥＱ−ＷＲを入力信号とし、その出力信号はアンドゲート９２に入力されている。アンドゲート９２は、オアゲート９８の出力と信号ＤＷＬを入力とし、その出力信号はオアゲート９３に入力さている。オアゲート９８とアンドゲート９２をこの様に接続することで、アンドゲート９２の出力信号は書き込み要求信号ＲＥＱ−ＷＲがＨの時のみＬからＨに変化することが出来る。さらに以上の構成によれば、アンドゲート９２の出力信号は、書き込み要求信号ＲＥＱ−ＷＲ信号が立ち下がるタイミングに関係なく、信号ＤＷＬが立ち下がってから所定の時間後にＨからＬに変化する。さらに書き込みを行う際には、信号ＤＤはＬであるので、オアゲート９３は、アンドゲート９２の出力の変化を伝達する。よって書き込みを行う際には、信号ＤＷＬの変化がアンドゲート９２及びオアゲート９３を通して伝達され、Ｃ素子８４に入力される。さらに、読み出しを行う際には、アンドゲート９２の出力はＬであるので、オアゲート９３は信号ＤＤの変化を伝達して、Ｃ素子４４に入力する。
Ｃ素子８４の一方の入力端子には、オアゲート８１の出力信号が入力されている。また、Ｃ素子８４の他方の入力端子には、前述の様に、オアゲート９３の出力信号が入力されている。Ｃ素子８４の出力端子からは、応答信号ＡＣＫが出力されるようになっている。
従って、Ｃ素子８４は、データの書き込み時には、書き込み要求信号ＲＥＱ−ＷＲと、ダミーワード線の信号ＤＷＬを用いて、応答信号ＡＣＫを生成するようになっている。一方、データの読み出し時には、読み出し要求信号ＲＥＱ−ＲＤと、データ検出回路１７の検出信号ＤＤとを用いて、応答信号ＡＣＫを生成するようになっている。
従って、Ｃ素子８４は、データの書き込み時には、書き込み要求信号ＲＥＱ−ＷＲと、ダミーワード線の信号ＤＷＬを用いて、応答信号ＡＣＫを生成するようになっている。一方、データの読み出し時には、読み出し要求信号ＲＥＱ−ＲＤと、データ検出回路１７の検出信号ＤＤとを用いて、応答信号ＡＣＫを生成するようになっている。
（応用・その他）
本発明は、ハンドシェイクプロトコルを用いた半導体装置に最適である。特に、薄膜半導体装置を用いた集積回路には有効である。
本発明は、ハンドシェイクプロトコルを用いた半導体装置に最適である。特に、薄膜半導体装置を用いた集積回路には有効である。
１・・・メモリセルアレイ、２・・・ワード線、３・・・ビット線対、４・・・ダミーロウアレイ、５・・・ダミーワード線、６・・・ダミーカラムアレイ、７・・・ダミービット線対、８・・・ダミーアレイ、９・・・行デコーダ、１０・・・ライトバッファ、１１・・・センスアンプ、１２、１４・・・プリチャージ回路、１５・・・ダミーセンスアンプ、１６、１８・・・タイミングコントローラ、１７・・・データ検出回路
Claims (15)
- 半導体記憶装置にアクセスする際に必要な各種の制御信号を生成する制御信号生成装置であって、
前記半導体記憶装置のワード線に相当し、そのワード線と類似の動作をするダミーワード線と、
前記ワード線に接続されるメモリセルに相当し、前記ダミーワード線に接続されるダミーメモリセルと、
前記ダミーワード線を選択する信号が入力されたときに、その信号に基づいて前記半導体記憶装置のアクセスに必要な所定の制御信号を生成する制御信号生成回路と、
を備えることを特徴とする制御信号生成装置。 - 前記制御信号生成回路は、
データの書き込み要求信号に基づいて前記半導体記憶装置の指定のメモリセルにデータを書き込む際には、データの書き込みを行うための制御信号を所定の順序で生成し、前記ダミーワード線の選択の検出後に、前記書き込み要求信号に対応する応答信号を出力するようになっていることを特徴とする請求項１に記載の制御信号生成装置。 - 前記制御信号生成回路は、
データの書き込み要求信号に基づいて前記半導体記憶装置の指定のメモリセルにデータを書き込む際には、
第１にプリチャージ回路がプリチャージを動作停止するための制御信号を生成し、
第２に指定されたビット線にデータの書き込みを行うための制御信号を生成し、
第３に指定されたワード線を選択するための制御信号を生成し、
前記ダミーワード線の選択の検出後に、前記書き込み要求信号に対応する応答信号を出力するようになっていることを特徴とする請求項１に記載の制御信号生成装置。 - 前記ダミーワード線とダミービット線との交点に配置されるダミーメモリセルと、
前記ダミービット線対の電位変化を検出するダミーセンスアンプと、をさらに備え、
前記制御信号生成回路は、
データの読み出し要求信号に基づいて前記半導体記憶装置の指定のメモリセルからデータを読み出す際には、データの読み出しを行うための制御信号を所定の順序で生成し、前記ダミーワード線の選択が検出され、前記ダミーセンスアンプの電位変化の検出後に、前記読み出し要求信号に対応する応答信号を出力するようになっていることを特徴とする請求項１に記載の制御信号生成装置。 - 前記制御信号生成回路は、
データの読み出し要求信号に基づいて前記半導体記憶装置の指定のメモリセルからデータを読み出す際には、
第１にプリチャージ回路がプリチャージ動作を停止するための制御信号を生成し、
第２に指定されたワード線を選択するための制御信号を生成し、
第３に指定されたビット線に出力されるデータを読み出すための制御信号を生成し、
前記ダミーセンスアンプの電位変化の検出後に、前記読み出し要求信号に対応する応答信号を出力するようになっていることを特徴とする請求項４に記載の制御信号生成装置。 - センスアンプがデータを読み出すときに、そのデータの読み出しを検出するデータ検出回路をさらに備え、
前記制御信号生成回路は、
データの読み出し要求信号に基づいて前記半導体記憶装置の指定のメモリセルからデータを読み出す際には、データの読み出しを行うための制御信号を所定の順序で生成し、前記ダミーワード線の選択が検出され、前記データ検出回路のデータの検出後に、前記読み出し要求信号に対応する応答信号を出力するようになっていることを特徴とする請求項１に記載の制御信号生成装置。 - 前記制御信号生成回路は、
データの読み出し要求信号に基づいて前記半導体記憶装置の指定されたメモリセルからデータを読み出す際には、
第１にプリチャージ回路がプリチャージ動作を停止するための制御信号を生成し、
第２に指定されたワード線を選択するための制御信号を生成し、
第３に指定されたビット線に出力されるデータを読み出すための制御信号を生成し、
前記データ検出回路のデータの検出後に、前記読み出し要求信号に対応する応答信号を出力するようになっていることを特徴とする請求項６に記載の制御信号生成装置。 - 前記データ検出回路はセンスアンプの機能も兼ね備えていることを特徴とする請求項６または７に記載の制御信号生成装置。
- メモリセルがマトリクス状に配置されたメモリセルアレイと、前記メモリセルアレイの列方向に配列され、各メモリセルにデータを読み書きするための複数のビット線と、前記メモリセルアレイの行方向に配列され、そのメモリセルアレイの特定の行に配列されたメモリセルを選択する複数のワード線とを含み、前記メモリセルアレイ中の指定のメモリセルにアクセス可能な半導体装置において、
前記ワード線に相当し、そのワード線と類似の動作をするダミーワード線と、
前記ワード線に接続されるメモリセルに相当し、前記ダミーワード線に接続されるダミーメモリセルと、
前記ダミーワード線を選択する信号が入力されたときに、その信号に基づいて前記メモリセルのアクセスに必要な制御信号を生成する制御信号生成回路と、
を備えることを特徴とする半導体記憶装置。 - 前記制御信号生成回路は、
書き込み要求信号に基づいて指定されたメモリセルにデータを書き込む際には、データの書き込みを行うための制御信号を所定の順序で生成し、前記ダミーワード線の選択の検出後に、前記書き込み要求信号に対応する応答信号を出力するようになっていることを特徴とする請求項９に記載の半導体記憶装置。 - 前記制御信号生成回路は、
データの書き込み要求信号に基づいて前記半導体記憶装置の指定されたメモリセルにデータを書き込む際には、
第１にプリチャージ回路がプリチャージを動作停止するための制御信号を生成し、
第２に指定されたビット線にデータの書き込みを行うための制御信号を生成し、
第３に指定されたワード線を選択するための制御信号を生成し、
前記ダミーワード線の選択の検出後に、前記書き込み要求信号に対応する応答信号を出力するようになっていることを特徴とする請求項９に記載の半導体記憶装置。 - 前記ダミーワード線とダミービット線との交点に配置されるダミーメモリセルと、
前記ダミービット線対の電位変化を検出するダミーセンスアンプと、をさらに備え、
前記制御信号生成回路は、
読み出し要求信号に基づいて前記半導体記憶装置の指定のメモリセルからデータを読み出す際には、データの読み出しを行うための制御信号を所定の順序で生成し、前記ダミーワード線の選択が検出され、前記ダミーセンスアンプの電位変化の検出後に、前記読み出し要求信号に対応する応答信号を出力するようになっていることを特徴とする請求項９に記載の半導体記憶装置。 - 前記制御信号生成回路は、
データの書き込み要求信号に基づいて前記半導体記憶装置の指定のメモリセルからデータを読み出す際には、
第１にプリチャージ回路がプリチャージ動作を停止するための制御信号を生成し、
第２に指定されたワード線を選択するための制御信号を生成し、
第３に指定されたビット線に出力されるデータを読み出すための制御信号を生成し、
前記ダミーセンスアンプの電位変化の検出後に、前記読み出し要求信号に対応する応答信号を出力するようになっていることを特徴とする請求項１２に記載の半導体記憶装置。 - センスアンプがデータを読み出すときに、そのデータの読み出しを検出するデータ検出回路をさらに備え、
前記制御信号生成回路は、
データの読み出し要求信号に基づいて前記半導体記憶装置の指定のメモリセルからデータを読み出す際には、データの読み出しを行うための制御信号を所定の順序で生成し、前記ダミーワード線の選択が検出され、前記データ検出回路のデータの検出後に、前記読み出し要求信号に対応する応答信号を出力するようになっていることを特徴とする請求項９に記載の半導体記憶装置。 - 前記制御信号生成回路は、
データの書き込み要求信号に基づいて前記半導体記憶装置の指定されたメモリセルからデータを読み出す際には、
第１にプリチャージ回路がプリチャージ動作を停止するための制御信号の生成し、
第２に指定されたワード線を選択するための制御信号を生成し、
第３に指定されたビット線に出力されるデータを読み出すための制御信号を生成し、
その後、前記データ検出回路のデータの検出後に、前記読み出し要求信号に対応する応答信号を出力するようになっていることを特徴とする請求項１４に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006083048A JP2007257781A (ja) | 2006-03-24 | 2006-03-24 | 制御信号生成装置および半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006083048A JP2007257781A (ja) | 2006-03-24 | 2006-03-24 | 制御信号生成装置および半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2007257781A true JP2007257781A (ja) | 2007-10-04 |
Family
ID=38631851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006083048A Pending JP2007257781A (ja) | 2006-03-24 | 2006-03-24 | 制御信号生成装置および半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2007257781A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140063800A (ko) * | 2011-09-12 | 2014-05-27 | 퀄컴 인코포레이티드 | 다중-포트 ｓｒａｍ에 대한 적응형 판독 워드라인 전압 부스팅 장치 및 방법 |
-
2006
- 2006-03-24 JP JP2006083048A patent/JP2007257781A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140063800A (ko) * | 2011-09-12 | 2014-05-27 | 퀄컴 인코포레이티드 | 다중-포트 ｓｒａｍ에 대한 적응형 판독 워드라인 전압 부스팅 장치 및 방법 |
| JP2014526767A (ja) * | 2011-09-12 | 2014-10-06 | クアルコム，インコーポレイテッド | マルチポートｓｒａｍのための適応型読取りワード線電圧ブースティング装置および方法 |
| KR101585551B1 (ko) | 2011-09-12 | 2016-01-22 | 퀄컴 인코포레이티드 | 다중-포트 ｓｒａｍ에 대한 적응형 판독 워드라인 전압 부스팅 장치 및 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6556471B2 (en) | VDD modulated SRAM for highly scaled, high performance cache | |
| US7518947B2 (en) | Self-timed memory having common timing control circuit and method therefor | |
| US8779800B2 (en) | Control signal generation circuit and sense amplifier circuit using the same | |
| US7286423B2 (en) | Bit line precharge in embedded memory | |
| US7292485B1 (en) | SRAM having variable power supply and method therefor | |
| US7440335B2 (en) | Contention-free hierarchical bit line in embedded memory and method thereof | |
| WO2019190603A1 (en) | Apparatuses and methods for coupling data lines in memory devices | |
| US8218385B2 (en) | Current mode data sensing and propagation using voltage amplifier | |
| US9196350B2 (en) | Active control device, semiconductor device and system including the same | |
| JP2004530250A (ja) | Ｄｒａｍを備える集積回路用の方法および装置 | |
| JP2000260181A (ja) | 同期型半導体記憶装置 | |
| US6339560B1 (en) | Semiconductor memory based on address transitions | |
| US7532530B2 (en) | Semiconductor memory device | |
| JP2007213732A (ja) | 半導体記憶装置 | |
| EP1083571A1 (en) | Semiconductor device with decreased power consumption | |
| US20130073790A1 (en) | Magnetic random access memory with burst access | |
| JPH07192461A (ja) | 半導体記憶装置 | |
| JP2011023085A (ja) | 半導体記憶装置 | |
| US6487132B2 (en) | Integrated circuit memory devices having multiple input/output buses and precharge circuitry for precharging the input/output buses between write operations | |
| JP2007257781A (ja) | 制御信号生成装置および半導体記憶装置 | |
| US7095673B2 (en) | Semiconductor memory device capable of operating at high speed | |
| JP3339496B2 (ja) | 半導体記憶装置 | |
| JP4650900B2 (ja) | 半導体装置 | |
| KR101579958B1 (ko) | 5-트랜지스터 ｓｒａｍ 셀 | |
| JP4753647B2 (ja) | 半導体記憶装置 |