KR101585551B1 - 다중-포트 ｓｒａｍ에 대한 적응형 판독 워드라인 전압 부스팅 장치 및 방법 - Google Patents

다중-포트 ｓｒａｍ에 대한 적응형 판독 워드라인 전압 부스팅 장치 및 방법 Download PDF

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Abstract

본 발명의 실시예들은, 필요한 경우, 프로세스-전압-온도 변동들에 응답하여, SRAM(Static Random Access Memory)(104)에 대한 서플라이 전압을 적응가능하게 부스팅하기 위한 시스템들 및 방법들에 관한 것이다. 실시예들은 SRAM 내의 통상적인 메모리 셀(104) 및 판독 회로(102)를 시뮬레이팅하는 임계 경로(114)를 포함한다. 트리거 신호를 임계 경로의 워드-라인 입력 포트(123)에 인가하는 것, 및 임계 경로의 출력(125)과 기준-래치 신호(127)를 비교하는 것은, SRAM의 판독 회로에 대한 공급 전압을 부스팅하는 시기의 표시를 제공한다.

Description

다중-포트 ＳＲＡＭ에 대한 적응형 판독 워드라인 전압 부스팅 장치 및 방법{ADAPTIVE READ WORDLINE VOLTAGE BOOSTING APPARATUS AND METHOD FOR MULTI-PORT SRAM}
35 U.S.C.§119 하에서의 우선권 주장
본 특허 출원은 2011년 9월 12일자로 출원된, 발명의 명칭이 "APPARATUS FOR ADAPTIVE READ WORD-LINE BOOSTING WITHIN A MULTI-PORT SRAM"인 가출원 제61/533,647호를 우선권으로 주장하고, 상기 가출원은 본원의 양수인에게 양도되며, 이로써 인용에 의해 본원에 명시적으로 포함된다.
분야
본 발명은 전자 회로들에 관한 것이고, 더욱 구체적으로는 정적 랜덤 액세스 메모리(static random access memory)에 관한 것이다.
SRAM(Static Random Access Memory)은 저전력 손실을 갖고, 고속 동작들에 대한 적용가능성을 갖는 통상적인 유형의 비휘발성 메모리이다.
SRAM 메모리 셀의 일 예시는 도 5에 예시된다. 이는, 셀 내 8개의 트랜지스터들이 M1 내지 M8로 라벨링되는, 소위 8-트랜지스터(8T) SRAM 셀이다. 도 5에서, 기록 워드-라인(write word-line)은 WWL로 라벨링되고, 기록 비트-라인 및 그의 컴플리먼트는 WBL 및 WBL# 각각으로 라벨링되며, 판독 워드-라인(read word-line)은 RWL로 라벨링되고, 판독 비트-라인은 RBL로 라벨링된다.
도 5에 예시된 SRAM 셀의 동작은 잘 알려져 있어서 상세하게 설명될 필요가 없지만; 그러나, 이하 설명되는 실시예들에 동기를 부여하도록 셀의 몇몇 특징들을 논의하는 것은 교수법으로 유용하다.
잘 알려진 바와 같이, 트랜지스터들(M1 내지 M4)은 메모리 셀의 상태를 저장하기 위한 2개의 교차 결합된 인버터들을 포함했다. 패스 트랜지스터들(pass transistors)(M5 및 M6)은, 메모리 셀의 상태가 기록 동작 동안 변화되도록 허용하고, 패스 트랜지스터(M7) 및 풀-다운 트랜지스터(M8)는 메모리 셀의 상태가 판독 동작 동안 감지되도록 허용한다. 판독 동작이 수행되기 전에, 판독 비트-라인 RBL은 서플라이 전압 Vdd로 사전-충전되고, 서플라이 전압이 판독을 수행하기 위해 판독 워드-라인 RWL에 제공되는 경우, 판독 비트-라인 RBL은 메모리 셀의 상태에 따라 기판 전압 Vss로 풀 다운되거나 또는 서플라이 전압 Vdd에서 유지된다.
소위 위크 비트(weak bit)는, 이상적인 메모리 셀과 비교하여 상대적으로 낮은 전류 용량을 갖는 메모리 셀이다. 이러한 저하는 대개 프로세스-전압-온도(PVT) 디바이스 변동들로 인한 것이다. 위크 비트의 셀-판독-전류는, 예를 들어, SRAM 캐시 메모리의 성능에 영향을 줄 수 있고 그 성능을 저하시킬 수 있다. 또한, 위크 비트는 더 높은 임계 전압으로 인해 더 높은 전압 감도를 갖고, 이는 서플라이 전압 잡음으로 인한 것보다 더 심각한 성능 저하를 초래할 수 있다.
프로세스 변동은 또한 8T 셀의 최소 기록 전압(Vmin)을 제한하고, 이는 SRAM 캐시를 채용하는 단일-레일 프로세서 회로들에 대한 전체 최소 동작 전압을 설정한다. 모바일 프로세서들은 공격적인 전력 규격(aggressive power specification)으로 수행하도록 요구될 수 있고; 이에 따라 8T 셀 Vmin을 낮추는 것이 중요하다.
본 발명의 실시예들은, 필요한 경우, 프로세스-전압-온도 변동들에 응답하여, SRAM에 대한 서플라이 전압을 적응가능하게 부스팅하기 위한 시스템들 및 방법들에 관한 것이다.
일 실시예에서, 전압 부스트 생성기(voltage boost generator)는 메모리 셀에 대한 서플라이 전압을 부스팅한다. 이 실시예는 클록 신호에 응답하여 트리거 신호 및 기준-래치 신호를 제공하기 위한 제어 회로를 포함한다. 기준-래치 신호는 트리거 신호에 대해 딜레이된다. 딜레이 회로는 트리거 신호를 딜레이시키기 위해 제어 회로에 커플링된다. 딜레이 회로에 커플링된 워드-라인 입력 포트를 갖는 메모리 셀들의 어레이는 딜레이된 트리거 신호를 수신한다. 메모리 셀들의 어레이는 딜레이된 트리거 신호에 응답하여 일 세트의 판독 비트-라인 신호들을 제공한다. 일 세트의 판독 비트-라인 신호들은 래치에 제공되며, 여기서 래치는 기준-래치 신호에 의해 제어된다. 래치의 출력은, 메모리 셀에 제공되는 서플라이 전압을 언제 부스팅할지 전압 부스트 생성기에 시그널링한다.
첨부 도면들은, 본 발명의 실시예들의 설명을 돕기 위해 제시되며, 실시예들의 한정이 아닌 오직 예시를 위해 제공된다.
도 1은 일 실시예에 따른 회로의 하이-레벨 표현이다.
도 2는 도 1의 회로의 다양한 포트들에서의 파형들을 예시한다.
도 3은 도 1의 실시예에 이용될 수 있는 전압 부스트 생성기의 일 예시이다.
도 4는 일 실시예에 따른 방법을 예시한다.
도 5는 도 1의 실시예에 이용될 수 있는 8-트랜지스터 메모리 셀을 예시한다.
도 6은, 일 실시예가 애플리케이션을 발견할 수 있는 휴대 전화 네트워크를 예시한다.
본 방법의 양상들은 본 발명의 특정 실시예들에 관련된 후술하는 설명 및 관련 도면들에 개시된다. 대안적인 실시예들이 본 발명의 범위에서 벗어나지 않고 고안될 수 있다. 추가적으로, 본 발명의 잘-알려진 엘리먼트들은 상세하게 설명되지 않을 것이며, 또는 본 발명의 관련 세부사항을 모호하게 하지 않도록 하기 위해 생략될 것이다.
용어 "본 발명의 실시예들"은, 본 발명의 모든 실시예들이, 논의된 특징, 이점 또는 동작 모드를 포함하도록 요구하지는 않는다.
본원에 이용된 용어는, 오직 특정한 실시예들을 설명하는 목적을 위한 것이며, 본 발명의 실시예들을 제한하도록 의도되지 않는다. 본원에 이용된 바와 같이, 단수 형태들은, 문맥상 명확하게 달리 명시하지 않는 한, 복수 형태들도 또한 포함하는 것으로 의도된다. 용어들 "포함하다(comprises)", "포함하는(comprising)", "구비하다(includes)" 및/또는 "구비하는(including)"은, 본 명세서에 이용되는 경우, 언급된 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 및/또는 컴포넌트들의 존재를 특정하지만, 하나 또는 그 초과의 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들, 및/또는 이들의 그룹들의 존재 또는 부가를 배제하는 것은 아니라는 것을 더 이해할 것이다.
게다가, 수많은 실시예들이, 예를 들어, 컴퓨팅 디바이스의 엘리먼트들에 의해 수행될 액션들의 시퀀스들과 관련하여 설명된다. 특정 회로들(예컨대, ASIC들(application specific integrated circuits)), 하나 또는 그 초과의 프로세서들에 의해 실행되는 프로그램 명령들, 또는 이 둘의 조합은 본원에 설명된 다양한 액션들을 수행할 수 있다. 추가적으로, 본원에 설명된 액션들의 시퀀스들은, 실행시에 관련 프로세서로 하여금 본원에 설명된 기능을 수행하게 할 수 있는 대응하는 세트의 컴퓨터 명령들이 저장된 임의의 형태의 컴퓨터 판독가능 저장 매체 내에서 전체적으로 구현되는 것으로 고려될 수 있다. 이에 따라, 본 발명의 다양한 양상들은 다수의 상이한 형태들로 구현될 수 있고, 그 모두는 청구된 청구물의 범위 내에 있는 것으로 고려되었다. 또한, 본원에 설명된 실시예들 각각의 경우, 임의의 이러한 실시예들의 대응하는 형태는, 예를 들어, "설명된 액션을 수행 "하도록 구성된 로직"으로서 본원에 설명될 수 있다.
별도의 판독 및 기록 포트들을 갖는, 8T 메모리 셀들을 포함하는 SRAM을 갖춘 모바일 프로세서에서, 워드-라인(WL) 전압을 부스팅함으로써 셀-기록 최소 전압 Vmin 및 셀-판독-전류가 개선될 수 있다. 워드-라인 전압은 판독 워드-라인 전압 또는 기록 워드-라인 전압을 포함하는 것을 의미한다. WL 전압을 상승시킴으로써, 위크 비트 셀의 기록 마진 및 셀-판독-전류는 현저하게 개선될 수 있다.
그러나, 전압-부스팅 방식을 구현하는 것과 관련된 영역 및 전력 비용이 존재할 수 있다. 게다가, 프로세스 기술에 의해 허용된 공칭 전압(nominal voltage)보다 더 높은 전압에서 동작하는 것과 관련된 증가되는 신뢰도 위험이 존재할 수 있다. 이러한 비용 및 신뢰도 위험을 완화시키기 위해, 실시예들은 필요한 경우 PVT 변동들에 응답하여 WL 전압을 적응가능하게 부스팅한다.
도 1은 하나 또는 그 초과의 메모리 셀들과 관련된 판독-로직에, Vdd_BOOST로 나타낸 부스팅된 서플라이 전압을 제공하기 위한 실시예를 예시한다. 도 1에서, 판독-로직은 102로 라벨링되고, 통상적인 메모리 셀은 104로 라벨링된다. 레일(106)은 서플라이 전압 Vdd를 제공한다. 부스팅된 전압 Vdd_BOOST는 서플라이 전압 Vdd와 동일하거나 그보다 크며, 전압 부스트 생성기(108)에 의해 제공된다.
전압 Vdd_BOOST는 레벨 시프터 버퍼(109)에 제공된다. 레벨 시프터 버퍼(109)로의 입력 포트(111)는 도 1에서 RWL_SIGNAL로 나타낸 판독 워드-라인 신호를 수신한다. RWL_SIGNAL가 어써트되는 경우, 이는 Vss에서 전압 Vdd로 이동한다. 레벨 시프터 버퍼(109)의 출력 포트가 판독-로직(102)의 판독 워드-라인(RWL)(110)에 접속된다. 레벨 시프터 버퍼(109)는 자신의 입력 포트(111)에 인가되는 전압을 시프트하여, RWL_SIGNAL이 판독 동작을 시작하도록 어써트되는 경우에 전압 Vdd_BOOST가 판독-로직(102) 내의 하나 또는 그 초과의 트랜지스터 게이트들에 제공된다. 판독 동작 동안, 판독 비트-라인(RBL)(112)은 메모리 셀(104)의 상태를 나타내는 전압을 제공되게 한다.
예를 들어, SRAM 셀의 경우, RBL(112)은 판독 동작을 수행하기 전에 서플라이 전압 Vdd로 프리-차지된다. 메모리 셀을 판독할 때, 메모리 셀 및 판독-로직의 상태는, RBL(112)이 메모리 셀의 상태에 따라 기판 전압 Vss로 낮게 풀링되거나 또는 서플라이 전압 Vdd에서 유지되게 한다. 여기서, "상태"는 메모리 셀에 저장된 정보의 일 비트를 참조한다.
메모리 셀(104)과 판독-로직(102)의 조합은 도 5에 설명된 8T SRAM 셀의 요약으로서 보여질 수 있다. 그러나, 실시예들은 SRAM 메모리 셀들로 한정되지 않는다. 부스팅된 전압이 8T SRAM 메모리 셀에 인가되는 예시로 계속하면, 부스팅된 워드-라인 전압은, 도 5의 예시에 대한 것과 같이 RWL(110), 또는 도 5의 WWL 라인(예시의 용이함을 위해 도 1에는 도시되지 않음)일 수 있다.
파선(114) 내에 예시된 회로 블록들은, PVT 변동들로 인한, 이전에 설명된 저하 문제들을 완화시키기 위해, 부스팅된 전압이 워드-라인에 인가되어야만 하는 시기를 감지하기 위한 회로를 포함한다. 이러한 회로는 RASS(Read Access Slack Sensor)로 명명될 수 있고, RASS(114)로 지칭된다. RASS(114)는 전압 부스트 생성기(108)로의 출력 포트(116) 상에 제어 신호 BOOST_CTRL을 제공한다. 제어 신호 BOOST_CTRL은, 전압 신호 Vdd_BOOST가 서플라이 전압 Vdd보다 더 커야만 하는 시기를 시그널링한다.
도 1에서 SYS_CLK로 나타낸 (시스템 클록에 의해 생성된) 클록 신호는 제어 기능 유닛(120)의 입력 포트(118)에 제공된다. 클록 신호에 응답하여, 제어 기능 유닛(120)은 트리거 신호 TRIG 및 기준-래치 신호 REF_LATCH를 제공한다. 제어 기능 유닛(120)은 몇몇 특정 길이의 시간 동안 트리거 신호 및 기준-래치 신호를 어써팅하며, 여기서 기준-래치 신호 REF_LATCH는 트리거 신호 TRIG에 뒤쳐져 있다(lag). 몇몇 실시예들의 경우, 제어 기능 유닛(120)은 클록 신호 SYS_CLK의 하나 걸러 하나(every other)의 상승 에지에서 트리거 신호 TRIG를 어써팅하며, 트리거 신호 TRIG가 어써팅될 때 상승 에지들에 바로 뒤따르는 클록 신호 SYS_CLK의 상승 에지들에서 기준-래치 신호 REF_LATCH를 어써팅한다. 이러한 특정 예시에서, 기준-래치 신호 REF_LATCH는 일 클록 주기 만큼 트리거 신호 TRIG에 뒤쳐져 있다. 그러나, 다른 실시예들은, 트리거 신호 TRIG와 기준-래치 REF_LATCH 신호 사이의 타임 래그(time lag)가 일 클록 주기 미만이 되도록 할 수 있다.
트리거 신호 TRIG는 프로그래밍가능한 로직 딜레이(122)에 인가된다. 프로그래밍가능한 로직 딜레이(122)는 메모리 셀들의 판독-로직(102)과 관련된 판독 액세스 경로, 예를 들어, 도 5의 8T SRAM 메모리 셀의 판독-로직(트랜지스터들 M7 및 M8), 및 메모리 셀들의 주변부를 따라 다른 스택 및 논-스택 로직 게이트들을 모델링한다.
도 1에 예시된 실시예에서, 프로그래밍가능한 로직 딜레이(122)는 유연성을 위해 프로그래밍가능하도록 설계된다. 그러나, 몇몇 실시예들의 경우, 프로그래밍가능한 로직 딜레이(122) 대신에 프로그래밍가능하지 않은 딜레이 회로가 채용될 수 있다.
프로그래밍가능한 로직 딜레이(122)에 의해 제공되는 출력 신호는 도 1에서 LOGIC_OUT로 나타낸다. 이러한 출력 신호는, 어떤 의미에서는, 트리거 신호 TRIG의 딜레이된 버전인 로직 신호이며, PVT 변동들로 인해 SRAM 메모리 셀들과 관련된 판독-로직에 대한 신호 딜레이를 모방한다.
LOGIC_OUT 신호는 메모리 셀 어레이(124)의 워드-라인 입력 포트(123)에 제공된다. 워드-라인 입력 포트는 판독 워드-라인 포트 또는 기록 워드-라인 포트일 수 있다. 메모리 셀 어레이(124)는 병렬 및 직렬 접속된 8T SRAM 메모리 셀들의 조합으로 배열된 복수의 메모리 셀들을 포함하고, 이들 각각은 판독-로직(102)을 포함하는 메모리 셀(104)과 동일한 레이아웃을 갖는다. 메모리 셀(129)은, 메모리 셀 어레이(124) 내의 메모리 셀들이 메모리 셀(104) 및 판독-로직(102)과 동일한 레이아웃을 갖는다는 것을 나타내기 위해 메모리 셀 어레이(124) 내에 도시된다. 병렬 및 직렬 접속된 메모리 셀들의 조합은, 다양한 PVT 조건들에 걸쳐서 평균(mean) 판독-딜레이를 트래킹하는 딜레이를 시뮬레이팅하고, 시스템의 예상 위크 비트 딜레이와 동일하게 설정된다.
메모리 셀 어레이(124)의 출력은 시스템 메모리 SRAM 내의 메모리 셀들의 RBL 신호를 모방하는 하나 또는 그 초과의 신호들을 포함한다. 이러한 신호들은, N개의 신호들이 존재한다는 것을 나타내는, 도 1에서의 RBL<1:N>로 나타낸다. 이러한 신호들은 래치 입력 포트들(125)에서 래치(126)에 제공된다. 래치(126)는 기준-래치 입력 포트(127)에서 기준-래치 신호 REF_LATCH에 의해 클록된다. REF_LATCH가 로직 HIGH일 때, RBL<1:N>로 표현된 신호들 중 적어도 하나가 로직 HIGH 이면, BOOST_CTRL로 나타낸 래치(126)의 출력은 로직 HIGH로 풀링된다. 이는, 전압 부스트 생성기(108)로 하여금 전압 Vdd_BOOST를 서플라이 전압 Vdd보다 높게 부스팅시키도록 야기한다.
프로그래밍가능한 로직 딜레이(122)와 메모리 셀 어레이(124)의 조합은 임계 경로 딜레이를 제공한다. 이러한 임계 경로 딜레이는 PVT 변동들로 인한 시스템 메모리 SRAM 내의 통상적인 메모리 셀 및 판독-로직의 임계 경로 딜레이를 모방한다. 트리거 신호 및 기준-래치 신호가 일 클록 주기만큼 상이한 도 1의 특정한 실시예의 경우, BOOST_CTRL 신호는, 임계 경로 딜레이로 인한 트리거 신호를 경험한 딜레이가 일 클록 주기와 동일하거나 또는 그보다 클 때, 로직 HIGH로 풀링된다. 이러한 임계 경로 딜레이는, 시스템 메모리 SRAM의 메모리 셀들이 저하된 성능을 가진다는 것을 나타낸다. 이러한 조건 하에서 워드-라인들에 인가된 전압을 부스팅시킴으로써, 실시예들은 PVT 변동들로 인한 메모리 셀들의 판독 및 이 셀로의 기록의 성능 저하를 완화시킬 것으로 예상된다.
도 2는 RASS(114)와 관련된 다양한 신호들에 대한 파형들을 예시한다. 신호들 SYS_CLK, TRIG, LOGIC_OUT, RBL<1:N>, REF_LATCH, 및 BOOST_CTRL은 도 2에서 그들의 개별적인 파형들 옆에 나타낸다. 도 2에 의해 표현된 특정한 실시예에서, 트리거 신호 TRIG는 클록 신호 SYS_CLK의 상승 에지 직후에 어써팅된다는 것을 주목한다. 트리거 신호 TRIG와 로직 신호 LOGIC_OUT 사이의 딜레이는 프로그래밍가능한 로직 딜레이(122)에 의해 도입되는 딜레이이다. RBL<1:N>(예시에서, N=6)을 형성하는 다양한 신호들과 로직 신호 LOGIC_OUT 사이의 다양한 딜레이들은 메모리 셀 어레이(124)에 의해 도입되는 딜레이들이다.
도 2에 예시된 특정한 실시예에서, 제어 기능 유닛(120)은 트리거 신호 TRIG에 대해 기준-래치 신호 REF_LATCH를 일 클록 주기 딜레이시킨다. 기준-래치 신호 REF_LATCH가 상승하기 시작함에 따라서 RBL<1:N>에서의 마지막 파형이 아직 완전하게 하강하지 않았기 때문에, 래치(126)는 도 2의 BOOST_CTRL 파형에 대해 도시된 바와 같이 제어 신호 BOOST_CTRL을 로직 HIGH로 풀링한다. 이전에 논의된 바와 같이, 하이로 풀링된 이 신호를 통해서, RASS(114)는 전압 Vdd_BOOST를 서플라이 전압 Vdd보다 더 높게 부스팅하도록 전압 부스트 생성기(108)에 시그널링한다.
수많은 회로들이 서플라이 전압을 부스팅하기 위한 회로 설계의 당업자들에게 잘 알려져 있으며, 이러한 회로들은 일 실시예에서 전압 부스트 생성기(108)에 이용될 수 있다. 도 3은 전압 부스트 생성기(108)의 기능을 구현하기 위한 회로의 일례를 제공한다.
도 3을 참조하면, 제어 신호 BOOST_CTRL이 NAND 게이트(302)의 입력 포트들 중 하나에 제공되고, 부스트 클록 신호 BOOST_CLK가 NAND 게이트(302)의 다른 입력 포트에 제공된다. 부스트 클록 신호 BOOST_CLK는, 오직 판독 비트-라인 RBL(112)이 판독 동작 동안 기판 전압 Vss로 풀링되는 동안에만 로지컬 HIGH로 진행하도록 설정될 수 있다. 이러한 방식으로, 전압 Vdd_BOOST는, 오직 판독 비트-라인이 로지컬 로우(Vss)로 풀링되는 동안에만 서플라이 전압 Vdd보다 높게 부스팅될 것이다. 이는 판독-데이터 무결성을 보장하는데 도움을 준다.
신호들 BOOST_CLK 및 BOOST_CTRL 중 적어도 하나가 로지컬 LOW(Vss)인 경우, 패스 트랜지스터(308)가 ON이 되도록, 패스 트랜지스터(304)는 OFF이고, 풀-다운 트랜지스터(306)는 ON이다. 이는 전압 신호 Vdd_BOOST를 서플라이 전압 Vdd로 설정하고, 커패시터들(CI, C2, 및 C3)을 Vdd로 충전한다.
부스트 클록 신호 BOOST_CLK가 또한 로지컬 HIGH에 있을 때 제어 신호 BOOST_CTRL이 로지컬 HIGH로 풀링되는 경우, 패스 트랜지스터(304)는 ON이고 풀다운 트랜지스터(306)는 OFF이며, 이는, 결과적으로 패스 트랜지스터(308)를 OFF로 유지한다. 이는, 전압 신호 Vdd_BOOST로 라벨링된 출력 포트로부터 서플라이 전압 레일(106)을 분리시킨다. 또한, 커패시터 C1의 단자(310)는 로지컬 HIGH로 이동되고, 이는 전압 Vdd_BOOST를 공급하는 출력 포트에서 전압을 부스팅한다.
게다가, 로지컬 HIGH 전압에서의 BOOST_CTRL 및 BOOST_CLK 모두에 의해, 신호 PROG1이 로지컬 HIGH로 설정되면, 커패시터 C2의 단자(312)는 로지컬 HIGH로 이동하고, 이는 또한 전압 Vdd_BOOST를 공급하는 출력 포트에서 전압을 부스팅한다. 유사하게, 신호 PROG2가 로지컬 HIGH로 설정되면, 커패시터 C3의 단자(314)는 로지컬 HIGH로 이동하고, 이는 또한 전압 Vdd_BOOST를 공급하는 출력 포트에서 전압을 부스팅한다.
프로그래밍 신호들(PROG1 및 PROG2)은, 커패시터들(C2 및 C3)이 또한 전압 Vdd_BOOST를 부스팅하고 있는지 여부를 결정하는 것으로 나타나 있다. 이러한 방식으로, 서플라이 전압이 얼마나 많이 부스팅될지 조절하는데 이러한 프로그래밍 신호들이 이용될 수 있다. 추가적인 프로그래밍 신호들을 갖는 관련 회로 컴포넌트들 및 추가적인 커패시터들을 부가하는 것은, 서플라이 전압에 대한 더 높은 부스트를 유도할 것이다.
도 4는 일 실시예에 따른 흐름도를 예시한다. 기능 블록(402)은 클록 신호에 응답하여 트리거 신호를 어써팅하고, 기능 블록(404)은 트리거 신호에 대해 기준-래치 신호를 딜레이시킨다. 몇몇 실시예들의 경우, 이러한 딜레이는 일 클록 주기와 동일하다. 기능 블록(406)은 트리거 신호를 임계 경로에 제공한다. 임계 경로는 시스템 메모리의 판독 경로를 시뮬레이팅한다. 기준-래치 신호가 로지컬 HIGH에 있는 경우에 임계 경로의 출력이 로지컬 HIGH에 있는 것으로 가정하면, 기능 블록(408)은, 판독 동작 동안 워드-라인에 인가되는 서플라이 전압을 부스팅한다.
기능 블록(408)은 후술하는 바와 같이 일반화될 수 있다. 임계 경로의 출력 및 기준-래치 신호가 모두 로지컬 HIGH에 있는 조건은, 이들 신호들이 몇몇 특정된 시간의 기간보다 더 긴 시간을 소요하는 판독 동작을 나타내는 로지컬 관계를 충족하는 조건으로 교체될 수 있고, 여기서 도 4의 특정한 실시예의 경우 특정된 시간의 기간은 일 클록 주기와 동일하다.
실시예들은 휴대 전화 네트워크와 같은 수많은 시스템들에서의 광범위한 애플리케이션을 발견할 수 있다. 예를 들어, 도 6은 기지국들(604A, 604B, 및 604C)을 포함하는 휴대 전화 네트워크(602)를 예시한다. 도 6은, 예컨대, 소위 스마트 폰, 태블릿, 또는 휴대 전화 네트워크에 적합한 몇몇 다른 종류의 통신 디바이스와 같은 모바일 셀룰러 통신 디바이스일 수 있는, 606으로 라벨링된 통신 디바이스를 나타낸다. 통신 디바이스(606)는 모바일일 필요는 없다. 도 6의 특정한 예시에서, 통신 디바이스(606)는 기지국(604C)과 관련된 셀 내에 위치된다. 화살표들(608 및 610)은, 통신 디바이스(606)가 기지국(604C)과 통신하는 업링크 채널 및 다운링크 채널 각각을 그림으로 표현한다.
실시예들은, 예를 들어, 통신 디바이스(606)와, 또는 기지국(604C)과, 또는 이들 모두와 관련된 데이터 프로세싱 시스템에 이용될 수 있다. 도 6은, 본원에 설명된 실시예들이 채용될 수 있는 수많은 애플리케이션들 중에서 오직 하나의 애플리케이션만을 예시한다.
당업자들은 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 것을 이용하여 표현될 수 있다는 것을 이해할 것이다. 예를 들어, 전술한 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광 필드들 또는 광 입자들, 또는 이들의 임의의 조합에 의해 표현될 수 있다.
게다가, 당업자들은 본원에 개시된 실시예들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 회로들 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어 또는 이들의 조합으로서 구현될 수 있다는 것을 또한 이해할 것이다. 하드웨어 및 소프트웨어의 이러한 상호 교환성을 명확하게 설명하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 단계들이 이들의 기능과 관련하여 위에서 일반적으로 설명되었다. 이러한 기능이 하드웨어로서 구현되는지 또는 소프트웨어로서 구현되는지 여부는 특정한 애플리케이션 및 전체 시스템에 대하여 부과되는 설계 제약들에 따라 좌우된다. 당업자들은 각각의 특정한 애플리케이션에 대하여 다양한 방식들로 설명된 기능을 구현할 수 있으나, 이러한 구현 결정들은 본 개시물의 범위를 벗어나는 것으로 해석되어서는 안된다.
본원에 개시된 실시예들과 관련하여 설명된 방법들, 시퀀스들 및/또는 알고리즘들은 직접 하드웨어로 구현되거나, 프로세서에 의해 실행되는 소프트웨어 모듈로 구현되거나, 또는 이 둘의 조합에 의해 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드 디스크, 탈착식 디스크, CD-ROM, 또는 당업계에 공지된 임의의 다른 형태의 저장 매체에 상주할 수 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기록할 수 있도록, 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다.
이에 따라, 본 발명의 실시예는 메모리 판독 동작 동안 워드-라인의 전압을 적응가능하게 부스팅하기 위한 방법을 채용하는 컴퓨터 판독가능 매체를 포함할 수 있다. 이에 따라, 본 발명은 예시된 예시들로 제한되지 않고, 본원에 설명된 기능을 수행하기 위한 임의의 수단들이 본 발명의 실시예들에 포함된다.
앞서 설명된 개시물은 본 발명의 예시적인 실시예들을 나타내지만, 다양한 변화들 및 변형들이, 첨부된 청구항들에 의해 정의되는 바와 같이 본 발명의 범위로부터 벗어나지 않고 본원에서 행해질 수 있다는 것에 주목해야 한다. 본원에 설명된 본 발명의 실시예들에 따라서 방법 청구항들의 기능들, 단계들 및/또는 액션들은 임의의 특정한 순서로 수행될 필요는 없다. 게다가, 본 발명의 엘리먼트들은 단수표현으로 설명되거나 또는 청구될 수 있지만, 단수표현으로의 제한이 명확하게 언급되지 않는 한 복수표현도 고려된다.

Claims (15)

  1. 장치로서,
    서플라이 전압을 갖는 레일(106);
    상기 레일에 커플링된 메모리 셀(104);
    상기 메모리 셀에 제공되는 부스팅된 서플라이 전압을 생성하기 위한 전압 부스트 생성기(108);
    주기를 갖는 클록 신호(118)에 응답하여 트리거 신호 및 기준-래치 신호를 제공하기 위한 제어 회로(120) ― 상기 트리거 신호 및 상기 기준-래치 신호 각각은 상기 서플라이 전압에서의 펄스들을 포함하고, 상기 기준-래치 신호는 상기 트리거 신호에 대해 일 클록 신호 주기 이하만큼 딜레이됨 ―;
    상기 트리거 신호를 딜레이시키기 위해 상기 제어 회로에 커플링된 딜레이 회로(122);
    딜레이된 트리거 신호를 수신하기 위해 상기 딜레이 회로에 커플링된 워드-라인 입력 포트(123)를 갖는 메모리 셀들의 어레이(124) ― 상기 메모리 셀들의 어레이는 딜레이된 트리거 신호에 응답하여 일 세트의 판독 비트-라인 신호들(125)을 제공하기 위한 것임 ―;
    상기 기준-래치 신호를 수신하기 위한 기준-래치 입력 포트(127), 상기 세트의 판독 비트-라인 신호들을 수신하기 위한 일 세트의 래치 입력 포트들, 및 상기 기준-래치 신호가 로지컬 하이에 있는 경우에 상기 세트의 판독 비트-라인 신호들의 적어도 하나의 판독 비트-라인 신호가 로지컬 하이이면, 상기 부스팅된 서플라이 전압이 상기 서플라이 전압보다 크게 되는 것을 나타내기 위해 상기 전압 부스트 생성기에 부스트 제어 신호를 어써팅(asserting)하기 위한 출력 포트(116)를 포함하는 래치(126)를 포함하는,
    장치.
  2. 제 1 항에 있어서,
    상기 딜레이 회로는 프로그래밍가능한,
    장치.
  3. 제 1 항에 있어서,
    상기 워드-라인 입력 포트는 판독 워드-라인 입력 포트 및 기록 워드-라인 입력 포트로 이루어진 그룹으로부터 선택되는,
    장치.
  4. 제 1 항에 있어서,
    상기 메모리 셀들의 어레이는 상기 메모리 셀과 동일한 레이아웃을 갖는 메모리 셀들(129)을 포함하는,
    장치.
  5. 제 1 항에 있어서,
    상기 메모리 셀들의 어레이는 직렬로 접속된 메모리 셀들(129)을 포함하는,
    장치.
  6. 제 1 항에 있어서,
    상기 메모리 셀들의 어레이는 병렬로 접속된 메모리 셀들(129)을 포함하는,
    장치.
  7. 제 1 항에 있어서,
    상기 메모리 셀은 상기 부스팅된 서플라이 전압을 수신하기 위해 상기 전압 부스트 생성기에 접속된 판독 워드-라인을 포함하는,
    장치.
  8. 제 7 항에 있어서,
    상기 메모리 셀들의 어레이는, 각각이 상기 메모리 셀과 동일한 레이아웃을 갖는 메모리 셀들을 포함하는,
    장치.
  9. 제 8 항에 있어서,
    상기 워드-라인 입력 포트는 판독 워드-라인 입력 포트 및 기록 워드-라인 입력 포트로 이루어진 그룹으로부터 선택되는,
    장치.
  10. 제 9 항에 있어서,
    상기 클록 신호는 클록 주기를 갖고,
    상기 제어 회로는 상기 트리거 신호에 대해 상기 기준-래치 신호를 일 클록 주기만큼 딜레이시키는,
    장치.
  11. 방법으로서,
    주기를 갖는 클록 신호에 응답하여 트리거 신호를 제공하는 단계(402) ― 상기 트리거 신호는 서플라이 전압에서의 펄스들을 포함함 ―;
    기준-래치 신호를 제공하는 단계(404) ― 상기 기준-래치 신호는, 상기 서플라이 전압에서의 펄스들을 포함하고, 상기 트리거 신호에 대해 일 클록 신호 주기 이하만큼 딜레이됨 ―;
    메모리 셀의 판독 경로를 시뮬레이팅하는 임계 경로에 상기 트리거 신호를 제공하는 단계(406) ― 상기 임계 경로는 딜레이된 트리거 신호에 응답하여 일 세트의 판독 비트-라인 신호들(125)을 제공함 ―;
    상기 기준-래치 신호가 로지컬 하이인 경우 상기 세트의 판독 비트-라인 신호들의 적어도 하나의 판독 비트-라인 신호가 로지컬 하이이면 판독 동작 동안 상기 메모리 셀의 워드 라인에 인가되는 서플라이 전압을 부스팅하는 단계(408)를 포함하는,
    방법.
  12. 제 11 항에 있어서,
    상기 트리거 신호를 딜레이 회로에 의해 딜레이시키는 단계를 더 포함하는,
    방법.
  13. 제 12 항에 있어서,
    상기 트리거 신호를 딜레이시키도록 상기 딜레이 회로에 프로그래밍하는 단계를 더 포함하는,
    방법.
  14. 제 11 항에 있어서,
    상기 임계 경로는, 각각이 상기 메모리 셀과 동일한 레이아웃을 갖는 메모리 셀들의 어레이를 포함하는,
    방법.
  15. 장치로서,
    서플라이 전압을 갖는 레일(106);
    상기 레일에 커플링된 메모리 셀(104);
    상기 메모리 셀에 대한 상기 서플라이 전압을 부스팅시키기 위한 수단(108);
    주기를 갖는 클록 신호(118)에 응답하여 트리거 신호 및 기준-래치 신호를 생성하기 위한 수단(120) ― 상기 트리거 신호 및 상기 기준-래치 신호 각각은 상기 서플라이 전압에서의 펄스들을 포함하고, 상기 기준-래치 신호는 상기 트리거 신호에 대해 일 클록 신호 주기 이하만큼 딜레이됨 ―;
    상기 트리거 신호를 딜레이시키기 위한 수단(122);
    딜레이된 트리거 신호를 수신하기 위해 상기 딜레이시키기 위한 수단에 커플링된 워드-라인 입력 포트(123)를 갖는 메모리 셀들의 어레이(124) ― 상기 메모리 셀들의 어레이는 상기 딜레이된 트리거 신호에 응답하여 일 세트의 판독 비트-라인 신호들(125)을 제공하기 위한 것임 ―;
    기준-래치 신호를 수신하기 위한 기준-래치 입력 포트, 상기 세트의 판독 비트-라인 신호들을 수신하기 위한 일 세트의 래치 입력 포트들(125), 및 상기 기준-래치 신호가 로지컬 하이에 있는 경우에 상기 세트의 판독 비트-라인 신호들의 적어도 하나의 판독 비트-라인 신호가 로지컬 하이이면, 상기 서플라이 전압을 부스팅하기 위한 수단으로 하여금 상기 서플라이 전압을 상기 서플라이 전압보다 더 크게 부스팅하게 하기 위한 출력 포트(116)를 포함하는 래칭(latching)하기 위한 수단(126)을 포함하는,
    장치.
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