CN103797539B - 用于多端口sram的自适应读取字线电压升高设备和方法 - Google Patents

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Abstract

本发明的实施例是针对用于在需要时响应于工艺‑电压‑温度变化而自适应地升高给静态随机存取存储器SRAM(104)的供应电压的系统和方法。实施例包含模拟所述SRAM中的典型存储单元(104)和读出电路(102)的临界路径(114)。将触发信号施加于所述临界路径的字线输入端口(123)以及将所述临界路径的输出(125)与参考锁存信号(127)比较提供了何时升高给所述SRAM的读出电路的供应电压的指示。

Description

用于多端口SRAM的自适应读取字线电压升高设备和方法
根据35U.S.C.§119主张优先权
本专利申请案主张于2011年9月12日申请的标题为“用于多端口SRAM内的自适应读取字线升压的设备(APPARATUS FOR ADAPTIVE READ WORD-LINE BOOSTINGWITHIN A MULTI-PORT SRAM)”的第61/533,647号临时申请案的优先权，所述临时申请案被转让给本案受让人且特此以引用方式明确地并入本文中。
技术领域
本发明涉及电子电路，且更明确地说，涉及静态随机存取存储器。
背景技术
静态随机存取存储器(SRAM)是功率耗散低且能应用于高速操作的常见类型的非易失性存储器。
SRAM存储单元的一个实例说明于图5中。它是所谓的八晶体管(8T)SRAM单元，其中单元中的八个晶体管被标记为M1到M8。在图5中，写入字线被标记为WWL，写入位线以及其互补分别被标记为WBL和WBL#，读取字线被标记为RWL，且读取位线被标记为RBL。
图5中说明的SRAM单元的操作是众所周知的且无需加以详细描述；然而，论述单元的一些特征以推动稍后描述的实施例在教学上是有用的。
如众所周知的，晶体管M1到M4包括两个交叉耦合的反相器以存储存储单元的状态。传递晶体管M5和M6允许在写入操作期间改变存储单元的状态，且传递晶体管M7和下拉晶体管M8允许在读取操作期间感测存储单元的状态。在执行读取操作之前，对读取位线RBL预充电到供应电压Vdd，且在将供应电压提供给读取字线RWL以执行读取时，取决于存储单元的状态，将读取位线RBL下拉到基底电压Vss或保持在供应电压Vdd。
所谓的弱位是与理想存储单元相比具有相对较低电流容量的存储单元。此降级通常是由于工艺-电压-温度(PVT)装置变化所致。举例来说，弱位的单元读取电流可能会影响SRAM高速缓存存储器的性能且使SRAM高速缓存存储器的性能降级。并且，弱位由于较高阈值电压而具有较高电压敏感性，这可导致比由于供应电压噪声所致的性能降级更严重的性能降级。
工艺变化还限制8T单元的最小写入电压(Vmin)，且这设定了采用SRAM高速缓存的单轨处理器电路的总体最小操作电压。移动处理器可能会被要求前进到激进的功率规格；因此，降低8T单元Vmin是重要的。
发明内容
本发明的实施例是针对用于在需要时响应于工艺-电压-温度变化而自适应地升高给SRAM的供应电压的系统和方法。
在一个实施例中，升压产生器升高给存储单元的供应电压。所述实施例包含用以响应于时钟信号而提供触发信号和参考锁存信号的控制电路。所述参考锁存信号相对于所述触发信号延迟。延迟电路耦合到所述控制电路以延迟所述触发信号。具有耦合到所述延迟电路的字线输入端口的存储单元阵列接收所述经延迟触发信号。所述存储单元阵列响应于所述经延迟触发信号而提供一组读取位线信号。将所述组读取位线信号提供给锁存器，其中所述锁存器是由所述参考锁存信号控制。所述锁存器的输出用信号通知所述升压产生器何时升高提供给所述存储单元的供应电压。
附图说明
呈现附图以辅助描述本发明的实施例，且提供附图只是为了说明实施例而非限制实施例。
图1是根据一实施例的电路的高级表示。
图2说明图1的电路中的各种端口处的波形。
图3是可用在图1的实施例中的升压产生器的实例。
图4说明根据一实施例的方法。
图5说明可用在图1的实施例中的8晶体管存储单元。
图6说明其中可应用实施例的蜂窝式电话网络。
具体实施方式
在针对本发明的特定实施例的以下描述和相关图式中揭示本发明的方面。可设计出替代实施例而不会脱离本发明的范围。另外，将不会详细描述本发明的众所周知的元件，或将省略本发明的众所周知的元件，以免混淆本发明的相关细节。
术语“本发明的实施例”并非要求本发明的所有实施例包含所论述的特征、优点或操作模式。
本文所使用的术语目的仅在于描述特定实施例，且不欲限制本发明的实施例。如本文中所使用，除非上下文另外清楚地指示，否则希望单数形式“一”和“所述”也包含复数形式。将进一步理解，术语“包括”、“包括了”、“包含”和/或“包含了”在本文中使用时指定所陈述的特征、整数、步骤、操作、元件和/或组件的存在，但不排除一个或一个以上其它特征、整数、步骤、操作、元件、组件和/或其群组的存在或添加。
另外，按照将由(例如)计算装置的元件执行的动作的序列来描述许多实施例。特定电路(例如，专用集成电路(ASIC))、由一个或一个以上处理器执行的程序指令或两者的组合可执行本文中描述的各种动作。另外，可认为本文中描述的动作序列完全体现于任何形式的计算机可读存储媒体内，所述计算机可读存储媒体中已存储有一组对应计算机指令，所述指令在被执行时将致使相关联的处理器执行本文中描述的功能性。因此，本发明的各种方面可体现为许多不同形式，所有所述形式均预期处在所主张的标的物的范围内。另外，对于本文中描述的实施例中的每一者，任何此些实施例的对应形式在本文中可描述为(例如)“经配置以执行所描述的动作的逻辑”。
在具有包含8T存储单元的SRAM的移动处理器中，在具有分离的读取端口和写入端口的情况下，可通过升高字线(WL)电压来改善单元写入最小电压Vmin和单元读取电流。字线电压打算包括读取字线电压或写入字线电压。通过升高WL电压，可明显改善弱位单元的写入裕度和单元读取电流。
然而，可能会存在与实施电压升高方案相关联的区域和功率成本。此外，可能会存在与在比处理技术容许的标称电压高的电压下操作相关联的增加的可靠性风险。为了减轻此成本和可靠性风险，实施例在需要时响应于PVT变化自适应地升高WL电压。
图1说明用以将经升高供应电压(表示为Vdd_BOOST)提供给与一个或一个以上存储单元相关联的读取逻辑的实施例。在图1中，所述读取逻辑被标记为102，且典型存储单元被标记为104。轨条106提供供应电压Vdd。经升高电压Vdd_BOOST等于或大于供应电压Vdd且由升压产生器108提供。
将电压Vdd_BOOST提供给电平移位器缓冲器109。电平移位器缓冲器109的输入端口111接收读取字线信号(在图1中表示为RWL_SIGNAL)。当RWL_SIGNAL被断言时，它会被从Vss带到电压Vdd。电平移位器缓冲器109的输出端口连接到读取逻辑102的读取字线(RWL)110。电平移位器缓冲器109使施加给其输入端口111的电压移位，使得当断言RWL_SIGNAL以开始读取操作时，将电压Vdd_BOOST提供给读取逻辑102中的一个或一个以上晶体管门。在读取操作期间，读取位线(RBL)112提供指示存储单元104的状态的电压。
举例来说，对于SRAM单元，在执行读取操作之前，对RBL112预充电到供应电压Vdd。在读取存储单元时，存储单元的状态和读取逻辑致使RBL112被向下拉到基底电压Vss或保持在供应电压Vdd，具体取决于存储单元的状态。此处，“状态”是指存储于存储单元中的一个信息位。
存储单元104与读取逻辑102的组合可被视为图5中描述的8T SRAM单元的抽象表示。然而，实施例不限于SRAM存储单元。继续其中向8T SRAM存储单元施加经升高电压的实例，被升高的字线电压可为RWL110(关于图5的实例)或图5的WWL线(为便于说明，图1中未展示)。
说明于虚线114内的电路块包括用于感测何时应向字线施加经升高电压以减轻由于PVT变化所致的先前所描述的降级问题的电路。此种电路可被称为读取存取空闲传感器(RASS)，且被称作RASS114。RASS114将输出端口116上的控制信号BOOST_CTRL提供给升压产生器108。控制信号BOOST_CTRL用信号通知电压信号Vdd_BOOST何时将大于供应电压Vdd。
将图1中表示为SYS_CLK的时钟信号(由系统时钟产生)提供给控制功能单元120的输入端口118。响应于所述时钟信号，控制功能单元120提供触发信号TRIG和参考锁存信号REF_LATCH。控制功能单元120在某一特定长度的时间内断言所述触发信号和参考锁存信号，其中参考锁存信号REF_LATCH落后于触发信号TRIG。对于一些实施例，控制功能单元120在时钟信号SYS_CLK的每个其它上升边缘时断言触发信号TRIG，且在时钟信号SYS_CLK的紧接着断言触发信号TRIG时的上升边缘的上升边缘时断言参考锁存信号REF_LATCH。在此种特定实例中，参考锁存信号REF_LATCH落后于触发信号TRIG一个时钟周期。然而，其它实施例可为触发信号TRIG与参考锁存REF_LATCH信号之间的时滞小于一个时钟周期。
将触发信号TRIG施加于可编程逻辑延迟122。可编程逻辑延迟122对与存取单元的读取逻辑102(例如，图5的8T SRAM存储单元的读取逻辑(晶体管M7和M8))以及沿存储单元外围的其它堆叠和非堆叠逻辑门相关联的读取存取路径进行模型化。
在图1中说明的实施例中，可编程逻辑延迟122被设计成可编程的，以获得灵活性。然而，对于一些实施例中，可采用不可编程的延迟电路来替代可编程逻辑延迟122。
由可编程逻辑延迟122提供的输出信号在图1中表示为LOGIC_OUT。此输出信号是逻辑信号，所述逻辑信号在某种意义上是触发信号TRIG的经延迟版本且模拟与SRAM存储单元相关联的读取逻辑的由于PVT变化所致的信号延迟。
将LOGIC_OUT信号提供给存储单元阵列124的字线输入端口123。字线输入端口可为读取字线端口或写入字线端口。存储单元阵列124包括布置在并联和串联连接的8TSRAM存储单元的组合中的多个存储单元，其各自具有与包含读取逻辑102的存储单元104相同的布局。存储单元129展示于存储单元阵列124内以表明存储单元阵列124内的存储单元具有与存储单元104和读取逻辑102相同的布局。并联和串联连接的存储单元的组合模拟了追踪各种PVT条件的平均读取延迟且被设定为等于系统的预期弱位延迟的延迟。
存储单元阵列124的输出包括模拟系统存储器SRAM中的存储单元的RBL信号的一个或一个以上信号。这些信号在图1中表示为RBL<1:N>，表明存在N个信号。在锁存输入端口125处将所述信号提供给锁存器126。在参考锁存输入端口127处通过参考锁存信号REF_LATCH对锁存器126进行计时。如果在REF_LATCH处于逻辑高时，由RBL<1:N>表示的信号中的至少一者处于逻辑高，那么将锁存器126的输出(表示为BOOST_CTRL)拉到逻辑高。这使升压产生器108将电压Vdd_BOOST升高到供应电压Vdd以上。
可编程逻辑延迟122与存储单元阵列124的组合提供了临界路径延迟。此临界路径延迟模拟系统存储器SRAM内的典型存储单元和读取逻辑的由于PVT变化所致的临界路径延迟。对于图1的其中触发信号与参考锁存信号相差一个时钟周期的特定实施例，在触发信号由于临界路径延迟而经历的延迟等于或大于一个时钟周期时，将BOOST_CTRL信号拉到逻辑高。此种临界路径延迟指示系统存储器SRAM中的存储单元具有经降级的性能。通过在此条件下升高施加于字线的电压，预期实施例将减轻关于对存储单元的读取和写入的由于PVT变化所致的性能降级。
图2说明与RASS114有关的各种信号的波形。在图2中，信号SYS_CLK、TRIG、LOGIC_OUT、RBL<1:N>、REF_LATCH和BOOST_CTRL紧挨着其相应波形而指示出。请注意，在由图2表示的特定实施例中，在时钟信号SYS_CLK的上升边缘之后不久便断言触发信号TRIG。触发信号TRIG与逻辑信号LOGIC_OUT之间的延迟是由可编程逻辑延迟122引入的延迟。逻辑信号LOGIC_OUT与组成RBL<1:N>(在所述实例中，N＝6)的各种信号之间的各种延迟是由存储单元阵列124引入的延迟。
在图2中说明的特定实施例中，控制功能单元120使参考锁存信号REF_LATCH相对于触发信号TRIG延迟一个时钟周期。因为在参考锁存信号REF_LATCH开始上升时，RBL<1:N>中的最后一个波形尚未完全下降，所以锁存器126将控制信号BOOST_CTRL拉到逻辑高，如针对图2中的BOOST_CTRL波形所展示。在此信号被拉高的情况下，RASS114用信号通知升压产生器108将电压Vdd_BOOST升高到高于供应电压Vdd，如先前所论述。
许多电路是用于升高供应电压的电路设计领域中的技术人员众所周知的，且在一实施例中，此些电路可用于升压产生器108。图3提供了用以实施升压产生器108的功能性的电路的实例。
参考图3，将控制信号BOOST_CTRL提供给NAND门302的输入端口中的一者，且将升压时钟信号BOOST_CLK提供给NAND门302的另一输入端口。升压时钟信号BOOST_CLK可经设定而仅当在读取操作期间读取位线RBL112被拉到基底电压Vss时才去往逻辑高。以此方式，仅当读取位线被拉到逻辑低(Vss)时，才将电压Vdd_BOOST升高到供应电压Vdd以上。这有助于确保读取数据完整性。
当信号BOOST_CLK和BOOST_CTRL中的至少一者处于逻辑低(Vss)时，传递晶体管304关断，且下拉晶体管306接通，使得传递晶体管308接通。这将电压信号Vdd_BOOST设定为供应电压Vdd且对电容器C1、C2和C3充电到Vdd。
当控制信号BOOST_CTRL被拉到逻辑高且同时升压时钟信号BOOST_CLK也处于逻辑高时，传递晶体管304接通且下拉晶体管306关断，这又使传递晶体管308保持关断。这将供应电压轨条106与标记有电压信号Vdd_BOOST的输出端口隔离。并且，将电容器C1的端子310带到逻辑高，这升高了供应电压Vdd_BOOST的输出端口处的电压。
此外，在BOOST_CTRL和BOOST_CLK两者均处在逻辑高电压的情况下，如果信号PROG1被设定为逻辑高，那么将电容器C2的端子312带到逻辑高，这也升高了供应电压Vdd_BOOST的输出端口处的电压。类似地，如果信号PROG2被设定为逻辑高，那么将电容器C3的端子314带到逻辑高，这也升高了供应电压Vdd_BOOST的输出端口处的电压。
可见出，编程信号PROG1和PROG2决定电容器C2和C3是否也升高电压Vdd_BOOST。以此方式，这些编程信号可用以调整供应电压的升高程度。增添具有额外编程信号的额外电容器和关联电路组件将导致对供应电压的较高升高。
图4说明根据一实施例的流程图。功能框402响应于时钟信号而断言触发信号，且功能框404使参考锁存信号相对于所述触发信号延迟。对于一些实施例，此延迟等于一个时钟周期。功能框406将所述触发信号提供到临界路径。所述临界路径模拟系统存储器的读取路径。功能框408在读取操作期间升高施加给字线的供应电压，条件是在参考锁存信号处于逻辑高时，临界路径的输出处于逻辑高。
功能框408可概括如下。临界路径的输出和参考锁存信号均处于逻辑高的条件可用这些信号满足指示读取操作花费比某一指定时间段长的时间的逻辑关系的条件来替代，其中对于图4的特定实施例，所述指定时间段等于一个时钟周期。
实施例可广泛应用于众多系统，例如蜂窝式电话网络。举例来说，图6说明包括基站604A、604B和604C的蜂窝式电话网络602。图6展示标记为606的通信装置，其可为移动蜂窝式通信装置，例如所谓的智能电话、平板计算机，或适合于蜂窝式电话网络的某一其它种类的通信装置。通信装置606无需为移动的。在图6的特定实例中，通信装置606位于与基站604C相关联的小区内。箭头608和610分别形象地表示了上行链路信道和下行链路信道，通过所述信道，通信装置606与基站604C通信。
举例来说，实施例可用于与通信装置606或基站604C或者与这两者相关联的数据处理系统中。图6说明其中可采用本文中描述的实施例的许多应用中的仅一个应用。
所属领域的技术人员将了解，可使用各种不同技艺和技术中的任一者来表示信息和信号。举例来说，可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示可在以上描述的全文中提及的数据、指令、命令、信息、信号、位、符号以及码片。
另外，所属领域的技术人员将了解，结合本文中所揭示的实施例而描述的各种说明性逻辑块、模块、电路以及算法步骤可实施为电子硬件、计算机软件或两者的组合。为清楚说明硬件与软件的此互换性，上文已大致就功能性描述了各种说明性组件、块、模块、电路以及步骤。此类功能性是实施为硬件还是软件取决于特定应用以及施加于整个系统的设计约束。所属领域的技术人员可针对每一特定应用以不同方式来实施所描述的功能性，但此些实施决定不应被解释为会导致脱离本发明的范围。
结合本文中所揭示的实施例而描述的方法、序列和/或算法可直接以硬件、由处理器执行的软件模块或两者的组合来体现。软件模块可驻存在RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可卸除磁盘、CD-ROM，或此项技术中已知的任一其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息以及将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成一体。
因此，本发明的实施例可包含体现用于在存储器读取操作期间自适应地升高字线的电压的方法的计算机可读媒体。因此，本发明并不限于所说明的实例，且用于执行本文中所述的功能性的任何装置均包含在本发明的实施例中。
虽然前文的揭示内容展示了本发明的说明性实施例，但应注意，可在本文中进行各种变化以及修改，而不会脱离如所附权利要求书所界定的本发明的范围。无需以任何特定次序来执行根据本文所述的本发明的实施例的方法权利要求项的功能、步骤和/或动作。此外，尽管可以用单数形式描述或主张本发明的元件，但除非明确陈述为限于单数，否则也涵盖复数形式。

Claims (15)

1.一种升高静态随机存取存储器SRAM的供应电压的设备，其包括：
轨条(106)，其具有供应电压；
存储单元(104)，其耦合到所述轨条；
升压产生器(108)，用以产生提供给所述存储单元的经升高供应电压；
控制电路(120)，用以响应于具有周期的时钟信号(118)而提供触发信号和参考锁存信号，所述触发信号和所述参考锁存信号各自包括在所述供应电压下的脉冲，其中所述参考锁存信号相对于所述触发信号延迟不多于一个时钟信号周期；
延迟电路(122)，其耦合到所述控制电路以延迟所述触发信号；
存储单元阵列(124)，其具有耦合到所述延迟电路的字线输入端口(123)以接收所经延迟触发信号，所述存储单元阵列响应于所经延迟触发信号而提供一组读取位线信号(125)；
锁存器(126)，其包括参考锁存输入端口(127)以接收所述参考锁存信号、一组锁存输入端口以接收所述组读取位线信号，以及输出端口(116)以向所述升压产生器断言升压控制信号以指示所述经升高供应电压将大于所述供应电压，条件是在所述参考锁存信号处于逻辑高时所述组读取位线信号中的至少一个读取位线信号处于逻辑高。
2.根据权利要求1所述的设备，其中所述延迟电路是可编程的。
3.根据权利要求1所述的设备，其中所述字线输入端口是选自由读取字线输入端口和写入字线输入端口组成的群组。
4.根据权利要求1所述的设备，所述存储单元阵列包括具有与所述存储单元相同的布局的存储单元(129)。
5.根据权利要求1所述的设备，所述存储单元阵列包括串联连接的存储单元(129)。
6.根据权利要求1所述的设备，所述存储单元阵列包括并联连接的存储单元(129)。
7.根据权利要求1所述的设备，所述存储单元包括连接到所述升压产生器以接收所述经升高供应电压的读取字线。
8.根据权利要求7所述的设备，所述存储单元阵列包括各自具有与所述存储单元相同的布局的存储单元。
9.根据权利要求8所述的设备，其中所述字线输入端口是选自由读取字线输入端口和写入字线输入端口组成的群组。
10.根据权利要求9所述的设备，所述时钟信号具有时钟周期，其中所述控制电路使所述参考锁存信号相对于所述触发信号延迟一个时钟周期。
11.一种升高静态随机存取存储器SRAM的供应电压的方法，其包括：
响应于具有周期的时钟信号而提供触发信号(402)，所述触发信号包括在供应电压下的脉冲；
提供参考锁存信号(404)，所述参考锁存信号包括在所述供应电压下的脉冲且相对于所述触发信号延迟不多于一个时钟信号周期；
将所述触发信号提供到模拟存储单元的读取路径的临界路径(406)，所述临界路径响应于所经延迟触发信号而提供一组读取位线信号(125)；
如果在所述参考锁存信号处于逻辑高时所述组读取位线信号中的至少一个读取位线信号处于逻辑高，那么在读取操作期间升高施加给所述存储单元的字线的供应电压(408)。
12.根据权利要求11所述的方法，其进一步包括：
通过延迟电路延迟所述触发信号。
13.根据权利要求12所述的方法，其进一步包括：
对所述延迟电路编程以延迟所述触发信号。
14.根据权利要求11所述的方法，其中所述临界路径包括各自具有与所述存储单元相同的布局的存储单元的阵列。
15.一种升高静态随机存取存储器SRAM的供应电压的设备，其包括：
轨条(106)，其具有供应电压；
存储单元(104)，其耦合到所述轨条；
用于升高给所述存储单元的所述供应电压的装置(108)；
用于响应于具有周期的时钟信号(118)而产生触发信号和参考锁存信号的装置(120)，所述触发信号和所述参考锁存信号各自包括在所述供应电压下的脉冲，其中所述参考锁存信号相对于所述触发信号延迟不多于一个时钟信号周期；
用于延迟所述触发信号的装置(122)；
存储单元阵列(124)，其具有耦合到延迟电路的字线输入端口(123)以接收所经延迟触发信号，所述存储单元阵列响应于所经延迟触发信号而提供一组读取位线信号(125)；
锁存装置(126)，其包括参考锁存输入端口以接收所述参考锁存信号、一组锁存输入端口(125)以接收所述组读取位线信号，以及输出端口(116)以使所述用于升高所述供应电压的装置升高所述供应电压使之大于所述供应电压，条件是在所述参考锁存信号处于逻辑高时所述组读取位线信号中的至少一个读取位线信号处于逻辑高。
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