JPH02183495A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02183495A JPH02183495A JP64000932A JP93289A JPH02183495A JP H02183495 A JPH02183495 A JP H02183495A JP 64000932 A JP64000932 A JP 64000932A JP 93289 A JP93289 A JP 93289A JP H02183495 A JPH02183495 A JP H02183495A
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- 230000000295 complement effect Effects 0.000 claims description 3
- 238000012544 monitoring process Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
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- 238000007796 conventional method Methods 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体記憶装置、特に絶縁ゲート型電界効果ト
ランジスタ（ＭＯＳＦＥＴ）でメモリセルを構成したス
タティック型メモリ（’ＳＲＡＭ）に係り、内部電源降
圧回路を６するスタティック型メモリのワード線駆動回
路部を改良したものである。
ランジスタ（ＭＯＳＦＥＴ）でメモリセルを構成したス
タティック型メモリ（’ＳＲＡＭ）に係り、内部電源降
圧回路を６するスタティック型メモリのワード線駆動回
路部を改良したものである。
（従来の技術）
この種の半導体記憶装置において、ＭＯ８Ｆ［：Ｔの微
細化が進展するにつれて、ゲート酸化膜の厚さが薄くな
ってくると、ゲート酸化膜の耐圧などの問題から今まで
のように外部供給電圧５ｖをそのまま、ＭＯ３ｌ’ＥＴ
のゲート・ソース間に印加することができなくなり、Ｉ
Ｃ外部倶給電圧を内部電源電圧降下回路を用いて降下さ
せ、ＭＯＳＦＥＴの信頼性を保証する必要がある。この
ように内部電源降圧回路を用いなければならないのは、
ゲート長０． ６μｍ以ド以上れる。このような場合を
想定した従来のＳＲＡＭのメモリセル周辺の回路の一例
を第６図に示す。代表として、１つのビット線」二の１
つのメモリセルを示した。ＭＣはスタティック型メモリ
セルであり、交差結合したＮ形Ｎ０９ＦＥＴ トランジ
スタＱ Ｑ４と内部電源電位ｖＭＭに接続さ３゛ れた高抵抗負荷ＲＲで構成されたフリップ１’
２ フロップで記憶素子が構成され、それが、ワード＄１Ｗ
Ｌで選択制御される伝送用トランスファゲートＱ Ｑ
２を介してビット線対ＢＬ、ＢＬに接ｌ。
細化が進展するにつれて、ゲート酸化膜の厚さが薄くな
ってくると、ゲート酸化膜の耐圧などの問題から今まで
のように外部供給電圧５ｖをそのまま、ＭＯ３ｌ’ＥＴ
のゲート・ソース間に印加することができなくなり、Ｉ
Ｃ外部倶給電圧を内部電源電圧降下回路を用いて降下さ
せ、ＭＯＳＦＥＴの信頼性を保証する必要がある。この
ように内部電源降圧回路を用いなければならないのは、
ゲート長０． ６μｍ以ド以上れる。このような場合を
想定した従来のＳＲＡＭのメモリセル周辺の回路の一例
を第６図に示す。代表として、１つのビット線」二の１
つのメモリセルを示した。ＭＣはスタティック型メモリ
セルであり、交差結合したＮ形Ｎ０９ＦＥＴ トランジ
スタＱ Ｑ４と内部電源電位ｖＭＭに接続さ３゛ れた高抵抗負荷ＲＲで構成されたフリップ１’
２ フロップで記憶素子が構成され、それが、ワード＄１Ｗ
Ｌで選択制御される伝送用トランスファゲートＱ Ｑ
２を介してビット線対ＢＬ、ＢＬに接ｌ。
続される。従ってフリップフロップの内部ノードＮ
Ｎ２には相補のデータが保持される。これ１’ は高抵抗負荷形スタティックメモリセルと呼ばれる。ワ
ード線ＷＬは、ワード線駆動回路Ｓ１を通じて駆動され
、選択時に“１ｍの出力がでる。ビット線ＢＬ、ＢＬは
ビット線負荷ＱＱ でブ５’ ８ ルアツブされている。ここでワード線駆動回路Ｓ１．ビ
ット線プルアップ負荷、高抵抗負荷、ならびに一般に周
辺回路全般には、内部電源電圧降下回路の出力Ｖ が供
給されている。ｖＭＭの駆動Ｍ はこの例では、内部参照電位Ｖ をゲート入力ｒｏｌ
’ とし°、ドレインを外部電源電圧ｖＣｃに接続したソー
スフォロアＮＭＯＳトランジスタＱＬによって行なわれ
る。
Ｎ２には相補のデータが保持される。これ１’ は高抵抗負荷形スタティックメモリセルと呼ばれる。ワ
ード線ＷＬは、ワード線駆動回路Ｓ１を通じて駆動され
、選択時に“１ｍの出力がでる。ビット線ＢＬ、ＢＬは
ビット線負荷ＱＱ でブ５’ ８ ルアツブされている。ここでワード線駆動回路Ｓ１．ビ
ット線プルアップ負荷、高抵抗負荷、ならびに一般に周
辺回路全般には、内部電源電圧降下回路の出力Ｖ が供
給されている。ｖＭＭの駆動Ｍ はこの例では、内部参照電位Ｖ をゲート入力ｒｏｌ
’ とし°、ドレインを外部電源電圧ｖＣｃに接続したソー
スフォロアＮＭＯＳトランジスタＱＬによって行なわれ
る。
（発明が解決しようとする課題）
一般的な内部ｆｆ１Ｍ降下回路の特性を第７図に示す。
内部参照電位Ｖ は、Ａ部電圧ｖＣＣかあｏｒ
る電圧Ｖ を越えるとリミッタがかかり、外部「０「
０ 電圧ｖｃｃにかかわらず一定電位になる。これに応じて
電圧ｖＭＭは、ソースフォロアの特性上トランジスタの
しきい値Ｖ だけ下がったｒｖＲｈＦ”−ｖＴ」の電圧
になる。
０ 電圧ｖｃｃにかかわらず一定電位になる。これに応じて
電圧ｖＭＭは、ソースフォロアの特性上トランジスタの
しきい値Ｖ だけ下がったｒｖＲｈＦ”−ｖＴ」の電圧
になる。
従って従来例によるスタティック型メモリでは、内部電
源降下回路を用いない場合に比べて、■ より低い領
域ではワード線の電位の選択時「ｅ「０ め出力が、ｖＴだけ低くなる。ところで、一般的に第６
図によるスタティック型メモリセルの特性はワード線電
圧に強く依存する。即ち、第６図の例で内部ノードＮ２
が高電位、Ｎ１が低電位の場合を考えると、書き込み時
の内部ノードＮ２の電位Ｖ はワード線電位をＶ 、伝
送ゲートＱ２のＩＩ
Ｍｌ□しきい値をｖＴＴとすると Ｖｌｌ−ｖｗＬ−ｖＴＴ となる。これは高抵抗負荷ＲＲの抵抗値１’
２ が非常に大きいためである。このｖｌｌが低いと、これ
が低電位側のドライバトランジスタＱ３のしきい値ｖＴ
Ｄより低くなってしまい、トランジスタＱ３がオンせず
低電位側の電位がでなくなり、フリップフロップとして
の安全性が成立しなくなり、セルＭＣがデータを保持で
きなくなる。また、仮にＶ ｕ ＞ Ｖ ｔｏでも、そ
の差が少なくなるとドライバトランジスタＱ３の駆動力
が低くなり、セル電流を引けなくなり、アクセスタイム
の遅れが生ずる。従って従来の方式では、セルの低電位
側の電源電圧マージンが小さくなり、内部電源降圧回路
を用いない場合に比べて動作最少電源電圧Ｖｃｃｌｌｎ
が悪化するという欠点がある。
源降下回路を用いない場合に比べて、■ より低い領
域ではワード線の電位の選択時「ｅ「０ め出力が、ｖＴだけ低くなる。ところで、一般的に第６
図によるスタティック型メモリセルの特性はワード線電
圧に強く依存する。即ち、第６図の例で内部ノードＮ２
が高電位、Ｎ１が低電位の場合を考えると、書き込み時
の内部ノードＮ２の電位Ｖ はワード線電位をＶ 、伝
送ゲートＱ２のＩＩ
Ｍｌ□しきい値をｖＴＴとすると Ｖｌｌ−ｖｗＬ−ｖＴＴ となる。これは高抵抗負荷ＲＲの抵抗値１’
２ が非常に大きいためである。このｖｌｌが低いと、これ
が低電位側のドライバトランジスタＱ３のしきい値ｖＴ
Ｄより低くなってしまい、トランジスタＱ３がオンせず
低電位側の電位がでなくなり、フリップフロップとして
の安全性が成立しなくなり、セルＭＣがデータを保持で
きなくなる。また、仮にＶ ｕ ＞ Ｖ ｔｏでも、そ
の差が少なくなるとドライバトランジスタＱ３の駆動力
が低くなり、セル電流を引けなくなり、アクセスタイム
の遅れが生ずる。従って従来の方式では、セルの低電位
側の電源電圧マージンが小さくなり、内部電源降圧回路
を用いない場合に比べて動作最少電源電圧Ｖｃｃｌｌｎ
が悪化するという欠点がある。
本発明は上記事情に鑑みてなされたもので、内部電源降
下回路を用いても動作最少電圧を悪化させない半導体記
憶装置を提供することを目的とする。
下回路を用いても動作最少電圧を悪化させない半導体記
憶装置を提供することを目的とする。
［発明の構成］
（課題を解決するための手段と作用）
本発明は、フリップフロップを記憶要素とじ−に記フリ
ップフロップの相補のデータを保持する入出力端子対が
ワード線により選択制御される伝送ゲートを通じてビッ
ト線対に接続されたスタティック型メモリセルと、上記
ワード線を駆動するワード線駆動回路と、外部印加電源
電位を降圧し半導体チップ内の回路の内部電源電位とし
て供給する電源電圧降下回路と、上記ワード線に内部電
源電位を印加した上記スタティック型メモリセルのビッ
ト線駆動電流をモニターするダミーセル構成のセル電流
モニター回路と、上記ダミーセルの駆動電流が一定の値
以上の時は内部電源電圧を、上記一定の値以下の値の時
は外部印加電源電位を上記ワード線駆動回路に供給する
供給電源切り替え回路とを具備したことを特徴とする半
導体記憶装置である。
ップフロップの相補のデータを保持する入出力端子対が
ワード線により選択制御される伝送ゲートを通じてビッ
ト線対に接続されたスタティック型メモリセルと、上記
ワード線を駆動するワード線駆動回路と、外部印加電源
電位を降圧し半導体チップ内の回路の内部電源電位とし
て供給する電源電圧降下回路と、上記ワード線に内部電
源電位を印加した上記スタティック型メモリセルのビッ
ト線駆動電流をモニターするダミーセル構成のセル電流
モニター回路と、上記ダミーセルの駆動電流が一定の値
以上の時は内部電源電圧を、上記一定の値以下の値の時
は外部印加電源電位を上記ワード線駆動回路に供給する
供給電源切り替え回路とを具備したことを特徴とする半
導体記憶装置である。
即ち本発明は、セルの低電位側のセル引き込み電流をモ
ニターするダミーセルを用いて、このダミーセルのセル
引き込み電流がある一定の値以下になったことを検出し
てワード線駆動回路の供給電圧を内部降下電圧Ｖ から
外部７は圧ｖｃｃに切りＭ 換えることで、ワード線電位を外部電位ｖｃｃにし、動
作最少電圧を悪化させないことを特徴とする。
ニターするダミーセルを用いて、このダミーセルのセル
引き込み電流がある一定の値以下になったことを検出し
てワード線駆動回路の供給電圧を内部降下電圧Ｖ から
外部７は圧ｖｃｃに切りＭ 換えることで、ワード線電位を外部電位ｖｃｃにし、動
作最少電圧を悪化させないことを特徴とする。
（実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の回路図であるが、これは第６図のものと
対応させた場合の例であるから、同一個所には同一符号
を付して説明を省略し、特徴とする点のみを抽出して説
明する。即ち、ワード線駆動回路Ｓ の供給電圧Ｖ
は、ゲート入１ ｖＤＲＶ 力を内部参照電位Ｖ とするソースフォロア接ｅｔ 統された８ＭＯ８）ランジスクＱＬ２と、それと並列に
接続されたＰＭＯＳ）ランジスタＱＬ３によって供給さ
れる。このトランジスタＱＬ３のゲートには、内部電源
電位ｖＭＭがワードｉ！ｊｌＷＬに印加された時に、メ
モリセルの低電位側のセル引き込み電流Ｉ をモニタ
ーするセル電流モニター回路１ａｌｌ の出力Ｖ の反転電位Ｖ が入力されている。
図は同実施例の回路図であるが、これは第６図のものと
対応させた場合の例であるから、同一個所には同一符号
を付して説明を省略し、特徴とする点のみを抽出して説
明する。即ち、ワード線駆動回路Ｓ の供給電圧Ｖ
は、ゲート入１ ｖＤＲＶ 力を内部参照電位Ｖ とするソースフォロア接ｅｔ 統された８ＭＯ８）ランジスクＱＬ２と、それと並列に
接続されたＰＭＯＳ）ランジスタＱＬ３によって供給さ
れる。このトランジスタＱＬ３のゲートには、内部電源
電位ｖＭＭがワードｉ！ｊｌＷＬに印加された時に、メ
モリセルの低電位側のセル引き込み電流Ｉ をモニタ
ーするセル電流モニター回路１ａｌｌ の出力Ｖ の反転電位Ｖ が入力されている。
ＭＯＮ ＮＯＮ
この電位Ｖ はセル引き込み電流Ｉ が読みＮＯＮ
ｃｅｌｌ出し動作に不充分な
ほど小さかったことを検出して、ａ１″出力が出るよう
に制御されている。
ｃｅｌｌ出し動作に不充分な
ほど小さかったことを検出して、ａ１″出力が出るよう
に制御されている。
第２図に本発明によるセル電流モニター回路の一実施例
を示す。トランジスタＱ 、Ｑ はセル伝送ゲ
ートと同等のサイズをもち、トランジスタＱ はセル
ドライバトランジスタＱ３゜Ｑ と同等のサイズをもつ
。Ｑ 、Ｑ には内部電源電位Ｖ が供給され
、Ｑ のソースはＭＷ ２ 抵抗Ｒを介して接地されている。Ｑ のドレＮ
ｌ インは抵抗ＲＭを介して内部電源電位ｖＭＭに、Ｑ
のドレインはｖＭＭに直接接続されている。
を示す。トランジスタＱ 、Ｑ はセル伝送ゲ
ートと同等のサイズをもち、トランジスタＱ はセル
ドライバトランジスタＱ３゜Ｑ と同等のサイズをもつ
。Ｑ 、Ｑ には内部電源電位Ｖ が供給され
、Ｑ のソースはＭＷ ２ 抵抗Ｒを介して接地されている。Ｑ のドレＮ
ｌ インは抵抗ＲＭを介して内部電源電位ｖＭＭに、Ｑ
のドレインはｖＭＭに直接接続されている。
抵抗ＲＮを十分大きくすることにより、ノードＮ は
セルの書き込み時の高電位側の内部ノードＶ と同じか
あるいは若干低い電圧Ｖ が出ＩＩ
１１るため、これによってトランジス
タＱ ′はオンして、ノードＮ が低電位側の内部ノ
ードを槙擬することになる。これによりトランジスタＱ
Ｑ、Ｑ、ＲＮでダミーセルを構 成する。抵抗ＲをｖＭＭ／ＲＮがセルの引き込み翼 電流Ｉ が読み出しにとって不十分な値となるｅｌｌ 境界ｇｉ １ ｃｒｌｔｌｃａｌになるように設定
しておく。
セルの書き込み時の高電位側の内部ノードＶ と同じか
あるいは若干低い電圧Ｖ が出ＩＩ
１１るため、これによってトランジス
タＱ ′はオンして、ノードＮ が低電位側の内部ノ
ードを槙擬することになる。これによりトランジスタＱ
Ｑ、Ｑ、ＲＮでダミーセルを構 成する。抵抗ＲをｖＭＭ／ＲＮがセルの引き込み翼 電流Ｉ が読み出しにとって不十分な値となるｅｌｌ 境界ｇｉ １ ｃｒｌｔｌｃａｌになるように設定
しておく。
ｅｌｌ
こうすることにより、ｖＭＭが低くなってきてセルの引
き込み電流が不十分になる電圧Ｖ になるＭＣ と、モニター電圧の出力Ｖ はＶ にプルアラＮＯＮ
Ｍ緘 ブされる。反対にｖＭＭが高くセル引き込み電流！
が十分になると、ｖＭｏＮは接地電位に落ちａｌｌ る。
き込み電流が不十分になる電圧Ｖ になるＭＣ と、モニター電圧の出力Ｖ はＶ にプルアラＮＯＮ
Ｍ緘 ブされる。反対にｖＭＭが高くセル引き込み電流！
が十分になると、ｖＭｏＮは接地電位に落ちａｌｌ る。
この様子を第３図に示す。このような特性をもつセル電
流モニター回路を用いることにより、ダミーセルの駆動
電流が不十分な状態になると、インバータＳ の出力Ｖ
がｍＯ”になり、ＰＭＯ３２ＮＯＮ トランジスタＱ がオンしてＶ を外部電位Ｌ３
［）ＲＶ ｖｃｃにプルアップする。これによってワード線電位が
内部降圧電位ｖＭＭから外部電位ｖｃｏに上るため、セ
ルＭＣの安定性が増し、読み出し可能な状態になる。第
４図に本発明第２図、第３図の実施例によるワード線供
給電位Ｖ の外部電圧Ｖ。。
流モニター回路を用いることにより、ダミーセルの駆動
電流が不十分な状態になると、インバータＳ の出力Ｖ
がｍＯ”になり、ＰＭＯ３２ＮＯＮ トランジスタＱ がオンしてＶ を外部電位Ｌ３
［）ＲＶ ｖｃｃにプルアップする。これによってワード線電位が
内部降圧電位ｖＭＭから外部電位ｖｃｏに上るため、セ
ルＭＣの安定性が増し、読み出し可能な状態になる。第
４図に本発明第２図、第３図の実施例によるワード線供
給電位Ｖ の外部電圧Ｖ。。
ＤＲＶ
依存性を示した。Ａ点でセル電流モニター回路１の出力
Ｖ が“１″になり、■ を外部電圧ＭＯＮ
ＩＩＤＲＶｖｃｃにプルアップする。こ
れにより、従来方式に比べて最少動作電圧が、ＱＬ２の
しきい値電圧ｖ１２１Ｖ程度良くなるという効果がある
。また、このようにダミーセルを用いてメモリセルの典
型的な特性をモニターすることにより、プロセスの変動
に対するメモリセル特性の変動をキャンセルすることが
できる。また、周囲温度の変動によるメモリセル特性の
変化もキャンセルすることができるという効果がある。
Ｖ が“１″になり、■ を外部電圧ＭＯＮ
ＩＩＤＲＶｖｃｃにプルアップする。こ
れにより、従来方式に比べて最少動作電圧が、ＱＬ２の
しきい値電圧ｖ１２１Ｖ程度良くなるという効果がある
。また、このようにダミーセルを用いてメモリセルの典
型的な特性をモニターすることにより、プロセスの変動
に対するメモリセル特性の変動をキャンセルすることが
できる。また、周囲温度の変動によるメモリセル特性の
変化もキャンセルすることができるという効果がある。
第５図に本発明の他の実施例として、内部電源ＶＭ−動
回路として、ソースフォロア接続のＮＭＯ９ＰＩＥＴの
替わりに、エミッタフォロア接続のＮＰＮバイポーラト
ランジスタＱ を用いた場り 合を示す。この場合、動作は第１図の例と同じであるが
、Ｖ −Ｖ はバイポーラトランジスタｒｏｔ
Ｍ菖 の順方向電圧Ｖ、（＝０．８Ｖ）となる。
回路として、ソースフォロア接続のＮＭＯ９ＰＩＥＴの
替わりに、エミッタフォロア接続のＮＰＮバイポーラト
ランジスタＱ を用いた場り 合を示す。この場合、動作は第１図の例と同じであるが
、Ｖ −Ｖ はバイポーラトランジスタｒｏｔ
Ｍ菖 の順方向電圧Ｖ、（＝０．８Ｖ）となる。
このような半導体記憶装置によれば、セルの低電位側の
セル引き込み電流Ｉ をモニターするｏｌｌ ダミーセル１を用いて、このダミーセルのセル引き込み
電流がある一定の値以下になったことを検出してワード
線駆動回路Ｓ１の供給電圧を内部降ドｔａＪｆｖ か
ら外部電圧ｖＣＣに切り換えることで、Ｍ翼 ワード線電位ｖｗＬをｖｃｃにすることにより、ワード
線電位の内部電位降下回路の駆動トランジスタのしきい
値電圧ＶＴによる降下による最少動作電圧の悪化がなく
なり、従来の内部電源電圧降下回路を用いたスタティッ
ク形メモリに比べて最少動作電圧がｖｌすなわち約１ｖ
だけ向上するものである。
セル引き込み電流Ｉ をモニターするｏｌｌ ダミーセル１を用いて、このダミーセルのセル引き込み
電流がある一定の値以下になったことを検出してワード
線駆動回路Ｓ１の供給電圧を内部降ドｔａＪｆｖ か
ら外部電圧ｖＣＣに切り換えることで、Ｍ翼 ワード線電位ｖｗＬをｖｃｃにすることにより、ワード
線電位の内部電位降下回路の駆動トランジスタのしきい
値電圧ＶＴによる降下による最少動作電圧の悪化がなく
なり、従来の内部電源電圧降下回路を用いたスタティッ
ク形メモリに比べて最少動作電圧がｖｌすなわち約１ｖ
だけ向上するものである。
［発明の効果］
以上説明した如く本発明によれば、内部電源降下回路を
用いた場合でもメモリ動作最少電圧が悪化しない半導体
記憶装置が提供できるものである。
用いた場合でもメモリ動作最少電圧が悪化しない半導体
記憶装置が提供できるものである。
第１図は本発明の一実施例を示す回路図、第２図は同回
路の一部詳細図、第３図はその電圧特性図、第４図は同
回路のワード線駆動回路の供給電源電圧依存性を示す特
性図、第５図は本発明の他の実施例の回路図、第６図は
従来例の回路図、第７図は同回路の内部電源降下回路の
電圧特性図である。 ＱＱ ・・・メモリセルの伝送ゲート、Ｑ３゜１’
２ Ｑ４・・・メモリセルのドライバトランジスタ、Ｒ，。 Ｒ・・・メモリセルの高抵抗負荷、ＱＱ−１，ビ２５°
６ ツト線プルアップ用ＰＭＯ８ＩルＴ％ＱＬ・・・内部電
源駆動用ソースフォロアＮＭＯ８ＦｈＴ％ＱＬ２・・・
ワード線供給電源駆動用ソースフォロアＮＭＯ８ＰＩ：
Ｔ 、 ＱＬ３・・・ワード線供給電源駆動用ＰＭＯ３
ＦＥＴ％Ｓ１・・・ワード線駆動回路、ＭＣ・・・メモ
リセル、ＷＬ・・・ワード線、ＢＬ、ＢＬ・・・ビット
線、ｖＭＭ・・・内部電源電位、ＮＯＮ ＮＯＮ・
・・セル電流モニタ出力、ｖｖｅｒ、”ｖ 、
ｖ 内部参照電位、ｖＶＤＲＶ・・・ワード線駆動回路供給
電位、ＲＤ・・・ローデコーダ出力、Ｑ ・・・内部
電源り 駆動用エミッタフォロアＮＰＮバイポーラトランジスタ
、Ｑ ・・・ワード線駆動回路供給電源駆動川エミッ
タフォロワＮＰＮバイボーラトランジス夕、 １・・・セル電流モニター回路 （ダミーセル）
路の一部詳細図、第３図はその電圧特性図、第４図は同
回路のワード線駆動回路の供給電源電圧依存性を示す特
性図、第５図は本発明の他の実施例の回路図、第６図は
従来例の回路図、第７図は同回路の内部電源降下回路の
電圧特性図である。 ＱＱ ・・・メモリセルの伝送ゲート、Ｑ３゜１’
２ Ｑ４・・・メモリセルのドライバトランジスタ、Ｒ，。 Ｒ・・・メモリセルの高抵抗負荷、ＱＱ−１，ビ２５°
６ ツト線プルアップ用ＰＭＯ８ＩルＴ％ＱＬ・・・内部電
源駆動用ソースフォロアＮＭＯ８ＦｈＴ％ＱＬ２・・・
ワード線供給電源駆動用ソースフォロアＮＭＯ８ＰＩ：
Ｔ 、 ＱＬ３・・・ワード線供給電源駆動用ＰＭＯ３
ＦＥＴ％Ｓ１・・・ワード線駆動回路、ＭＣ・・・メモ
リセル、ＷＬ・・・ワード線、ＢＬ、ＢＬ・・・ビット
線、ｖＭＭ・・・内部電源電位、ＮＯＮ ＮＯＮ・
・・セル電流モニタ出力、ｖｖｅｒ、”ｖ 、
ｖ 内部参照電位、ｖＶＤＲＶ・・・ワード線駆動回路供給
電位、ＲＤ・・・ローデコーダ出力、Ｑ ・・・内部
電源り 駆動用エミッタフォロアＮＰＮバイポーラトランジスタ
、Ｑ ・・・ワード線駆動回路供給電源駆動川エミッ
タフォロワＮＰＮバイボーラトランジス夕、 １・・・セル電流モニター回路 （ダミーセル）
Claims (5)
- （１）フリップフロップを記憶要素とし上記フリップフ
ロップの相補のデータを保持する入出力端子対がワード
線により選択制御される伝送ゲートを通じてビット線対
に接続されたスタティック型メモリセルと、上記ワード
線を駆動するワード線駆動回路と、外部印加電源電位を
降圧し半導体チップ内の回路の内部電源電位として供給
する電源電圧降下回路と、上記ワード線に内部電源電位
を印加した上記スタティック型メモリセルのビット線駆
動電流をモニターするダミーセル構成のセル電流モニタ
ー回路と、上記ダミーセルの駆動電流が一定の値以上の
時は内部電源電圧を、上記一定の値以下の値の時は外部
印加電源電位を上記ワード線駆動回路に供給する供給電
源切り替え回路とを具備したことを特徴とする半導体記
憶装置。 - （２）上記フリップフロップとして、ソースを接地した
第１のドライバＭＯＳＦＥＴと、ソースを接地しゲート
を第１のドライバＭＯＳＦＥＴのドレインに、ドレイン
を第１のドライバＭＯＳＦＥＴのゲートに接続した第２
のドライバＭＯＳＦＥＴと、上記第１のドライバＭＯＳ
ＦＥＴのドレインと内部電源電位との間に接続した第１
の負荷抵抗と、第２のドライバＭＯＳＦＥＴのドレイン
と内部電源電位との間に接続した第２の負荷抵抗からな
る高抵抗負荷型フリップフロップを用いることを特徴と
する請求項１に記載の半導体記憶装置。 - （３）上記ダミーセルとして、上記第１、第２のドライ
バＭＯＳＦＥＴと同等のデイメンジョンを有しソースを
接地したダミードライバＭＯＳＦＥＴと、上記伝送ゲー
トと同等のデイメンジョンを有しソースを上記ダミード
ライバＭＯＳＦＥＴのゲートにゲートを内部電源電位に
ドレインを内部電源電位に接続した第１のダミー伝送ゲ
ート用ＭＯＳＦＥＴと、ソースを上記ダミードライバＭ
ＯＳＦＥＴのドレインにゲートを内部電源電位に接続し
た第２のダミー伝送ゲート用ゲートＭＯＳＦＥＴと、上
記第１のダミー伝送ゲート用ＭＯＳＦＥＴのソースと接
地電位の間に接続したプルダウン抵抗と、上記第２のダ
ミー伝送ゲート用ＭＯＳＦＥＴのドレインと内部電源電
位との間に接続したプルアップ抵抗を有し、上記第２の
ダミー伝送ゲート用ＭＯＳＦＥＴの電位を出力モニター
電位とした回路を用いることを特徴とする請求項２に記
載の半導体記憶装置。 - （４）上記ワード線駆動回路の供給電源切り替え回路と
して、上記モニター回路出力をゲート入力とし、外部供
給電位をソースに、ワード線駆動回路の電源電位をドレ
インに接続したＰ型ＭＯＳＦＥＴと、ゲートに内部電源
参照電位、ドレインを外部供給電位、ソースをワード線
駆動回路の電源電位に接続したＮ型ＭＯＳＦＥＴからな
る回路を用いることを特徴とする請求項１に記載の半導
体記憶装置。 - （５）上記ワード線駆動回路の供給電源切り替え回路と
して、上記モニター回路出力をゲート入力とし外部供給
電位をソースに、ワード線駆動回路の電源電位をドレイ
ンに接続したＰ型ＭＯＳＦＥＴと、ベースを内部電源参
照電位、コレクタを外部供給電位、エミッタをワード線
駆動回路の電源電位に接続したＮＰＮ型バイポーラトラ
ンジスタからなる回路を用いることを特徴とする請求項
１に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP64000932A JPH0644395B2 (ja) | 1989-01-06 | 1989-01-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP64000932A JPH0644395B2 (ja) | 1989-01-06 | 1989-01-06 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02183495A true JPH02183495A (ja) | 1990-07-18 |
| JPH0644395B2 JPH0644395B2 (ja) | 1994-06-08 |
Family
ID=11487456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP64000932A Expired - Fee Related JPH0644395B2 (ja) | 1989-01-06 | 1989-01-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644395B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5644546A (en) * | 1992-09-11 | 1997-07-01 | Fujitsu Limited | MOS static RAM with improved soft error resistance; high-level supply voltage drop detection circuit and complementary signal transition detection circuit for the same; and semiconductor device with improved intersignal time margin |
| US6721211B2 (en) | 2001-12-21 | 2004-04-13 | Hynix Semiconductor Inc | Voltage generator for semiconductor memory device |
| JP2014526767A (ja) * | 2011-09-12 | 2014-10-06 | クアルコム，インコーポレイテッド | マルチポートｓｒａｍのための適応型読取りワード線電圧ブースティング装置および方法 |
-
1989
- 1989-01-06 JP JP64000932A patent/JPH0644395B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5644546A (en) * | 1992-09-11 | 1997-07-01 | Fujitsu Limited | MOS static RAM with improved soft error resistance; high-level supply voltage drop detection circuit and complementary signal transition detection circuit for the same; and semiconductor device with improved intersignal time margin |
| US5734622A (en) * | 1992-09-11 | 1998-03-31 | Fujitsu Limited | MOS static RAM with improved soft error resistance; high-level supply voltage drop detection circuit and complementary signal transition detection circuit for the same; and semiconductor device with improved intersignal time margin |
| US6721211B2 (en) | 2001-12-21 | 2004-04-13 | Hynix Semiconductor Inc | Voltage generator for semiconductor memory device |
| JP2014526767A (ja) * | 2011-09-12 | 2014-10-06 | クアルコム，インコーポレイテッド | マルチポートｓｒａｍのための適応型読取りワード線電圧ブースティング装置および方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0644395B2 (ja) | 1994-06-08 |
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