JPH04106794A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04106794A JPH04106794A JP2224734A JP22473490A JPH04106794A JP H04106794 A JPH04106794 A JP H04106794A JP 2224734 A JP2224734 A JP 2224734A JP 22473490 A JP22473490 A JP 22473490A JP H04106794 A JPH04106794 A JP H04106794A
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- decoder
- row decoder
- transistor
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Links
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- 238000006243 chemical reaction Methods 0.000 claims description 27
- 238000010586 diagram Methods 0.000 description 9
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- 230000006872 improvement Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 101100326726 Flaveria trinervia PPCC gene Proteins 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体記憶装置に係り、特にＥＦＲＯＭ（Ｅ＋ａｓａｂ
ｌｅ ＰＩｏｇ＋ｘｍａｂｌｅ ＲＯＭ）のロウ・デ
コーダ部の改良に関し、 デプレッション型ＭＯ３）ランジスタを用いることなく
、ロウ・デコーダの占有面積の増大を抑制しうる半導体
記憶装置を提供することを目的とし、 電圧値の異なる複数の電源電圧を切換え使用して入力ア
ドレスデータを解読するデコーダを備えた半導体記憶装
置において、前記デコーダの入力段に、前記アドレスデ
ータの信号電圧を前記電源電圧のうち高電圧のレベルに
変換するレベル変換手段を含むよう構成する。
ｌｅ ＰＩｏｇ＋ｘｍａｂｌｅ ＲＯＭ）のロウ・デ
コーダ部の改良に関し、 デプレッション型ＭＯ３）ランジスタを用いることなく
、ロウ・デコーダの占有面積の増大を抑制しうる半導体
記憶装置を提供することを目的とし、 電圧値の異なる複数の電源電圧を切換え使用して入力ア
ドレスデータを解読するデコーダを備えた半導体記憶装
置において、前記デコーダの入力段に、前記アドレスデ
ータの信号電圧を前記電源電圧のうち高電圧のレベルに
変換するレベル変換手段を含むよう構成する。
本発明は半導体記憶装置に係り、特に
ＥＰＲＯＭ （Ｅｒａｓａｂｌｅ Ｐｒｏｇｒｘｍａｂ
ｌ！ＲＯ，Ｍ）のロウ・デコーダ部の改良に関する。
ｌ！ＲＯ，Ｍ）のロウ・デコーダ部の改良に関する。
ＥＰＲＯＭ内には、入力アドレス信号を解読するための
ロウ・デコーダが内蔵されている。ロウ・デコーダは、
入力アドレス信号を解読してメモリセルアレイ中に配線
された多数のワード線の中から一本を選択し駆動する回
路である。各ワード線は対応するメモリセルのコントロ
ールゲートに接続されている。ＥＦＲＯＭに対する情報
の書込み／消去はコントロールゲートへの電圧の印加に
より行われるが、書込みを行う場合にはメモリセルのコ
ントロールゲートに高い電圧（以下、プログラム電圧ｖ
ＰＰという。）を印加する必要がある。
ロウ・デコーダが内蔵されている。ロウ・デコーダは、
入力アドレス信号を解読してメモリセルアレイ中に配線
された多数のワード線の中から一本を選択し駆動する回
路である。各ワード線は対応するメモリセルのコントロ
ールゲートに接続されている。ＥＦＲＯＭに対する情報
の書込み／消去はコントロールゲートへの電圧の印加に
より行われるが、書込みを行う場合にはメモリセルのコ
ントロールゲートに高い電圧（以下、プログラム電圧ｖ
ＰＰという。）を印加する必要がある。
プログラム電圧ｖＰＰは、一般に、例えば１２．５Ｖ程
度であり、通常の読出し時に用いられる通常電源電圧Ｖ
。０（例えば、５Ｖ）より高い電圧値を有する。したが
って、プログラム時ではワード線につながるロウ・デコ
ーダのａ力をプログラム電圧ｖＰＰにレベル変換する必
要がある。本発明は、このレベル変換回路とロウ・デコ
ーダに関するものである。
度であり、通常の読出し時に用いられる通常電源電圧Ｖ
。０（例えば、５Ｖ）より高い電圧値を有する。したが
って、プログラム時ではワード線につながるロウ・デコ
ーダのａ力をプログラム電圧ｖＰＰにレベル変換する必
要がある。本発明は、このレベル変換回路とロウ・デコ
ーダに関するものである。
第６図に、従来のロウ・デコーダ１０６の例を示す。こ
の第６図は、−本のワード線ＷＬに接続されるロウ・デ
コーダ１０６の例を示したもので、実際には第６図の回
路構成がワード線ＷＬの本数分だけ並列的に設けられる
。外部から入力されるアドレス信号Ａ はアドレスバッ
ファ１００に−旦格納されたのちデコード部１０７に入
力される。
の第６図は、−本のワード線ＷＬに接続されるロウ・デ
コーダ１０６の例を示したもので、実際には第６図の回
路構成がワード線ＷＬの本数分だけ並列的に設けられる
。外部から入力されるアドレス信号Ａ はアドレスバッ
ファ１００に−旦格納されたのちデコード部１０７に入
力される。
デコード部１０７はデコード線およびＮＡＮＤ回路によ
りアドレス信号Ａ を解読し、該当すればＨ”レベルの
信号をレベル変換部１０８に８力する。レベル変換部１
０８は入力された“Ｈ”レベルの選択信号をプログラム
電圧ｖＰＰに昇圧（つ５、まりレベル変換）し、駆動部
１０９に出力する。
りアドレス信号Ａ を解読し、該当すればＨ”レベルの
信号をレベル変換部１０８に８力する。レベル変換部１
０８は入力された“Ｈ”レベルの選択信号をプログラム
電圧ｖＰＰに昇圧（つ５、まりレベル変換）し、駆動部
１０９に出力する。
駆動部１０９はレベル変換された選択・−信号を入力・
・とじて、ワード線Ｗ、Ｌをプログラム電圧ＶＰＰで活
性−化−する。この活性化によりメモリセルＭＣのコン
トロールゲートにプログラム電圧ＶＰＰか印加されてプ
ログラムが実行される。このように、従来では、各ロウ
・デコーダ１０・６ごとにレベル変換部１０８を内蔵す
るものであった。
・とじて、ワード線Ｗ、Ｌをプログラム電圧ＶＰＰで活
性−化−する。この活性化によりメモリセルＭＣのコン
トロールゲートにプログラム電圧ＶＰＰか印加されてプ
ログラムが実行される。このように、従来では、各ロウ
・デコーダ１０・６ごとにレベル変換部１０８を内蔵す
るものであった。
第７図に従来の従来のロウ・デコーダ１０６の回路例を
示す。この回路はエンハンスメント型Ｍ−ＯＳトランジ
スＱ１５〜Ｑ１７からなるＮＡＮＤ回路にデプレッショ
ン型ＭＯＳトランジスタＱ［ｌＥＰを直列接続すること
でデコード機能とレベル変換機能を一体化させ、その選
択出力をＰＭＯＳトランジスタＱ１８およびＮＭＯ８）
ランジスタＱ１９からなるＣＭＯＳインバータを用いた
駆動部１０９によりワＮ５−ド線ＷＬを駆動するように
したものであ、る。なお、デプレッション型ＭＯＳトラ
ンジスタＱＤＥＰおよびＰＭＯ８ｈランジスタＱ１８の
ドレイぞンには電圧４切換回路（図示せず）により適宜
選択的にプログラム電圧ｖＰＰまたは通常電源電圧Ｖｃ
ｃが供給される。この第７図の回路はデプレッション型
ＭＯ３Ｉ−ランジスタＱＤＥＰを用いることでデコード
部１０７、レベル変換部１０８を一体化し、コンパクト
な構成となる利点を有している。
示す。この回路はエンハンスメント型Ｍ−ＯＳトランジ
スＱ１５〜Ｑ１７からなるＮＡＮＤ回路にデプレッショ
ン型ＭＯＳトランジスタＱ［ｌＥＰを直列接続すること
でデコード機能とレベル変換機能を一体化させ、その選
択出力をＰＭＯＳトランジスタＱ１８およびＮＭＯ８）
ランジスタＱ１９からなるＣＭＯＳインバータを用いた
駆動部１０９によりワＮ５−ド線ＷＬを駆動するように
したものであ、る。なお、デプレッション型ＭＯＳトラ
ンジスタＱＤＥＰおよびＰＭＯ８ｈランジスタＱ１８の
ドレイぞンには電圧４切換回路（図示せず）により適宜
選択的にプログラム電圧ｖＰＰまたは通常電源電圧Ｖｃ
ｃが供給される。この第７図の回路はデプレッション型
ＭＯ３Ｉ−ランジスタＱＤＥＰを用いることでデコード
部１０７、レベル変換部１０８を一体化し、コンパクト
な構成となる利点を有している。
しかしながら、第７図の回路は、デプレッション型Ｍｏ
ＳトランジスタＱ が閾値電圧Ｖ＋ｂがＤＥＰ Ｖ 、ｈ＜ ＯＶ であ、る特性を有し、Ｑ ＳＱ Ｑ Ｑ
のＤＥＰ １５ゝ １６ゝ １７ 経路に定常的に電流を流す構成となっているため、消費
電力の点で問題かある。また、デプレッション型ＭＯ３
Ｉ−ランジスタＱ は製造上、プロセＥＰ スの増加を招き、製造に要する時間、手間も多く必要と
する。そこで、デプレッション型ＭＯＳトランジスタＱ
を用いずに、同等の機能を実現ＥＰ する回路を考える。そのような例を第８図に示す。
ＳトランジスタＱ が閾値電圧Ｖ＋ｂがＤＥＰ Ｖ 、ｈ＜ ＯＶ であ、る特性を有し、Ｑ ＳＱ Ｑ Ｑ
のＤＥＰ １５ゝ １６ゝ １７ 経路に定常的に電流を流す構成となっているため、消費
電力の点で問題かある。また、デプレッション型ＭＯ３
Ｉ−ランジスタＱ は製造上、プロセＥＰ スの増加を招き、製造に要する時間、手間も多く必要と
する。そこで、デプレッション型ＭＯＳトランジスタＱ
を用いずに、同等の機能を実現ＥＰ する回路を考える。そのような例を第８図に示す。
第８図の回路は、エンハンスメント型ＭＯ３）ランジス
Ｑ ＳＱ 、Ｑ のそれぞれに負荷トランジスタ
としてＰＭＯＳトランジスタＱ ＳＱ 。
Ｑ ＳＱ 、Ｑ のそれぞれに負荷トランジスタ
としてＰＭＯＳトランジスタＱ ＳＱ 。
Ｑ２２を接続してＮＡＮＤ回路を形成し、その出力にレ
ベル変換部１０８となるエンハンスメント型ＭＯＳトラ
ンジスタＱＱ を接続したちの２８ゝ ２６ である。ＰＭＯＳトランジスタＱ ＳＮＭＯＳトラト
リフタＱ２８は第７図のＰＭＯＳトランジスタＱ
ＮＭＯＳ）ランジスタＱ１９と同じであり、１８ゝ 駆動部１０９を構成する。
ベル変換部１０８となるエンハンスメント型ＭＯＳトラ
ンジスタＱＱ を接続したちの２８ゝ ２６ である。ＰＭＯＳトランジスタＱ ＳＮＭＯＳトラト
リフタＱ２８は第７図のＰＭＯＳトランジスタＱ
ＮＭＯＳ）ランジスタＱ１９と同じであり、１８ゝ 駆動部１０９を構成する。
しかしながら、上記第８図のロウ・デコーダによれば、
レベル変換部１０８としてのエンハンスメント型ＭＯＳ
トランジスタＱ２ｇおよびＮＭＯＳトランジスタＱ２６
が必要であり、その分だけ第７図に比べてトランジスタ
数が増加する。トランジスタ数の増加は、限られた面積
のＥＦＲＯＭチップ内で占有面積をとることになり、場
合によってはレイアウトできないといった問題を生じる
おそれがある。
レベル変換部１０８としてのエンハンスメント型ＭＯＳ
トランジスタＱ２ｇおよびＮＭＯＳトランジスタＱ２６
が必要であり、その分だけ第７図に比べてトランジスタ
数が増加する。トランジスタ数の増加は、限られた面積
のＥＦＲＯＭチップ内で占有面積をとることになり、場
合によってはレイアウトできないといった問題を生じる
おそれがある。
本発明の目的は、デプレッション型ＭＯＳトランジスタ
を用いることなく、ロウ・デコーダの占有面積の増大を
抑制しうる半導体記憶装置を提供することにある。
を用いることなく、ロウ・デコーダの占有面積の増大を
抑制しうる半導体記憶装置を提供することにある。
上記課題を解決するために、本発明は、第１図に示すよ
うに、電圧値の異なる複数の電源電圧■ 、■ を切換
え使用して入力アドレスデータＰＰ ＣＣ Ａ を解読するデコーダ１０２を備えた半導体記ｎ 憶装置において、前記デコーダ１０２の入力段に、前記
アドレスデータＡ の信号電圧を前記電源型ｆｉ 圧のうち高電圧ｖＰＰのレベルに変換するレベル変換手
段１０１を設けるように構成する。
うに、電圧値の異なる複数の電源電圧■ 、■ を切換
え使用して入力アドレスデータＰＰ ＣＣ Ａ を解読するデコーダ１０２を備えた半導体記ｎ 憶装置において、前記デコーダ１０２の入力段に、前記
アドレスデータＡ の信号電圧を前記電源型ｆｉ 圧のうち高電圧ｖＰＰのレベルに変換するレベル変換手
段１０１を設けるように構成する。
本発明によれば、入力アドレス信号Ａ はロウｎ
・デコーダ１０２の入力段に設けられたレベル変換手段
１０１に与えられ、レベル変換手段１０１はロウ・デコ
ーダ１０２の前段においてアドレス信号Ａ を必要な信
号レベルに変換する。そのため、ロウ・デコーダ１０２
内にレベル変換手段１０１を設ける必要がなく、ロウ・
デコーダ１０２の面積の増大をデプレッション型ＭＯＳ
トランジスタを用いることなく実現できる。
１０１に与えられ、レベル変換手段１０１はロウ・デコ
ーダ１０２の前段においてアドレス信号Ａ を必要な信
号レベルに変換する。そのため、ロウ・デコーダ１０２
内にレベル変換手段１０１を設ける必要がなく、ロウ・
デコーダ１０２の面積の増大をデプレッション型ＭＯＳ
トランジスタを用いることなく実現できる。
次に、本発明の好適な実施例を図面に基づいて説明する
。
。
まず、本発明が適用されるＥＦＲＯＭの全体ブロック図
を第２図に示し、その概略を説明する。
を第２図に示し、その概略を説明する。
第２図において、外部（例えば、ホストシステム）から
入力されるアドレス信号Ａ はアドレスバラファー内に
一旦格納される。格納されたアドレス信号は本発明に係
るレベル変換回路２を介してロウ・デコーダ３およびコ
ラム・デコーダ６に読出される。この読出し制御は制御
回路９により行われる。レベル変換回路２およびロウ・
デコーダ３には電圧切換回路４か接続され、制御回路９
のコントロールによりプログラム電圧■ＰＰまたは通常
電源電圧Ｖ。０がレベル変換回路２およびロウ・デコー
ダ３に供給される。プログラム時では、プログラム電圧
ＶＰ、が電圧切換回路４からレベル変換回路２に与えら
れ、レベル変換回路２はアドレスバッファ１からのアド
レス信号Ａ をプログラムｎ 電圧ＶＰＰにレベル変換してロウ・デコーダ３に出力す
る。ロウ・デコーダ３はプログラム電圧ｖＰＰを有する
アドレス信号Ａ を解読し、該当するワ−ド線ＷＬを活
性化し、メモリセルＭＣのコントロールゲートにプログ
ラム電圧ｖＰ、を印加する。一方、コラム・デコーダ６
はアドレス信号Ａ をデコードし、メモリセルアレイ５
のビット線りを選択する。この選択されたビット線ＢＬ
とロウ・デコーダ３で選択されたワード線ＷＬとの交点
に位置するメモリセルＭＣにデータがプログラムされる
。このプログラムされるデータはデータ入圧カバッファ
８、読出／書込アンプ７を介してコラム・デコーダ６に
与えられる。以上のプログラム動作ならびに通常の読出
し動作は、制御回路９により、所定のクロック周期でコ
ントロールされる。
入力されるアドレス信号Ａ はアドレスバラファー内に
一旦格納される。格納されたアドレス信号は本発明に係
るレベル変換回路２を介してロウ・デコーダ３およびコ
ラム・デコーダ６に読出される。この読出し制御は制御
回路９により行われる。レベル変換回路２およびロウ・
デコーダ３には電圧切換回路４か接続され、制御回路９
のコントロールによりプログラム電圧■ＰＰまたは通常
電源電圧Ｖ。０がレベル変換回路２およびロウ・デコー
ダ３に供給される。プログラム時では、プログラム電圧
ＶＰ、が電圧切換回路４からレベル変換回路２に与えら
れ、レベル変換回路２はアドレスバッファ１からのアド
レス信号Ａ をプログラムｎ 電圧ＶＰＰにレベル変換してロウ・デコーダ３に出力す
る。ロウ・デコーダ３はプログラム電圧ｖＰＰを有する
アドレス信号Ａ を解読し、該当するワ−ド線ＷＬを活
性化し、メモリセルＭＣのコントロールゲートにプログ
ラム電圧ｖＰ、を印加する。一方、コラム・デコーダ６
はアドレス信号Ａ をデコードし、メモリセルアレイ５
のビット線りを選択する。この選択されたビット線ＢＬ
とロウ・デコーダ３で選択されたワード線ＷＬとの交点
に位置するメモリセルＭＣにデータがプログラムされる
。このプログラムされるデータはデータ入圧カバッファ
８、読出／書込アンプ７を介してコラム・デコーダ６に
与えられる。以上のプログラム動作ならびに通常の読出
し動作は、制御回路９により、所定のクロック周期でコ
ントロールされる。
第３図に、本発明に係るロウ・デコーダ３の例を示す。
アドレス信号Ａ の各１ビツトのアドレス信号Ａ、
Ａ、 Ａｋごとにレベル変換回路２１ノ が設けられており、レベル変換回路２はアドレス信号Ａ
、およびその反転信号Ａ を出力する。こ■ のアドレス信号Ａ およびＡ のそれぞれに対応してロ
ウ・デコーダ３が設けられている。他のアドレス信号Ａ
’ Ａ ｉについても同様の構成とな」 す、１つのレベル変換回路２に対して２つのロウ・デコ
ーダ３が組合されてデコード線ｌ に接ＥＣ 続されている。デコード線ｌ には各ワード線ＥＣ ＷＬごとに対応して３人力ＮＡＮＤ回路１２が接続され
、このデコード線ｌ とＮＡＮＤ回路ＥＣ １２によりデコード部１０が形成されている。
Ａ、 Ａｋごとにレベル変換回路２１ノ が設けられており、レベル変換回路２はアドレス信号Ａ
、およびその反転信号Ａ を出力する。こ■ のアドレス信号Ａ およびＡ のそれぞれに対応してロ
ウ・デコーダ３が設けられている。他のアドレス信号Ａ
’ Ａ ｉについても同様の構成とな」 す、１つのレベル変換回路２に対して２つのロウ・デコ
ーダ３が組合されてデコード線ｌ に接ＥＣ 続されている。デコード線ｌ には各ワード線ＥＣ ＷＬごとに対応して３人力ＮＡＮＤ回路１２が接続され
、このデコード線ｌ とＮＡＮＤ回路ＥＣ １２によりデコード部１０が形成されている。
各ＮＡＮＤ回路１２の出力端にはドライバー３が接続さ
れ、これらのドライバ１３群により駆動部１１が形成さ
れとている。各ドライバー３の出力端はそれぞれ１本ず
つワード線ＷＬに接続される。
れ、これらのドライバ１３群により駆動部１１が形成さ
れとている。各ドライバー３の出力端はそれぞれ１本ず
つワード線ＷＬに接続される。
このように、本発明に係る実施例では、デコード部１０
および駆動部１１によりロウ・デコーダ３が形成され、
したがってレベル変換回路２はロウ・デコーダ３の外部
に存在することとなる。因みに、従来、レベル変換部１
０８は従来のロウ・デコーダ１０６の内部に設けられて
いた（第６図〜第８図参照）。
および駆動部１１によりロウ・デコーダ３が形成され、
したがってレベル変換回路２はロウ・デコーダ３の外部
に存在することとなる。因みに、従来、レベル変換部１
０８は従来のロウ・デコーダ１０６の内部に設けられて
いた（第６図〜第８図参照）。
このように、レベル変換回路２をロウ・デコーダ３とは
別に設けたことにより、レベル変換回路２自体の個数を
削減できる。例えば、従来のようにレベル変換回路２を
ロウ・デコーダ３内に設けた場合には、ワード線ＷＬの
本数と同数（第３図では合計８個）必要となるのに対し
、本発明では各アドレスバッファ１に対し２個（第３図
では合計６個）設ければよいことになり、それだけトラ
ンジスタ数の削減が可能となり、ＩＣ内の占有面積の削
減が可能となる。また、ロウ・デコーダ３の構成が簡素
化されるため、ロウ・デコーダ３のＩＣ内におけるレイ
アウトも画一化することができ、レイアウト設計も容易
となる。
別に設けたことにより、レベル変換回路２自体の個数を
削減できる。例えば、従来のようにレベル変換回路２を
ロウ・デコーダ３内に設けた場合には、ワード線ＷＬの
本数と同数（第３図では合計８個）必要となるのに対し
、本発明では各アドレスバッファ１に対し２個（第３図
では合計６個）設ければよいことになり、それだけトラ
ンジスタ数の削減が可能となり、ＩＣ内の占有面積の削
減が可能となる。また、ロウ・デコーダ３の構成が簡素
化されるため、ロウ・デコーダ３のＩＣ内におけるレイ
アウトも画一化することができ、レイアウト設計も容易
となる。
次に、第４図にレベル変換回路２の具体例を示す。第４
図において、電源としてはプログラム電圧ｖＰＰが与え
られているものとする。このプログラム電圧”ＰＰの供
給は策２図に示す電圧切換回路４により切換えられる。
図において、電源としてはプログラム電圧ｖＰＰが与え
られているものとする。このプログラム電圧”ＰＰの供
給は策２図に示す電圧切換回路４により切換えられる。
いま、ｏ−ｖｃｃ〔ｖ〕の振幅を有するアドレス信号Ａ
が与えられ、アドレス信号Ａ が“Ｌ” レベルであ
るとすると、ＮＭｏ５トランジスタＱ２はＯＦＦ１ＰＭ
ＯＳトランジスタＱ５はＯＮ、ＮＭＯ８）ランジスタＱ
６はＯＦＦとなり、ＮＭｏ５トランジスタＱ４のゲート
電位は“Ｈ”レベル（＝ Ｖ ｃｃ）となってＮＭＯＳ
トランジスタＱ４はＯＮ状態となる。その結果、ＮＭＯ
ＳトランジスタＱ４のドレインに接続された出力端子の
電位レベルを“Ｌ”レベル（、ＧＮＤ）に引き落す。こ
のとき、ＰＭＯＳ）ランジスタＱ１はＯＮとなるが、Ｎ
ＭＯｓトランジスタＱ２がＯＦＦしているので、ＰＭＯ
Ｓトランジス′りＱ３もＯＦＦであり、出力電位はＯ■
で変らない。次に、アドレス信号Ａ が“Ｈ”レベルに
転すると、ＮＭＯＳトランジスタＱ２は○Ｎ１ＰＭＯＳ
トランジスタトランジスタ数ＮＭＯｓトランジスタＱ６
はＯＮとなる。ＮＭｏ５トランジスタＱ６がＯＮとなる
ことでＮＭＯ３）ランジスタＱ４のゲート電位はＬ”レ
ベルとなり、ＮＭｏ５トランジスタＱ４はＯＦＦとなる
。
が与えられ、アドレス信号Ａ が“Ｌ” レベルであ
るとすると、ＮＭｏ５トランジスタＱ２はＯＦＦ１ＰＭ
ＯＳトランジスタＱ５はＯＮ、ＮＭＯ８）ランジスタＱ
６はＯＦＦとなり、ＮＭｏ５トランジスタＱ４のゲート
電位は“Ｈ”レベル（＝ Ｖ ｃｃ）となってＮＭＯＳ
トランジスタＱ４はＯＮ状態となる。その結果、ＮＭＯ
ＳトランジスタＱ４のドレインに接続された出力端子の
電位レベルを“Ｌ”レベル（、ＧＮＤ）に引き落す。こ
のとき、ＰＭＯＳ）ランジスタＱ１はＯＮとなるが、Ｎ
ＭＯｓトランジスタＱ２がＯＦＦしているので、ＰＭＯ
Ｓトランジス′りＱ３もＯＦＦであり、出力電位はＯ■
で変らない。次に、アドレス信号Ａ が“Ｈ”レベルに
転すると、ＮＭＯＳトランジスタＱ２は○Ｎ１ＰＭＯＳ
トランジスタトランジスタ数ＮＭＯｓトランジスタＱ６
はＯＮとなる。ＮＭｏ５トランジスタＱ６がＯＮとなる
ことでＮＭＯ３）ランジスタＱ４のゲート電位はＬ”レ
ベルとなり、ＮＭｏ５トランジスタＱ４はＯＦＦとなる
。
ＮＭＯＳトランジスタＱ２がＯＮになることでＰＭＯＳ
トランジスタＱ３がＯＮとなり、ＰＭＯ８ｈランジスタ
Ｑ３のソース電位はＨ”レベル（＝ Ｖ Ｐ、）に引上
げられる。このようにして、０−Ｖ、、〔Ｖ）の振幅で
与えられたアドレス信号Ａ はレベル変換回路２により
０−Ｖ、、ｌ：Ｖｌの振幅に変換されて出力される。
トランジスタＱ３がＯＮとなり、ＰＭＯ８ｈランジスタ
Ｑ３のソース電位はＨ”レベル（＝ Ｖ Ｐ、）に引上
げられる。このようにして、０−Ｖ、、〔Ｖ）の振幅で
与えられたアドレス信号Ａ はレベル変換回路２により
０−Ｖ、、ｌ：Ｖｌの振幅に変換されて出力される。
第５図に本発明で用いられるロウ・デコーダ３の具体例
を示す。このロウ・デコーダ３は、デコード線ｌ
（図示せず） 、ＮＡＮＤ回路１２おりＥＣ よび駆動部１１により構成され、従来のようにレベル変
換回路を内蔵してはいない。ＮＡＮＤ回路１２は３人力
ＮＡＮＤ回路であり、直列接続されたエンハンスメント
型ＭＯＳトランジスＱｉｌｌ’ＱＱ と、負荷トラン
ジスタであるＰＭＯ３１１ゝ １２ トランジスタＱ７〜Ｑ９からなる。エンハンスメント型
ＭＯＳトランジスＱ１０のドレインから出力端か引出さ
れ、駆動部１１に接続されている。駆動部１１はＰＭＯ
Ｓ）ランジスタＱ１３とＮＭＯＳトランジスタＱ１４か
らなるＣＭＯＳインバータのドライバであり、そのドレ
イン・ソース接続端がワード線ＷＬに接続される。
を示す。このロウ・デコーダ３は、デコード線ｌ
（図示せず） 、ＮＡＮＤ回路１２おりＥＣ よび駆動部１１により構成され、従来のようにレベル変
換回路を内蔵してはいない。ＮＡＮＤ回路１２は３人力
ＮＡＮＤ回路であり、直列接続されたエンハンスメント
型ＭＯＳトランジスＱｉｌｌ’ＱＱ と、負荷トラン
ジスタであるＰＭＯ３１１ゝ １２ トランジスタＱ７〜Ｑ９からなる。エンハンスメント型
ＭＯＳトランジスＱ１０のドレインから出力端か引出さ
れ、駆動部１１に接続されている。駆動部１１はＰＭＯ
Ｓ）ランジスタＱ１３とＮＭＯＳトランジスタＱ１４か
らなるＣＭＯＳインバータのドライバであり、そのドレ
イン・ソース接続端がワード線ＷＬに接続される。
なお、本発明が適用される半導体記憶装置がアドレスバ
ッファ１の後にプリデコーダを有する構成のものである
場合、レベル変換回路２をそのプリデコーダとデコード
線ｌ との間に設けるこＥＣ とによりプリデコーダの出力信号をレベル変換する構成
とすればよい。
ッファ１の後にプリデコーダを有する構成のものである
場合、レベル変換回路２をそのプリデコーダとデコード
線ｌ との間に設けるこＥＣ とによりプリデコーダの出力信号をレベル変換する構成
とすればよい。
以上の通り、本発明によれば、ロウ・デコーダの入力段
にレベル変換手段を設け、このレベル変換手段をロウ・
デコーダとは別に形成するようにしたので、デプレッシ
ョン型ＭＯＳトランジスタを用いることなく、少ない占
有面でロウ・デコーダを形成することかでき、かつ、レ
ベル変換手段自体の数も削減できるので半導体記憶装置
のＩＣ化に有利となる。
にレベル変換手段を設け、このレベル変換手段をロウ・
デコーダとは別に形成するようにしたので、デプレッシ
ョン型ＭＯＳトランジスタを用いることなく、少ない占
有面でロウ・デコーダを形成することかでき、かつ、レ
ベル変換手段自体の数も削減できるので半導体記憶装置
のＩＣ化に有利となる。
第１図は本発明の原理説明図、
第２図は本発明に係るＥＰＲＯＭの全体ブロック図、
第３図は本発明に係るロウ・デコーダと周辺回路の回路
図、 第４図は本発明に係るレベル変換回路の回路図、第５図
は本発明に係るロウ・デコーダの回路図、第６図は従来
のロウ・デコーダの概要ブロック図、 第７図は従来のロウ・デコーダの回路図、第８図は従来
の他のロウ−デコーダの回路図である。 １００・・・アドレスバッファ １０１・・・レベル変換手段 １０２・・・ロウ・デコーダ １０３・・・デコード手段 １０４・・・駆動手段 １０５・・・メモリセルアレイ １０６・・・従来のロウ・デコーダ １０７・・・デコード部 １０８・・・レベル変換部 １０９・・・駆動部 １・・・アドレスバッファ ２・・・レベル変換回路 ３・・・ロウ・デコーダ ４・・・電圧切換回路 ５・・メモリセルアレイ ６・・・コラム・デコーダ ７・・・読ａ／書込アンプ ８・・・データ人比カバッファ ９・−制御回路 １０・・・デコード部 １１・・・駆動部 １２・・・ＮＡＮＤ回路 １３・・・ドライバ Ａ、、Ａ、 Ａ、 Ａｋ・・・アドレス信号Ｉ Ｑ 、Ｑ 、Ｑ−Ｑ 、Ｑ 、Ｑｇ、Ｑ１３．
１ ３ ｖ ７ ８Ｑ
、Ｑ 、Ｑ ・・・ＰＭＯ５ｈランジスタ２０
２＋ ２２ Ｑ 、Ｑ 、Ｑ 、Ｑ ・・・ＮＭＯＳトラン
ジスＱ１０” Ｉｆ’ １２” ＋５” 、＋６”
＋７” ２３’Ｑ２４、Ｑ２５・・・エンハンスメント
型Ｍｏｓトランンス Ｑ［ｌＥＰ・・・デプレッション型ＭＯＳトランジスタ
Ｖ ｐ ｐ・・・プログラム電圧 Ｖｏｃ・・・通常電源電圧 ＷＬ・・・ワード線 ＢＬ・・・ビット線 ＭＣ・・・メモリセル
図、 第４図は本発明に係るレベル変換回路の回路図、第５図
は本発明に係るロウ・デコーダの回路図、第６図は従来
のロウ・デコーダの概要ブロック図、 第７図は従来のロウ・デコーダの回路図、第８図は従来
の他のロウ−デコーダの回路図である。 １００・・・アドレスバッファ １０１・・・レベル変換手段 １０２・・・ロウ・デコーダ １０３・・・デコード手段 １０４・・・駆動手段 １０５・・・メモリセルアレイ １０６・・・従来のロウ・デコーダ １０７・・・デコード部 １０８・・・レベル変換部 １０９・・・駆動部 １・・・アドレスバッファ ２・・・レベル変換回路 ３・・・ロウ・デコーダ ４・・・電圧切換回路 ５・・メモリセルアレイ ６・・・コラム・デコーダ ７・・・読ａ／書込アンプ ８・・・データ人比カバッファ ９・−制御回路 １０・・・デコード部 １１・・・駆動部 １２・・・ＮＡＮＤ回路 １３・・・ドライバ Ａ、、Ａ、 Ａ、 Ａｋ・・・アドレス信号Ｉ Ｑ 、Ｑ 、Ｑ−Ｑ 、Ｑ 、Ｑｇ、Ｑ１３．
１ ３ ｖ ７ ８Ｑ
、Ｑ 、Ｑ ・・・ＰＭＯ５ｈランジスタ２０
２＋ ２２ Ｑ 、Ｑ 、Ｑ 、Ｑ ・・・ＮＭＯＳトラン
ジスＱ１０” Ｉｆ’ １２” ＋５” 、＋６”
＋７” ２３’Ｑ２４、Ｑ２５・・・エンハンスメント
型Ｍｏｓトランンス Ｑ［ｌＥＰ・・・デプレッション型ＭＯＳトランジスタ
Ｖ ｐ ｐ・・・プログラム電圧 Ｖｏｃ・・・通常電源電圧 ＷＬ・・・ワード線 ＢＬ・・・ビット線 ＭＣ・・・メモリセル
Claims (1)
- 【特許請求の範囲】 １、電圧値の異なる複数の電源電圧（Ｖ＿ｐ＿ｐ、Ｖ＿
ｃ＿ｃ）を切換え使用して入力アドレスデータ（Ａ＿ｉ
＿ｎ）を解読するデコーダ（１０２）を備えた半導体記
憶装置において、 前記デコーダ（１０２）の入力段に、前記アドレスデー
タ（Ａ＿ｉ＿ｎ）の信号電圧を前記電源電圧のうち高電
圧（Ｖ＿ｐ＿ｐ）のレベルに変換するレベル変換手段（
１０１）を設けたことを特徴とする半導体記憶装置。 ２、請求項１記載の半導体記憶装置において当該半導体
記憶装置は入力アドレスデータ（Ａ＿ｉ＿ｎ）を一旦格
納するアドレスバッファ（１００）と、前記アドレスデ
ータ（Ａ＿ｉ＿ｎ）を解読するためのデコード線（ｌ＿
Ｄ＿Ｅ＿Ｃ）およびＮＡＮＤ回路（１２）レベル変換手
段（１０１）は、前記アドレスバッファ（１００）とデ
コード手段（１０２）との間に接続されていることを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224734A JPH04106794A (ja) | 1990-08-27 | 1990-08-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224734A JPH04106794A (ja) | 1990-08-27 | 1990-08-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04106794A true JPH04106794A (ja) | 1992-04-08 |
Family
ID=16818405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2224734A Pending JPH04106794A (ja) | 1990-08-27 | 1990-08-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04106794A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04251497A (ja) * | 1991-01-08 | 1992-09-07 | Mitsubishi Electric Corp | 半導体集積回路 |
| US5793695A (en) * | 1994-01-31 | 1998-08-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device having level-shifted precharge signal |
-
1990
- 1990-08-27 JP JP2224734A patent/JPH04106794A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04251497A (ja) * | 1991-01-08 | 1992-09-07 | Mitsubishi Electric Corp | 半導体集積回路 |
| US5838629A (en) * | 1994-01-23 | 1998-11-17 | Kabushiki Kaisha Toshiba | Semiconductor memory device having level-shifted precharge signal |
| US5793695A (en) * | 1994-01-31 | 1998-08-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device having level-shifted precharge signal |
| US5825714A (en) * | 1994-01-31 | 1998-10-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device having noise killer circuit |
| US6044035A (en) * | 1994-01-31 | 2000-03-28 | Kabushiki Kaisha Toshiba | Semiconductor memory device having level-shifted precharge signal |
| US6141291A (en) * | 1994-01-31 | 2000-10-31 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US6160752A (en) * | 1994-01-31 | 2000-12-12 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US6269047B1 (en) | 1994-01-31 | 2001-07-31 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
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