CN107851453B - 采用谐振驱动电路的低功耗sram位单元 - Google Patents

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Abstract

一种SRAM单元包括第一反相器，所述第一反相器具有经由第一电阻器耦接到第二反相器的输入引线的输出引线。第二反相器的输出引线通过第二电阻器耦接到第一反相器输入引线。第一写位线经由第一开关耦接到第一反相器输入引线，第二写位线经由第二开关耦接到第二反相器输入引线。由于电阻器的原因，驱动写位线的电路在向单元写入数据时不必使反相器过负荷。单元是包括几列SRAM单元的阵列的一部分，每列耦接到一对写位线。谐振振荡器用正弦波驱动写位线。这减少了SRAM阵列消耗的功率。

Description

采用谐振驱动电路的低功耗SRAM位单元
相关申请的交叉引用：本申请要求于2015年7月27日提交的，标题为“A Low PowerSRAM Bitcell Using Resonant Drive Circuitry”的美国临时申请序列号62/282,215的优先权权益，其内容通过引用并入本文。
背景技术
本发明涉及集成电路，尤其涉及静态随机存取存储器(static random accessmemory，SRAM)电路。本发明还涉及用于在SRAM电路中存储数据的方法和电路。
存在两种通用型存储器电路：“易失性”和“非易失性”。易失性存储器在电路断电时丢失其所存储的信息，而非易失性存储器即使断开电源也保留其所存储的信息。在“易失性”存储器类别中，还有两种主要类型：“静态”随机存取存储器(或SRAM)和“动态”随机存取存储器(或DRAM)。一旦将数据写入到SRAM存储单元中，只要给电路供电就可以读取数据。相反，DRAM存储器单元需要不断的刷新，以使其数据保持可读取。如果在一段时间内没有进行刷新，则数据丢失，并且无法恢复。
描述SRAM单元的公开的示例包括：
1、Jianping Hu等人，“A Novel Low-Power Adiabatic SRAM with an Energy-Efficient Line Driver”，International Conference on Communications，Circuitsand Systems，2004年6月，第1151页(以下称“公开1”)。
2、Joohee Kim等人，“Energy Recovering Static Memory”，InternationalSymposium on Low Power Electronics and Design，2002年8月，第92页。
3、Jianping Hu等人，“Low Power Dual Transmission Gate Adiabatic LogicCircuits and Design of SRAM”，Midwestem Symposium on Circuits and Systems，2004年，第1-565页。
4、Nestoras Tzartzanis等人，“Energy Recovery for the Design of High-Speed,Low-Power Static RAMs”，Intemational Symposium on Low Power Electronicsand Design，1996年。
5、Joohee Kim等人，于2003年10月23日提交的标题为“Low-Power Driver withEnergy Recovery”的PCT专利申请WO 03/088459。
计算机集成电路芯片(或IC)通常具有嵌入在其中的SRAM，以便在本地存储数据并使该数据在将来的某个时间可用于处理。当与处理器通信时，此嵌入式存储器的运行速度比“片外”外部存储器快得多。一些计算机芯片(通常称为微处理器单元或MPU)仅具有嵌入式存储器(易失性和非易失性)。这些MPU芯片中的许多芯片被用于由电池供电的移动应用、可穿戴应用或可手术植入的应用中，由于成本和/或性能原因，功耗必须被最小化。
图1示出用于SRAM单元1的通用架构，其中两个反相器INV1、INV2被连接在反馈回路中，其允许360度的相位反转。360度的相位反转也称为“正反馈”并产生更新效应，由此单元1稳定于以下状态：即，具有在内部节点X、Xn之一上的反相器的正电源轨道电压和在另一个内部节点Xn、X上的负电源轨道电压。例如，假定两个开关S0和S1都断开，如果节点X处于逻辑1，则节点Xn处于逻辑0。如果两个节点X、Xn被同时驱动为逻辑1或同时被驱动为逻辑0，则单元1是不稳定的并且将转换到稳定状态，由此节点X、Xn中只有一个处于逻辑1，而另一个节点Xn、X处于逻辑0。只要没有新的值写入单元1，则单元1保持在这个状态，并且单元1保持上电到足够的电压电平。当期望在SRAM单元1中存储新数据时，开关S0和S1闭合，以对位线BIT和BITn进行采样。如图1所示，当写使能信号WE有效(assert)时，分别利用数据信号DATA和DATAn由三态驱动器DRV、DRVn来驱动位线BIT和BITn。
图2示出SRAM单元1的晶体管级等效图，其中开关S0和S1被实现为NMOS晶体管MN0和MN1，并且用晶体管MN2、MN3、MP2和MP3来实现反相器INV1和INV2。由写字线WORD控制晶体管MN0和MN1。当开关S0和S1闭合(或者等效地，晶体管MN0和MN1导通)以将数据写入到单元1中时，反相器INV1和INV2的输出引线被“反向驱动(back-driven)”，以便SRAM单元1切换状态(假定待存储于单元1中的新数据与先前存储在单元1中的数据相反)。当SRAM单元1被反向驱动时，反相器INV1、INV2消耗电流，直到它们完成到新状态的转换。图3示出这是如何发生的。(图3中晶体管的符号已被修改，以显示导通电阻。)首先，驱动器DRV、DRVn将位线BIT、BITn驱动到SRAM单元1将在下一个写周期中存储的逻辑值。在这种情况下，假定在写周期之前节点X处于逻辑0并且节点Xn处于逻辑1。位线BIT和BITn首先分别被驱动为逻辑1和0。(在这种情况下，假定逻辑1对应于电压“VDD”)。在位线BIT、BITn上的电压已经稳定之后，字线WORD被施以脉冲，从而导通晶体管MN0和MN1。该示例假定当开关晶体管MN0或MN1中任一个处于“导通”状态时，开关电阻为2000欧姆。这个示例还假定晶体管MN2的“开”开关电阻为10,000欧姆，晶体管MP3的“开”开关电阻为20,000欧姆。(晶体管MN3和MP2在写周期开始时“关闭”，并且在关闭时其每个具有大约10,000,000,000欧姆的非常大电阻值)。图3中的初始拉电流(source current，I-Source)由下式给出：
I-Source＝VDD/(l0K+2K)
如果VDD等于1V，则I-Source＝83.4uA。单元另一侧上的灌电流(sink current，I-Sink)将由下式给出：
I-Sink＝VDD/(20K+2K)
此外，如果VDD等于1V，则I-Sink等于45.4uA。这个示例没有考虑位线驱动器DRV、DRVn的输出电阻，这里假定这个电阻近似为零欧姆。考虑到SRAM开关和反相器器件的电阻通常远大于位线驱动器的电阻，这是一个合理的近似值。
在写操作期间，I-Source和I-Sink电流引起功耗。这种功耗是不期望的。
功耗的另一个来源在于SRAM单元通常被布置为包含行和列单元的阵列，每列由一对位线(例如图1到图3中的线BIT、BITn)访问。由于位线的长度，位线往往是高电容性的。由驱动器DRV、DRVn内的晶体管MN5、MN6、MP5、MP6来升高和降低位线BIT、BITn上的电压。在升高和降低位线BIT、BITn上的电压以及对位线电容进行充电和放电的过程中，当晶体管MN5、MN6、MP5和MP6从开启转换到关闭或从关闭转换到开启时，这些晶体管消耗功率。(与位线BTIT、BITn相关联的电容分别被象征性地示为电容器C、Cn)。期望降低这种功耗。
发明内容
本发明的实施例的一个目的是提供一种呈现降低功耗的SRAM。
在一个实施例中，SRAM单元包括第一和第二反相器。第一反相器的输出引线经由第一电阻器耦接到第二反相器的输入引线。类似地，第二反相器的输出引线经由第二电阻器耦接到第一输入引线的输入引线。第一写引线被耦接到第一电阻器与第二反相器的输入引线之间的第一节点。第一写引线提供待存储于SRAM单元中的第一数据信号。由于第一电阻器，用该第一数据信号驱动第一写引线的电路在将该数据写入SRAM单元中时不必使第一反相器“过负载(overpower)”。因此，使用比其它方式所需功率更少的功率来完成写操作。
通常，第二写引线被耦接到第二电阻器与第一反相器的输入引线之间的第二节点。第二写引线提供与第一数据信号相反的第二数据信号。由于第二电阻器，当提供第二数据信号时，驱动第二写引线的电路不必使第二反相器“过负载”。因此，再一次地，使用比其它方式所需功率更少的功率来完成写操作。
通常，在第一写引线与第一节点之间设置第一开关，并且在第二写引线与第二节点之间耦接第二开关，以便于将SRAM单元与第一和第二写引线耦接和去耦接。
通常，SRAM单元是SRAM单元的行和列的阵列的一部分。第一和第二写引线是用于将数据写入SRAM单元的列的写位线。写字线控制第一和第二开关的状态，从而控制何时将数据存储在SRAM单元中。
在一个实施例中，SRAM单元包括：第三开关，用于将第一反相器的输出引线选择性地耦接到第一读位线；以及第四开关，用于将第二反相器的输出引线选择性地耦接到第二读位线。第一和第二读位线用于从SRAM单元的列中读取数据。
根据本发明的一个实施例，第一和第二写位线被选择性地耦接到SRAM单元，以执行写操作。谐振电路被耦接以可替代地用正弦波驱动第一(或第二)写位线，同时第二(或第一)写位线保持为恒定值。该恒定值通常对应于二进制逻辑电平(例如二进制0)。当需要向SRAM单元中写入新值时，在正弦波的电压与该恒定值相反的时间段，将写位线耦接到SRAM单元，然后与SRAM单元解耦，从而使SRAM单元处于期望的状态。例如，在一个实施例中，该恒定值是二进制0，并且当正弦波处于对应于二进制1的电压时，第一和第二位线被耦接到SRAM单元。此后，将位线从SRAM单元解耦。
当期望再次改变SRAM单元的状态时，在正弦波电压等于该恒定值时，将谐振电路从第一位线解耦，然后将其耦接到第二位线。然后，在正弦波达到与该恒定值相反的电压时，将第一和第二位线耦接到SRAM单元。
重要的是，因为位线由谐振电路驱动，所以与在写操作期间由上拉和下拉晶体管对位线进行充电和放电的情况相比，消耗更少的功率。
在一个实施例中，弱“保持器单元”被耦接到位线，以在它们不被谐振电路驱动时将它们保持在该恒定值。
附图说明
图1是现有技术SRAM单元的简化框图。
图2以晶体管级的细节示意性地示出图1的SRAM单元。
图3示意性地示出在将晶体管建模为电压控制式电阻器的写周期开始时的图1的SRAM单元。
图4是根据本发明的低功率SRAM单元的简化框图。
图5以晶体管级细节示意性地示出图4的SRAM单元。
图6示意性地示出在将晶体管建模为电压控制式电阻器的写周期开始时的图4的SRAM单元。
图7示出根据本发明的包括SRAM单元的SRAM单元阵列的一部分。
图8示出根据本发明实施例的耦接到SRAM单元阵列的谐振电路和一组保持器电路。
图9示出一组开关的实施例，该组开关用于当位线未被谐振电路驱动时将位线保持在选定的二进制电压电平处。
图10是示出施加到图8和图9的阵列中的单元的数据信号、位线信号和字线脉冲的时序图。
图11示出使用双极晶体管的LC谐振电路。
图12示出使用MOS晶体管的LC谐振电路。
图13示出在振荡器中使用的典型石英晶体的LC等效谐振电路。
图14示出晶体谐振电路。
图15示出晶体谐振电路的另一个实施例。
图16示出用于生成与本发明实施例结合使用的时序控制信号的锁相环电路。
图17是可以结合本发明实施例使用的锁相环路的示例的更详细示意图。
图18示出根据本发明实施例使用的选通发生器。
图19示出图18的选通发生器中信号的时序图。
具体实施方式
SRAM单元
图4示出根据本发明的新型SRAM单元10，其具有分开的读位线RBIT、RBITn和写位线WBIT、WBITn。单元10还包括单独的读字线RWD和写字线WWD以控制读操作和写操作。当期望将数据写入单元10时，在写位线WBIT、WBITn上提供适当的数据，然后写字线WWD被施以脉冲，以经由开关S10、S11将来自位线WBIT、WBITn的数据加载到单元10中。当期望读取单元10的内容时，读字线RWD被施以脉冲，并且经由开关S12、S13将数据从单元10加载至读位线RBIT、RBITn，这驱动读出放大器(图4未示出)。除了分开的读位线和写位线之外，将电阻器R1和R2从每个反相器的输出引线耦接到SRAM单元10内的相对的反相器的输入引线。当单元10从一个状态转换到另一个状态时，电阻器R1、R2限制灌电流和拉电流。
图5中示出单元10的晶体管级表示。单元10的轨道电压电源分别被指定为用于逻辑高电压和逻辑低电压的V2和V1。晶体管MN10、MN11、MN12和MN13分别执行开关S10、S11、S12和S13的功能。
图6示出必须穿过电阻器R1和R2的灌电流(I-Sink)和拉电流(I-Source)。(晶体管MN12和MN13以及引线RBIT、RBITn和RWD未在图6中示出，以便于说明和清晰)。由下式给出拉电流：
I-Source＝(V2-Vl)/(l0K+lMEG+l0K)
如果V2等于1伏，V1是地，那么I-Source等于980nA。单元另一侧上的灌电流将由下式给出：
I-Sink＝(V2-Vl)/(20K+IMEG+l0K)
再次，如果V2等于1伏，V1是地，那么I-Sink等于972nA。可以看出，这些I-Source和I-Sink值远小于上面讨论的现有技术单元1的对应值。因此，单元10比单元1消耗更少的功率。
在新型SRAM单元示例中，晶体管MN10和MN11的导通电阻是10K欧姆，而不是现有技术示例中的2K欧姆。这是因为用于新型SRAM单元10的晶体管MN10、MN11可以小于现有技术单元1中的晶体管MN0、MN1。其原因如下。为了使SRAM单元1翻转状态，图3的节点X上的电压必须达到包括晶体管MN3和MP3的反相器的跳变电压(也称为“阈值”电压)。相反地，节点Xn上的电压应该被拉低到包括晶体管MN2和MP2的反相器的阈值电压以下。节点X和Xn在转换时通常不会同时达到它们各自的阈值电压，因此首先达到阈值电压的一方协助对方更新并翻转SRAM单元1的状态。如果图3中的晶体管MN0(或MN1)不足够大以使得包括晶体管MN0和MN2的导通电阻的电阻分压器(或包括晶体管MN1和MP3的导通电阻的电阻分压器)允许节点X(或Xn)跨过反相器的阈值电压INV2(或反相器INV1)，则SRAM单元1将不能改变状态。
关于达到反相器INV1、INV2的阈值而言，SRAM单元10不具有这个“电阻分压器”问题，这是因为由于在反相器之间增加了百万欧姆电阻器R1、R2，所以图6的写位线WBIT、WBITn的阻抗相比于晶体管MN0、MN1的阻抗非常高。
上面讨论的电阻和电压值仅仅是示例性的。根据其它实施例构造的SRAM单元可以使用其它电阻值和电压值。
可以以多种方式中的任何一种来实现电阻器R1和R2。在一个实施例中，它们可以是多晶硅电阻器。在另一个实施例中，它们可以使用JFET来实现。
将SRAM单元并入阵列
根据本发明的SRAM单元通常被并入诸如图7中的阵列20的阵列中。阵列20的单元10-11至10-33被组织为SRAM单元的水平行和垂直列，每列与一对写位线和一对读位线相关联。例如，SRAM单元的列COL-2与写位线WBIT-2、WBITn-2和读位线RBIT-2、RBITn-2相关联。写位线WBIT-2、WBITn-2为列COL-2的单元10-12、10-22、10-32执行与线WBIT、WBITn为上述图4中的单元10所执行的功能相同的功能。类似地，读位线RBIT-2、RBITn-2为列COL-2中的单元执行与线RBIT、RBITn为图4的单元10所执行的功能相同的功能。其它写位线WBIT-1、WBITn-1、WBIT-3、WBITn-3和读位线RBIT-1、RBITn-1、RBIT-3、RBITn-3为其相关列的单元COL-1、COL-3执行相同的功能。尽管在图7中仅示出三列和三行SRAM单元，但是在其它实施例中，存在其他数量的行和列(通常多于3)。
阵列20中的每行单元与写字线和读字线相关联。例如，行ROW-2的单元10-21、10-22和10-23与写字线WWD-2和读字线RWD-2相关联。字线WWD-2为单元10-21、10-22和10-23执行与上述字线WWD为单元10所执行的功能相同的功能，并且读字线RWD-2为单元10-21、10-22和10-23执行与上述线RWD为单元10所执行的功能相同的功能。写字线WWD-1和WWD-3以及读字线RWD-1、RWD-3分别为行ROW-1和ROW-3执行这些功能。
SRAM通常例如从微处理器或其它设备接收用于选择SRAM阵列内的一行单元的地址，以进行读取和写入。SRAM通常包括用于产生控制信号的地址解码器，例如，用于选择在读操作或写操作期间被施以脉冲的特定字线RWD、WWD。在一个这种实施例中，在读操作或写操作期间访问阵列20内的一行单元。(可替代地，在其它实施例中，地址解码器也可以选择将在读操作或写操作期间访问的一列或多列SRAM单元)。在一个实施例中，根据本发明的阵列可以与例如在2015年7月27日提交的，标题为“A Low Power Decoder Using ResonantDrive Circuitry”(序列号62/282,214)的美国临时专利申请中所描述的地址解码器结合使用，该专利申请通过引用并入本文。可替代地，也可以使用其它地址解码器。
用谐振电路驱动写位线
根据本发明一个实施例的新颖特征，谐振电路40提供驱动阵列20(图8)的所选写位线WBIT、WBITn的谐振信号RSR(通常为正弦曲线)。将谐振信号RSR施加到一对位线内写位线WBIT、WBITn中选定的一个，以在该选定的写位线上传送二进制信号，而将对应于二进制0的DC电压施加到该对位线内的另一写位线WBITn、WBIT上，以传送二进制0。由于下面所述的原因，这进一步降低了根据本发明实施例构造的SRAM所消耗的功率。
参照图8，分别经由开关S20-1至S20-3和S20n-1至S20n-3将谐振信号RSR施加至写位线WBIT-1至WBIT-3和WBITn-1至WBITn-3。谐振电路40用信号RSR驱动写位线WBIT-1还是WBITn-1取决于数据信号DATA-1的逻辑状态。类似地，数据信号DATA-2控制谐振电路40用信号RSR驱动写位线WBIT-2还是WBITn-2，并且数据信号DATA-3控制谐振电路40用信号RSR驱动写位线WBIT-3还是WBITn-3。(数据信号DATA-1至DATA-3例如由诸如微处理器之类的设备从SRAM阵列20外部提供。)
当信号RSR处于或接近其峰值电压(对应于二进制1电压)时，仅写字线WWD被施以脉冲。因此，例如，当a)位线WBIT-2、WBITn-2中的一个携带信号RSR，b)信号RSR处于或接近二进制1电压电平，以及c)另一个位线WBITn-2、WBIT-2携带二进制0电压电平这三个同时发生时，单元10-22仅耦接到写位线WBIT-2、WBITn-2。因此，当字线WWD被施以脉冲时，对应于该字线的行的单元接收对应于要存储在这些单元中的数据值的适当二进制电压。所选字线WWD上的脉冲是窄的，并且仅出现在谐振信号RSR的峰值处或附近，由此允许将最大的差分电压提供给SRAM单元，从而最小化将错误值写入SRAM单元的机率。
开关S20-1至S20-3和S20n-1至S20n-3仅在信号RSR处于其最低电压(对应于二进制0电压)时切换。这防止了信号RSR的波形中出现不连续，并且提供了从一组位线到另一组位线的清晰转换。
包括成对的反相器INV11和INV12以及电阻器R20的一组保持器电路K被耦接到相关联的写字线WBIT-1到WBIT-3和WBITn-1到WBITn-3。当谐振电路40不再驱动它们时，保持器电路K将它们相关联的写位线保持在DC二进制0电压电平。反相器INV11是“弱”的，即，反相器INV11(未示出)内的晶体管在导通时通常是非常有阻性的。保持器电路K通常只吸收非常小的电流(例如，约2nA)来克服漏电流。因此，即使当保持器电路K和谐振电路40同时驱动字线，消耗的功率也非常小。
在其它实施例中，可以使用其它装置来代替用于保持器电路K的反相器INV11和INV12以及电阻器R20。例如，在一个实施例中，当线WBIT-1和WBITn-1未被耦接以接收信号RSR时，一组开关S30-1、S30n-1(图9)将线WBIT-1和WBITn-1维持在二进制0电压电平(电压V1)。由数据信号DATA-1控制开关S30-1，由数据信号DATA-1的相反逻辑控制开关S30n-1。当位线WBIT-2、WBITn-2、WBIT-3和WBITn-3没有被信号RSR驱动时，类似的开关将这些位线保持为二进制0电压电平(电压V1)。
可替代地，可以在线WBIT、WBITn与电压V1之间提供大电阻器。当信号RSR为高电平并且被施加到线WBIT、WBITn时，这样的电阻将不会吸收大量的电流，但是当它们没有被耦接到接收信号RSR时，可以足以将线WBIT和WBITn保持在二进制0电压电平。
图10是示出数据被写入SRAM单元10-22的时序图。在时间段T1期间，在将数据写入单元10-22之前，数据信号DATA-2(从外部源接收)是二进制0。因此，来自谐振电路40的输出信号RSR经由开关S20n-2被耦接到位线WBITn-2，而位线WBIT-2通过其相关保持器电路K保持在二进制0电压处。在时间段T2的开始时刻，数据信号DATA-2进入二进制1状态。当信号RSR处于对应于二进制0的电压时，开关S20-2接通并且开关S20n-2关断，此后写位线WBITn-2由其相关的保持器电路K保持在二进制0处，而开关S20-2将信号RSR耦接到位线WBIT-2。在时间T2期间，将脉冲P施加至写字线WWD-2，以导通单元10-22内的开关S10和S11，从而将数据存储在单元10-22中。具体地，将二进制1施加至单元10-22内的反相器INV2的输入引线，将二进制0施加至单元10-22内的反相器INV1的输入引线。在脉冲P之后，字线WWD-2变低，写位线WBIT-2和WBITn-2从单元10-22解耦，单元10-22保持为与数据信号DATA-2对应的状态。(单元10-21和10-23响应于脉冲P，同时存储对应于数据信号DATA-1和DATA-3的数据)
在时间段T4和T9，数据信号DATA-2分别成为二进制0和二进制1，从而使开关S-22和Sn-22改变状态，并且改变将信号RSR施加到位线WBIT-2还是WBITn-2。由于写脉冲未被施加到字线WWD-2，所以这不影响单元10-22。
可以理解的是，与现有技术中的单元1的阵列不同的是，写位线WBIT-1、WBIT-2、WBIT3、WBITn-1、WBITn-2和WBITn-3未被CMOS晶体管开关从一个轨道电压驱动至另一个轨道电压。例如，写位线WBIT、WBITn未被诸如MN5、MN6、MP5和MP6等晶体管从一个轨道电压驱动至另一个轨道电压(图2和3)。如果现有技术的位线BIT(或BITn)被充电到电压V，然后由驱动器DRV(或DRVn)放电，则等于1/2CV2(其中C是位线BIT或BITn的电容)这个数量的能量被耗散。通过用谐振电路而不是CMOS驱动器电路DRV、DRVn来驱动位线WBIT、WBITn，这避免了这种能量耗散。因此，避免了与驱动器电路DRV、DRVn相关联的功耗。
如上所述，当信号RSR处于对应于二进制0的电压时，开关S20-1、S20-2、S20-3、S20n-1、S20n-2和S20n-3响应于数据信号DATA-1、DATA-2和DATA-3进行切换。因此，当信号RSR处于二进制0电压电平时，数据信号DATA-1至DATA-3被同步切换。类似地，在信号RSR处于或接近其峰值电压(对应于二进制1)时，字线WWD-1至WWD-3上的脉冲被同步发生。下面讨论这些信号的适当的时序控制。
在替代实施例中，当谐振信号RSR处于对应于二进制1的电压时，开关S20-1、S20-2、S20-3、S20n-1、S20n-2和S20n-3切换。这还将避免谐振信号RSR的不连续性。在这种实施例中，保持器电路K(或可替代地，开关S30或高值电阻器)将其对应的位线保持在二进制1电平处，并且当信号RSR处于对应于二进制0电平的电压时，字线WWD-1、WWD-2和WWD-3被施以脉冲。
在保持器电路K使用开关而不是两个反相器INV11、INV12将写位线保持在二进制1电压电平的实施例中(例如，以类似于图9中所示的方式)，提供这种开关以将它们的相关位线耦接到二进制1电压电平。在使用大电阻器而不是这种开关或反相器INV11和INV12的实施例中，可以在它们相关联的写位线与二进制1电压电平之间提供这种电阻器。通常地，电阻值被选择为使得仅仅用以克服漏电流的小电流(例如，约2nA)在其中流动。
驱动位线的谐振电路
一种类型的谐振电路包括串联或并联配置的电感器和电容器。图11和图12示出谐振器45和50的示例，其分别包括电感器和电容器，并且分别使用双极和MOS晶体管。LC谐振电路在本领域中是公知的。这种谐振电路可以被用作电路40来提供谐振信号RSR。在一些实施例中，如果SRAM本身(和其它相关联电路)的电容性负载足够大以与电感器以适当的频率谐振，则图11中的电容器C3可以是不必要的。
电容器将能量储存在两个极板之间的电场中。电感将能量存储在围绕承载电流循环的磁通链中。通过串联或并联连接电容器和电感器，形成“储能(tank)”电路，由此当电流在两个组件之间来回移动时，能量可以交替地存储在电容器或电感器上。当电流等于零时，最大能量储存在电容器上。当电流达到峰值时，最大能量存储在电感上。唯一的能量损失(忽略“辐射”能量)来自信号路径中任何寄生电阻的散热。相比之下，与从电源电势切换到地电势的电容器相关联的全部能量都会以热的形式损失(例如，如现有技术单元1中的晶体管MN5、MN6、MP5和MP6对电容C、Cn进行充电和放电时所引起的那样)。因此，就电路的功率效率而言，使用谐振电路提供了显著的优势。
晶体也可以用于在谐振电路中谐振，尽管其可以被模拟为电感器的行为的方面不是来自线圈，而是来自晶体块的“运动(motional)”电感，该晶体块在被电刺激时振动。一种公知的晶体谐振电路是皮尔斯振荡器(Pierce Oscillator)。图13示出晶体60和RLC等效电路70。电感器和电容器都是“能量储存”元件。(图14和15示出包含晶体的谐振器80和90。在2015年7月6日提交的标题为“A Pierce Oscillator Using Three Series Inverters”的美国临时专利申请序列号62/231,458中描述了谐振器80和90，通过引用将其并入本文)。谐振器80和90也可以被用作谐振电路40来产生信号RSR。
谐振电路40的输出节点41上的电容性负载与谐振电路内的电容协作，以建立信号RSR的谐振频率(图8)。该电容性负载包括耦接到节点41的位线WBIT和WBITn的电容。每个位线WBIT上的电容性负载被象征性地示出为电容CWBIT，每个位线WBITn的电容性负载被象征性地示出为电容CWBITn。希望这些电容CWBIT和CWBITn几乎相等。否则，谐振电路40的频率将根据以下公式改变：
Figure BDA0001561443420000121
(开关电阻和其它寄生电阻将使频率偏移理想的ω0。)
在该公式中，“C”表示与电感器(或晶体电路)并联的谐振储能电路的总有效电容，并且包括与电路40耦接的那些写位线的电容CWBIT、CWBITn。
可以理解的是，图8的实施例中的所选写位线WBIT、WBITn的总数不随着数据信号DATA改变而改变。这也倾向于将谐振电路40的输出节点41上的电容性负载保持在恒定值。
生成时序控制信号的电路
如上所述，当谐振信号RSR处于二进制0电压时，数据信号DATA和开关S20和S20n改变状态。这防止了由谐振电路40驱动的负载的电压的不连续性。可以以多种方式中的任何一种来产生用于改变开关S20和S20n的状态以及用于在写入字线WWD和RWD上产生信号的适当时序控制。例如，在一个实施例中，由微处理器(未示出)产生数据信号DATA，该微处理器的正交时钟源自信号RSR(即，其时钟与信号RSR在峰值之间的中途点处相移了90度)。在这种实施例中，当信号RSR处于二进制0电压时，微处理器改变信号DATA的状态，由此当信号RSR处于二进制0电压时导致开关S20和S20n切换。
可替代地，如果数据信号DATA来自不与信号RSR同步的源102，则在一个实施例中，锁相环路100(图16)被耦接以从谐振电路40接收正弦信号RSR及其正弦反向RSRn，向锁存器104提供控制信号，其中锁存器104在信号RSR为低时锁存数据信号DATA。锁存器104的内容控制开关S20和S20n。
锁相环路在本领域中是公知的。在一个实施例中，锁相环路100包括相位检测器106、低通滤波器108、电压控制式振荡器110和二分频逻辑电路112。图17示出可以用于锁相环路100的电路的更详细示例。然而，也可以使用其它类型的锁相环路。
可选地，可以使用可编程延迟电路或延迟锁定环电路来代替锁相环路100。延迟锁定环路和可编程延迟电路在本领域中也是公知的。
图16还示出用于产生脉冲的选通发生器114，该脉冲又用于对写字线WWD和读字线RWD上的字线脉冲产生定时控制。选通发生器114将脉冲提供给写地址解码器116和读地址解码器118。写地址解码器116和读地址解码器118经由锁存器119从外部源102接收地址信号ADDR，并适当地在字线WWD和RWD上产生脉冲。(地址信号ADDR以类似于数据信号DATA-1到DATA-3的方式与信号RSR同步。)如上所述，可以在上述被并入的标题为“A Low PowerDecoder Using Resonant Drive Circuitry”的美国临时专利申请中描述地址解码器。
图18示出可以根据本发明使用的选通发生器的示例，图19是示出图18的选通发生器内各种信号的时序图。选通发生器在本领域中是公知的。其它技术也可以用于产生合适的定时信号。
轨道电压
在一个实施例中，SRAM阵列20的电路使用单组轨道电压(例如0和2伏)，并且谐振电路40在0伏与2伏之间振荡。然而，也可以使用其它轨道电压值，并且SRAM电路的不同部分可以使用不同的轨道电压。
例如，在另一个实施例中，SRAM单元10中的反相器使用1伏和2伏的轨道电压，因此用于读位线RBIT-1、RBIT-2、RBIT-3、RBITn-1、RBITn-2和RBITn-3的轨道电压是1伏和2伏。在该实施例中，读位线通常被耦接到差分放大读位线电压的读出放大器SA-1到SA-3(图8)，以提供具有0伏和3伏的轨道电压的输出信号DOUT-1到DOUT-3。一对内的每个读位线通常被耦接到该对内的另一读位线(例如，位线RBIT-2经由开关S22-2耦接到位线RBITn-2)且除了在读取周期期间，处于中间电压，例如1.5V。这减少了读取周期期间读位线电压增加或减少到其期望的轨道电压所需的时间量。而且，在该实施例中，谐振电路40在0伏与3伏之间振荡，并且保持器电路K使用0伏和3伏的轨道电压。
如上使用不同轨道电压描述的实施例具有许多优点。首先，因为信号RSR的电压摆动超过SRAM单元10的反相器INV1和INV2的轨道电压，所以写脉冲P的时序要求比如果信号RSR的电压摆动等于反相器INV1和INV2的轨道电压时的时序要求宽松。这是因为信号RSR处于用于驱动反相器INV1和INV2的适当值的时间段较宽。
此外，因为信号RSR的电压摆动超过SRAM单元10的反相器INV1和INV2的轨道电压，所以晶体管MN10和MN11可以比信号RSR的电压摆动等于反相器INV1和INV2的轨道电压情形下所需的晶体管更小。这是因为信号RSR的较大电压摆动允许晶体管MN10和MN11对较高的导通电阻有更大的容忍。
如上所述，上述示例仅仅是说明性的，并且可以结合本发明使用不同的轨道电压和电压摆动。此外，在一些实施例中，信号RSR的电压摆动等于反相器INV1和INV2以及保持器电路K的轨道电压。
使用一个写位线的替代实施例
本发明的替代实施例使用一个写位线WBIT和一个开关S10来写入SRAM单元(即，不包括开关S11和位线WBITn)。在这个实施例中，因为在线路WBITn上的信号与反相器INV2的输出信号之间不存在争用，所以不需要包括电阻器R2。在该实施例中，可以应用二进制DC电压驱动器，例如上面讨论的驱动器DRV、DRVn。
可替代地，可以使用谐振器来驱动位线，并且当信号RSR为高(如果想要写入二进制1)或者低(如果想要写入二进制0)时接通开关S10。因此，这个实施例包括控制开关S10的时序以确定将哪个二进制值写入单元。
可替代地，可以使用单个写位线并且将写位线耦接到信号RSR或第一二进制电压电平(取决于写入到单元的数据)，并且在信号RSR处于与第一二进制电压电平相反的第二二进制电压电平时将该写位线耦接到单元。
虽然已经详细描述了本发明，但是本领域技术人员将认识到，在不脱离本发明的精神和范围的情况下，可以在形式和细节上进行改变。例如，可以独立于本发明的其它方面来实践本发明的不同方面。因此，在一个实施例中，SRAM阵列包括诸如电阻器R1、R2的电阻器以在写入期间减小功耗，而不使用谐振电路来驱动写位线。在另一个实施例中，谐振电路驱动写位线但不包括电阻器R1、R2。可以使用不同的电压和电阻值。根据本发明的SRAM单元可以被结合到具有不同行和列数的不同尺寸的阵列中。SRAM单元可以单独地在一行阵列中使用，也可以单独地在一列阵列中使用。阵列内的不同单元可以使用本发明，而其它单元可以不使用本发明。不同类型的谐振器，包括晶体谐振器和LC谐振器，可以与本发明结合使用。可以使用不同类型的谐振材料(例如，如发布于Wessendorf，第7栏第6-24行的美国专利7,183,868中所述，通过引用并入本文)。在一些实施例中，写位线的电容使谐振器谐振。可以由不同类型的设备提供地址和数据信号。可以使用单个N沟道晶体管(例如，诸如晶体管MN10至MN14)或并联连接的N和P沟道晶体管对来实现各种开关。因此，所有这些修改都在本发明的范围内。

Claims (20)

1.一种结构，包括：
谐振电路，用于在谐振器输出引线上提供谐振输出信号；
SRAM单元，包括第一输入引线、第二输入引线和电源引线；
一组开关，用于将所述谐振输出信号提供至所述第一输入引线并将静态二进制电压提供至所述第二输入引线，从而将第一值存储在所述SRAM单元中，以及用于将所述谐振输出信号提供至所述第二输入引线并将所述静态二进制电压提供至所述第一输入引线，从而将与所述第一值相反的第二值存储在所述SRAM单元中，在所述谐振输出信号和所述静态二进制电压被施加到所述第一输入引线和第二输入引线时，所述SRAM单元接收所述电源引线上的DC电压。
2.根据权利要求1所述的结构，其中所述SRAM单元包括：
第一反相器，所述第一输入引线为所述第一反相器的输入引线，所述第一反相器具有输出引线；
第二反相器，所述第二输入引线为所述第二反相器的输入引线，所述第二反相器具有输出引线；
第一电阻器，耦接在所述第二反相器的所述输出引线与所述第一反相器的所述输入引线之间；
第二电阻器，耦接在所述第一反相器的所述输出引线与所述第二反相器的所述输入引线之间；
所述第一电阻器减少所述第一输入引线上的信号与所述第二反相器的输出信号之间的争用，所述第二电阻器减少所述第二输入引线上的信号与所述第一反相器的输出信号之间的争用。
3.根据权利要求2所述的结构，其中所述一组开关包括第一开关、第二开关、第三开关和第四开关，所述结构还包括：
第一位线，所述第一开关耦接在所述第一反相器的输入引线与所述第一位线之间；
第二位线，所述第二开关耦接在所述第二反相器的输入引线与所述第二位线之间，
其中所述第三开关和所述第四开关将所述谐振输出信号提供至所述第一位线或所述第二位线中的一个，
其中所述第一电阻器和所述第二电阻器降低用于将数据写入到所述SRAM单元所需的电流的量。
4.根据权利要求1所述的结构，其中所述谐振输出信号为正弦波。
5.根据权利要求1所述的结构，还包括数据输入引线，用于接收数据输入信号，所述一组开关响应于所述数据输入信号为第一状态，将所述谐振输出信号提供至所述第一输入引线并将所述静态二进制电压提供至所述第二输入引线，从而将第一值存储在所述SRAM单元中，所述一组开关响应于所述数据输入信号为与所述第一状态相反的第二状态，将所述谐振输出信号提供至所述第二输入引线并将所述静态二进制电压提供至所述第一输入引线，从而将与所述第一值相反的第二值存储在所述SRAM单元中。
6.根据权利要求1所述的结构，还包括第一写位线和第二写位线，以及用于接收输入信号的数据输入引线，所述一组开关包括：
第一开关，用于将来自所述第一写位线的数据加载到所述SRAM单元的所述第一输入引线；以及
第二开关，用于将来自所述第二写位线的数据加载到所述SRAM单元的所述第二输入引线；
第三开关，用于响应于所述输入信号为第一状态而将所述谐振器输出引线耦接到所述第一写位线；
第四开关，用于响应于所述输入信号为与所述第一状态相反的第二状态而将所述谐振器输出引线耦接到所述第二写位线；
第五开关，用于响应于所述输入信号为所述第二状态而将所述二进制电压施加至所述第一写位线；以及
第六开关，用于响应于所述输入信号为所述第一状态而将所述二进制电压施加至所述第二写位线。
7.根据权利要求6所述的结构，其中所述谐振输出信号按照频率谐振，由所述谐振电路的总负载电容控制所述谐振输出信号的所述频率，所述总负载电容的至少一部分包括所述第一写位线和所述第二写位线中至少一个的电容，当连接到所述谐振器输出引线的所述写位线改变时，所述总负载电容基本上保持恒定。
8.根据权利要求1所述的结构，还包括：
第一写位线和第二写位线；
第一开关，用于将所述谐振器输出引线耦接到所述第一写位线；以及
第二开关，用于将所述谐振器输出引线耦接到所述第二写位线；
并且其中所述SRAM单元是一列SRAM单元的一部分，每个所述SRAM单元具有用于将第一SRAM单元输入引线耦接到所述第一写位线的开关和用于将第二SRAM单元输入引线耦接到所述第二写位线的开关，将来自所述第一写位线和所述第二写位线的数据加载到所述SRAM单元中选定的一个中。
9.根据权利要求8所述的结构，还包括保持器电路，倾向于将所述第一写位线和第二写位线的所述电压保持为恒定状态。
10.根据权利要求6所述的结构，其中所述谐振电路包括晶体，所述谐振输出信号按照频率谐振，所述第一写位线和所述第二写位线呈现电容，至少一个所述写位线的电容与所述晶体协作以建立所述谐振输出信号的所述频率。
11.如权利要求6所述的结构，其中将多个写位线耦接到所述谐振器电路，所述多个写位线包括所述第一写位线和所述第二写位线，被耦接到所述谐振器电路的所述写位线的电容使得所述谐振器电路谐振。
12.一种方法，包括：
提供具有第一输入引线、第二输入引线和电源引线的SRAM单元；
将来自谐振电路的谐振信号施加到所述第一输入引线，将静态二进制电压施加到所述第二输入引线，并将来自所述第一输入引线和第二输入引线的数据加载到所述SRAM单元中，以将第一值存储在所述SRAM单元中；
将所述谐振信号施加到所述第二输入引线，将所述静态二进制电压施加到所述第一输入引线，并将来自所述第一输入引线和第二输入引线的数据加载到所述SRAM单元中，以将与所述第一值相反的第二值存储在所述SRAM单元中；以及
当所述谐振信号和所述静态二进制电压被施加到所述SRAM单元的数据输入引线时，将DC电压施加到所述电源引线。
13.根据权利要求12所述的方法，其中，所述SRAM单元包括第一反相器和第二反相器，所述第一反相器的输出引线通过第一电阻器耦接至所述第二反相器的输入引线，所述第二反相器的输出引线通过第二电阻器耦接至所述第一反相器的输入引线，所述第一输入引线为所述第一反相器的所述输入引线，所述第二输入引线为所述第二反相器的所述输入引线，所述方法还包括：
利用所述第一电阻器和所述第二电阻器限制用于将数据写入到所述SRAM单元所需的电流的量。
14.根据权利要求13所述的方法，其中，所述SRAM单元被并入SRAM单元的列中，所述列内的每个所述SRAM单元包括具有输入引线和输出引线的第一反相器、具有输入引线和输出引线的第二反相器、耦接在所述第二反相器的所述输出引线与所述第一反相器的所述输入引线之间的第一电阻器、耦接在所述第一反相器的所述输出引线与所述第二反相器的所述输入引线之间的第二电阻器，所述列包括第一写位线和第二写位线，所述方法还包括：
用所述谐振信号驱动所述第一写位线和第二写位线，并且其中将所述谐振信号施加到所述第一输入引线的动作包括将所述第一写位线耦接到所述列内所述SRAM单元中一个SRAM单元的所述第一反相器的所述输入引线，并且将所述静态二进制电压施加到所述第二输入引线的动作包括将所述静态二进制电压施加到所述第二写位线并将所述第二写位线耦接到所述列内的所述一个SRAM单元的所述第二反相器的所述输入引线。
15.根据权利要求12所述的方法，其中所述SRAM单元是阵列的一部分，所述阵列包括第一位线和第二位线，所述方法还包括：
接收数据信号；
响应于所述数据信号为第一状态，将所述谐振信号施加到所述第一位线并将所述静态二进制电压施加到所述第二位线，以及响应于所述数据信号为第二状态，将所述谐振信号施加到所述第二位线并将所述静态二进制电压施加到所述第一位线；
将所述第一位线耦接到所述第一输入引线；以及
将所述第二位线耦接到所述第二输入引线。
16.根据权利要求15所述的方法，其中所述谐振电路包括LC电路，所述谐振信号按照频率谐振，所述第一位线和所述第二位线呈现电容，并且其中所述位线的电容在被耦接以接收所述谐振信号时，与所述LC电路协作以建立所述谐振信号的所述频率。
17.根据权利要求16所述的方法，其中所述位线的所述电容当被耦接以接收所述谐振信号时使所述LC电路谐振。
18.根据权利要求15所述的方法，其中所述谐振电路包括晶体，所述第一位线和所述第二位线呈现电容，并且其中所述位线的所述电容在耦接以接收所述谐振信号时，与所述晶体协作以建立所述谐振信号的频率。
19.根据权利要求15所述的方法，其中，保持电路被耦接至所述第一位线和所述第二位线，所述保持电路倾向于将所述第一位线和第二位线的电压保持为恒定状态。
20.根据权利要求15所述的方法，还包括在数据输入引线接收数据输入信号，其中将来自所述谐振电路的所述谐振信号施加到所述第一输入引线并将所述静态二进制电压施加到所述第二输入引线的动作包括通过响应于所述数据输入信号为第一状态而完成，并且将所述谐振信号施加到所述第二输入引线并将所述静态二进制电压施加到所述第一输入引线的动作响应于所述数据输入信号为与所述第一状态相反的第二状态而完成。
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