KR100831489B1

KR100831489B1 - 메모리 셀, 메모리 셀 제어 방법 및 저장 매체

Info

Publication number: KR100831489B1
Application number: KR1020060071960A
Authority: KR
Inventors: 크리스토프 차누소트; 빈센트 고우인
Original assignee: 인피니언 테크놀로지스 아게
Priority date: 2005-08-05
Filing date: 2006-07-31
Publication date: 2008-05-22
Also published as: KR20070016965A

Abstract

메모리 셀은 비트 라인(101)과, 액세스 가능 메모리 소자(107)와, 비트 라인과 액세스 노드(105) 사이에 결합된 활성 가능 스위치(103)와, 제 1 활성 기간내에 활성 가능 스위치(103)를 활성화시키고 제 2 활성 기간내에 활성 가능 스위치(103)를 활성화시키고 동일 액세스 동작 동안에 액세스 가능 메모리 소자를 액세스할 때 적어도 1회 활성 가능 스위치(103)를 불활성화시키도록 구성되는 제어기(115)를 포함한다.

Description

메모리 셀, 메모리 셀 제어 방법 및 저장 매체{MEMORY CELL}

도 1은 본 발명의 실시 예에 따른 메모리 셀을 나타낸 도면,

도 2는 안정성 관련 수율 손실을 나타낸 도면,

도 3은 복구 기간들을 가진 본 발명의 파형을 나타낸 도면,

도 4는 복구 기능이 있는 워드 라인 신호의 전압에 대한 시뮬레이션 예시도,

도 5a는 본 발명의 실시 예에 따른 제어기의 블럭도,

도 5b는 본 발명의 실시 예에 따른 제어기의 블럭도,

도 6은 도 5a의 제어기에 따른 신호의 타이밍도,

도 7은 본 발명의 실시 예에 따른 메모리 셀을 나타낸 도면,

도 8은 도 7의 메모리 셀과 관련된 신호들을 나타낸 도면,

도 9는 본 발명의 실시 예에 따른 타이밍도,

도 10은 본 발명의 실시 예에 따른 타이밍도,

도 11은 본 발명의 실시 예에 따른 제어기를 나타낸 도면,

도 12는 도 11의 제어기와 관련된 신호들을 나타낸 도면.

본 발명은 메모리 셀에 관한 것으로, 특히 휘발성 메모리 셀에 관한 것이다.

메모리 셀을 액세스할 때, 저장 정보를 나타내는 전위에는, 예를 들어 액세스 장치로 인한 추가 전위가 부가된다. 따라서, 저장된 정보를 나타내는 전위가 변경되어, 셀의 불안정성을 초래하고, 후속적으로 정보 손실로 이어지는데, 그 메모리 셀이 정보 비트를 저장하는 래치를 구비할 경우에 특히 그러하다. 국소적 프로세스 변동으로 인해, 예를 들어, SRAM(Static Random Access Memory)의 불안정성은 저전압에서의 메모리 블럭들의 수율을 감소시키는 주요한 요소이다. 그 프로세스 변동은 메모리 셀의 기록 기능 및 그의 판독 전류에 추가적인 영향을 미친다(예를 들어, 그 둘이 누적되면 2배의 수율 손실이 발생함). 따라서, 셀의 불안정성 가능성은 액세스 신뢰성을 감소시킨다.

셀의 불안정성을 방지하고 액세스 신뢰성을 증가시키기 위해, 셀 공급의 동적 VDD 스위칭이 수행된다. 예를 들어, 판독 동작과 같은 액세스 동작 동안, 메모리 셀에서의 VDD는 주변 VDD보다 더 높지만, 기록 동작 동안에는 메모리 셀의 선택된 컬럼에서의 VDD는 기록 동작이 가능하도록 정격 VDD로 스위칭 백(switching back)된다.

그러나, 셀 공급의 동적 VDD 스위칭의 경우에는 다른 VDD 전압을 제공하기 위해 추가 전압 공급이 필요하다는 단점이 있다.

또한, 저장된 정보를 나타내는 전위의 변경은, 여러 장치들이, 예를 들어, 그 정보를 판독하기 위해 메모리 소자에 동시에 액세스(이중 액세스)할 때 발생한 다. 또한, 액세스 장치들 중 한 장치는, 메모리 셀에 동시에 액세스를 시도하는 다른 액세스 장치가 메모리 셀을 액세스하는 것을 방해하는데, 이는 예를 들어, 그 액세스 장치로 인해 발생된 추가 전압(전위) 때문이다. 그러므로, 액세스 신뢰성이 감소된다. 일반적으로, 2가지 유형의 작용이 판별될 수 있다. 불안정성의 경우 저장된 값은 손상되기 쉽다. 판독 불신의 경우, 액세스 트랜지스터는 저장 노드의 전위가 변경되며, 비트 라인에 전달될 수 있는 전류나 전하가 감소되어 판독 신뢰성이 저하되는데, 이는 감지 마진(sensing margin)이 저하되기 때문이다.

그러나, 멀티-포트 SRAM 메모리, 특히, 이중-포트 SRAM 메모리가 칩 고안에 종종 채용된다. 예를 들어, 메모리 장치가 비트 라인 및 워드 라인(WLA, WLB)을 통해 액세스되는 2개의 포트(A,B)에 있어서 예를 들어 이중 판독 동작 동안에, 메모리 소자의 로우 어드레스(row address)가 동일하게 되면 가장 위험한 동작이 이루어진다. 이 경우, 동일 비트 셀 로우의 2 워드 라인들(WLA, WLB)이 동시에 선택된다. 이중 판독 동작의 신뢰성은, 특히 딥 서브미크론 기술(deep submicron technology)의 경우에 저 전압(예를 들어, 0.7볼트)에서 낮아지는데, 임계 전압이 저 전압에 비해 높을 경우에 특히 그러하다.

이중 액세스 동작 동안의 액세스 신뢰성을 높이기 위해, 메모리 셀을 변경할 수 있는데, 이는 비용 증가와 관련된다. 또한, 다른 액세스 장치가 액세스 동작을 완료한 후에 소정 액세스 장치가 메모리 소자를 액세스함으로서 동시 액세스를 피할 수 있는데, 이는 전체 평가 시간(total assess time)의 증가 및 가요성의 감소와 관련된다.

알려진 방법이 다른 액세스 시나리오를 위해 액세스 신뢰성을 증가시키는 다른 해법을 제공하지만, 그 해법은 복잡성을 증가시키고 가요성을 감소시키는 단일 및 이중 액세스 동작으로 구현되어야 한다.

본 발명의 목적은 다른 액세스 시나리오에 있어서 메모리 셀을 신뢰성 있게 액세스하는 공통적 개념을 제공하는 데 있다.

이러한 목적은 독립 청구항의 특징에 의해 달성된다.

일 측면에 따르면, 본 발명은, 비트 라인과, 정보를 저장하는 SRAM 소자와 같은 액세스 가능 메모리 소자를 포함하는 메모리 셀을 제공한다. 액세스 가능 메모리 소자는, 예를 들어, 저장된 정보를 판독하는 액세스 가능 메모리 소자를 액세스하는 액세스 노드를 포함한다. 비트 라인은 활성 가능 스위치를 통해 액세스 가능 메모리 소자의 액세스 노드에 결합되며, 활성 가능 스위치는 활성화되면(예를 들어, 활성 가능 스위치가 스위칭 온되면) 액세스 노드에 비트 라인을 접속시키거나 불활성화되면(예를 들어, 활성 가능 스위치가 스위칭 오프되면) 비트 라인을 액세스 노드로부터 접속 해제하도록 구성된다.

메모리 셀은 액세스 동작 동안에 메모리 소자를 액세스하는 활성 가능 스위치를 활성화시키도록 구성된 제어기를 더 포함한다. 본 발명에 따르면, 제어기는 동일 액세스 동작 동안에 액세스 동작을 적어도 1회 인터럽트하도록 구성된다. 보다 구체적으로, 제어기는 제 1 활성 기간내에 활성 가능 스위치를 활성화시키고, 제 2 활성 기간내에 활성 가능 스위치를 활성화시키며, 동일 액세스 동작 동안에 액세스 가능 메모리 소자를 액세스할 경우에 활성 가능 스위치를 적어도 1회 불활성화시키도록 구성된다.

본 발명은, 메모리 셀을 액세스할 때 액세스 동작을 적어도 1회 인터럽트할 경우에 액세스 신뢰성이 증가될 수 있다는 조사 결과에 기반한다.

본 발명에 따르면, 제어기는 제 1 활성 기간내에 활성 가능 스위치를 활성화시키고, 제 2 활성 기간내에 활성 가능 스위치를 활성화시키며, 동일 액세스 동작 동안에 액세스 가능 메모리 소자를 액세스할 경우에 활성 가능 스위치를 적어도 1회 불활성화시키도록 구성된다. 다시 말해, 단일 액세스 동작은 메모리 셀을 액세스할 때 적어도 1회 인터럽드된다.

예를 들어, 불활성 기간(활성 해제 기간, 인터럽트)은, 액세스 동작 동안에 메모리 셀이 액세스되는 활성 기간보다 훨씬 짧다. 그러므로, 통상적인 액세스 기간보다 짧은 활성 기간 동안 메모리 셀을 액세스할 때 발생하는 전위 변경이 반대로 된다. 그러므로, 셀의 불안정성을 일으키는 큰 전위 변경이 방지된다. 다시 말해, 셀은 활성 해제 기간동안에 복구 처리된다. 놀라운 것은, 예를 들어, 셀에 의해 제공된 판독 전류와 같은 액세스 전류가 크게 줄어들지 않으며, 그에 따라 저장된 정보의 검출 기능에 부정적인 영향을 주지 않는다는 것이다.

일 측면에 따르면, 본 발명은 2가지 현상, 즉, 셀 불안정성과 셀 복구의 속도 차이를 이용한다. 예를 들어, 메모리 셀을 액세스할 때 활성화되는 패스 게이트(pass gate)와 풀 다운 트랜지스터(pull-down transistor) 또는 NMOS/PMOS 인버 터가 충돌할 때의 충돌 전류에 의해 구동되기 때문에(느린 포지티브 피드백 루프), 셀 불안정성이 특히 저 전압(예를 들어, 0.7볼트)에서 발생하는 느린 현상임을 알게 되었다. 이들 전류는 낮다(과구동(overdriven)되는 로우 게이트(low gate)로 인해 트랜지스터를 약하게 구동함). 다른 한편, 예를 들어, 워드 라인이 스위칭 오프되는 경우에 (예를 들어, 패스 게이트가 불활성화될 때) 발생하는 셀 복구는 비교적 빠른데, 그 이유는 충돌없는 강한 전류가 수반되기 때문이다. 예를 들어, 셀 불안정성은 6ns 소요되지만, 셀의 복구는 0.2ns 소요된다. 따라서, 0.2 내지 0.3의 불활성 기간은 액세스 동작동안에 셀을 안정화시키기에 충분하다. 그에 대응하여, 예를 들어, 셀의 불안정성을 방지하기 위해서는, 셀의 컨텐츠가 능동적으로 액세스되는 동안 활성 기간이 6ns를 초과하지 않도록 하는 것이 바람직하다.

본 발명에 따르면, 액세스 동작은, 예를 들어, 메모리 소자에 저장된 정보 비트가 감지되는 동안의 단일 판독 동작이다. 다시 말해, 액세스 동작은, 단일 액세스 사이클 동안에 정보 비트를 판독하기 위해 메모리 소자가 액세스되는 동작이다.

일 측면에 따르면, 불활성 기간은 제 1 활성 기간과 제 2 활성 기간보다 더 짧다. 예를 들어, 제 1 활성 기간 또는 제 2 활성 기간과 불활성 기간의 비율은 1:20 내지 1:5 이며, 예를 들어, 1:10이다. 제어기는 액세스 동작을 적어도 3개의 단계로 분할하도록 구성된다. 각 단계는 활성 또는 불활성 기간과 관련된다. 일 측면에 따르면, 제 1 활성 기간의 지속 시간과 제 2 활성 기간의 지속 시간은 동일하다. 그러나, 제 1 활성 기간의 지속 시간과 제 2 활성 기간의 지속 시간은 서로 달라질 수 있으며, 예를 들어, 불활성 기간 다음의 제 2 활성 기간이 제 1 활성 기간의 지속 시간보다 짧게 될 수 있다.

메모리 셀(메모리 소자)에 대한 이중 액세스동안에 액세스 신뢰성을 높이는데 동일한 본 발명의 개념이 적용될 수 있다. 본 발명의 일 측면에 따르면, 이중 액세스 동작 동안에 적어도 하나의 불활성 기간이 도입된다. 따라서, 적어도 불활성 기간에 의해 결정되는 소정 시간 기간동안에는 충돌을 일으키지 않으면서, 또 다른 액세스 장치가 불활성 기간동안에 메모리 소자를 액세스할 수 있다.

본 발명의 일 측면에 따르면, 불활성 기간은 제 1 활성 기간 및 제 2 활성 기간과 동일할 수 있다. 이 경우, 제어기는 액세스 동작을 3개의 동일 단계로 분할하도록 구성되며, 이때 각 단계는 소정 활성 기간 또는 불활성 기간과 관련된다. 이 경우, 불활성 기간은, 충돌없이 메모리 셀(메모리 소자)을 이중 액세스할 수 있도록 충분히 길다.

따라서, 본 발명에 따른 불활성 기간은 액세스의 신뢰성을 높이는데 기여하는데, 그 이유는, 예를 들어, 메모리 셀이 액세스 동작 동안에 안정화되기 때문이다. 예를 들어, 메모리 소자에 저장된 정보는 액세스 노드에서 특정의 전위(예를 들어, 0V, 0.7V, 3V 또는 5V)로 표시된다. 그 정보를 판독하기 위해서, 제어기는 스위치를 활성화시키며, 그에 따라 비트 라인이 액세스 노드에 결합됨으로서 비트 라인으로 전위가 전달된다. 그러나, 제 1 활성 기간동안에, 예를 들어, 스위치를 형성하는 트랜지스터의 임계 전압으로 인해 발생하는 다른 전위가 부가됨으로서, 그 특정 전위는 변경된다. 예를 들어, 액세스 노드에서의 전위는, 예를 들어, 0V부터 시작하여 액세스 동작 동안에 상승한다. 액세스 노드에서의 전위가 임계 전위, 예를 들어, 0.3V 또는 0.5V를 초과할 때의 셀 불안정성을 방지하기 위해, 액세스 동작이 인터럽트되어 셀의 복구를 실행하고, 그 동안에 전위는 대략 0V로 다시 안정화된다. 액세스 동작을 인터럽트하기 위하여, 스위치는 제 1 활성 기간후에 활성 가능 스위치를 불활성화시키고 그 불활성 기간동안에 불활성화 상태를 유지시킨다.

불활성 기간은, 액세스 노드에서의 전위가 특정 전위로 복귀하는데 필요한, 즉, 액세스 노드에서의 전위가 약 0V로 안정화되는데 필요한 복구 시간에 의해 결정된다. 예를 들어, 불활성 기간은 0.1ns 내지 0.5ns 범주내이다. 제 1 활성 기간은, 예를 들어, 0.1ns -10ns 동안 또는 0.3ns 동안 지속된다. 예를 들어, 제 2 활성 기간은 제 1 활성 기간의 바로 다음이다. 이 경우, 제 1 활성 기간과 제 2 활성 기간은, 셀의 안정화를 위해, 불활성 기간 다음에 온다.

그러나, 불활성 기간은, 제 1 활성 기간동안에 메모리 소자를 액세스할 때 저장된 정보를 나타내는 특정 전위(예를 들어, 0V 또는 0.7V)의 단지 일부(예를 들어, 30% -50%)만이 비트 라인으로 전달되도록 제 1 활성 기간 및 제 2 활성 기간을 분할할 수 있다. 후속하여, 불활성 기간동안에는 특정 전위가 리프레쉬(refresh)된다. 후속하여, 제 2 활성 기간동안에는 (리프레쉬된) 특정 전위의 적어도 일부가 다시 판독될 수 있다.

메모리 소자를 신뢰성있게 액세스하기 위한 충분한 다수의 활성 기간들을 제공하기 위해, 제어기는 동일 액세스 동작(동일 액세스 사이클) 동안, 예를 들어, 동일 판독 동작 동안에, 다수의 활성 기간들내에 활성 가능 스위치를 활성화시키고 추가적인 다수의 불활성 기간들내에 활성 가능 스위치를 불활성화시키도록 구성된다. 예를 들어, 하나의 불활성 기간이 2개의 연이은 활성 기간들을 분리하도록 불활성 기간들의 추가적인 수는 활성 기간들의 수보다 작을 수 있다. 불활성 기간들의 추가적인 수와 활성 기간들의 수는 동일할 수 있다. 이 경우, 활성 기간 및 불활성 기간은 상호 연동하며, 소정 불활성 기간은 2개의 연이은 활성 기간들을 분리한다.

일 측면에 따르면, 제어기는 액세스 동작 동안에 메모리 소자에 의해 제공된 액세스 전류(예를 들어, 판독 전류)의 열화에 의거하여 활성 기간들의 수 및/또는 불활성 기간들의 수를 결정하도록 구성된다. 액세스 전류는 액세스 노드에서의 특정 전위에 의존한다. 따라서, 특정 전위의 변경으로 인해 전류가 변경된다.

예를 들어, 제어기는 액세스 전류의 진폭을 검출하고 그 진폭과, 예를 들어 초기 전류의 70%, 80% 또는 90%의 임계값을 비교하도록 구성된다. 액세스 전류의 진폭이 하나의 활성 기간동안에 임계값 미만으로 떨어지면, 셀의 안정화를 위해 불활성 기간이 제공된다. 반대로, 제어기는, 전류의 진폭이 임계값을 초과하면, 활성 기간을 도입하도록 구성된다.

액세스 동작의 지속 시간을 결정하거나, 활성 기간의 수를 결정하기 위하여, 제어기는, 예를 들어, 액세스 동작 동안에 메모리 소자의 작용을 모방하기 위하여 커패시터를 통해 그라운드에 결합되는 더미 비트 라인(dummy bitline)을 포함한다. 따라서, 제어기는 특정 전위로부터 시작하여 커패시터를 통해 더미 비트 라인을 방전시킴으로서 더미 비트 라인의 방전 시간을 결정하도록 구성된다. 따라서, 활성 기간의 지속 시간은 방전 시간에 의거하여 결정되며, 그 동안에는 더미 비트 라인에서의 전위가 초기의 특정 전위의 50%까지 떨어진다. 제어기는 메모리 소자를 안정화시키기 위해 불활성 기간을 도입한다. 바람직하게, 비트 라인은 다시 충전된다.

그러나, 제어기는 방전 시간에 의거하여 활성 기간들의 수를 포함하는 액세스 동작의 지속 시간을 결정하도록 구성된다. 예를 들어, 액세스 동작 동안에 활성 기간들의 수 및 불활성 기간의 추가적인 수가 제공된다. 현재 포착된 전위가 특정 전위를 나타내도록 보장하기 위해, 제어기는 활성화 및 불활성 기간 패턴에 따라 더미 비트 라인을 충방전시키고, 결과하는 전위가 제 1 메모리 상태(예를 들어, 0V의 특정 전위)를 나타내는 제 1 전위에 가까운지 또는 제 2 메모리 상태(예를 들어, 0.7V의 특정 전위)에 가까운지를 결정하기 위해 더미 비트 라인에서의 현재 전위를 검출하도록 구성된다.

액세스 동작의 지속 시간을 결정하기 위해, 일 측면에 따르면, 제어기는 상술한 더미 비트 라인 또는 커패시터를 통해 그라운드에 결합된 다른 더미 비트 라인을 포함하는 제 1 타이밍 회로를 포함한다. 제 1 타이밍 회로는 상술한 바와 같이, 커패시터의 방전율 또는 방전 시간에 기초하여 활성 기간들의 수 또는 액세스 동작의 지속 시간을 결정하도록 구성된다.

불활성 기간의 추가적인 수를 결정하기 위해, 제어기는 불활성 기간의 추가적인 수를 결정하도록 구성된 제 2 타이밍 회로를 포함한다. 예를 들어, 특정 타이밍 회로는 커패시터를 통해 그라운드에 결합된 더미 비트 라인을 포함하며, 그에 따라 제 2 타이밍 회로는 상술한 바와 같이 커패시터의 방전율 또는 방전 시간에 기초하여 불활성 기간의 지속 시간을 결정하고, 그에 대응하여 불활성 기간의 지속 시간 및 그에 대응한 또 다른 불활성 기간의 수를 결정한다. 예를 들어, 제 2 타이밍 회로는 제 1 타이밍 회로의 출력에 의해 트리거된다. 또한, 제 2 타이밍 회로는 활성 기간의 지속 시간을 결정한다.

다른 측면에 따르면, 메모리 셀은 추가 비트 라인과, 추가 활성 가능 스위치를 포함하는데, 이때 추가 활성 가능 스위치는 추가 비트 라인과 메모리 소자의 액세스 노드사이에 결합된다. 그러므로, 비트 라인 및 추가 비트 라인을 통해 메모리 소자를 동시에 액세스하는 것이 실행되어, 동일 액세스 노드에서의 특정 전위를 판독할 수 있게 된다.

추가 활성 가능 스위치는, 제어기에 의해 활성화될 경우에, 액세스 노드에 추가 비트 라인을 접속하도록 구성되고/되거나 불활성화될 경우에 액세스 노드로부터 추가 비트 라인을 접속 해제하도록 구성된다.

제어기는 추가 액세스 동작 동안 메모리 소자를 액세스할 때 제 3 활성 기간내에 추가 활성 가능 스위치를 활성화하도록 구성되는데, 이때, 제 3 활성 기간 동안에는 추가 스위치가 활성화되고, 제 3 활성 기간은 스위치의 불활성 기간과 적어도 부분적으로 겹치며, 그에 따라 적어도 불활성 기간동안에는 동일 액세스 노드를 통해 메모리 소자에 대한 동시 액세스가 방지된다.

제어기는, 예를 들어, 판독 동작과 같은 동일 액세스 동작 동안에 액세스 노드를 통해 메모리 소자를 액세스할 때 추가적인 불활성 기간 동안에 추가 스위치를 불활성화하도록 구성된다. 제어기는 추가 스위치가 활성화되는 제 1 또는 제 2 활성 기간의 적어도 일부 동안에 추가 스위치를 불활성화하도록 구성되며, 그에 따라 추가 스위치의 추가 불활성 기간은 스위치의 제 1 활성 기간 및/또는 제 2 활성 기간과 적어도 부분적으로 겹치게 된다.

다른 측면에 따르면, 제 1 활성 기간과, 제 2 활성 기간 및 제 3 활성 기간은 동일하다. 또한, 스위치와 관련된 불활성 기간 및 추가 스위치와 관련된 추가 불활성 기간은 동일하다. 활성 기간 및 불활성 기간은 상술한 시간 범주내에 있다. 그러나, 제 1 활성 기간과, 제 2 활성 기간과, 제 3 활성 기간과, 불활성 기간 및 추가 불활성 기간이 동일할 수 있다.

그러나, 제 3 활성 기간은 제 1 활성 기간 및/또는 제 2 활성 기간보다 더 길 수 있다. 예를 들어, 제 3 활성 기간은 제 1 활성 기간의 2배 또는 제 2 활성 기간의 2배일 수 있다.

일 측면에 따르면, 제어기는 스위치 및 추가 스위치를 동시에 액세스하도록 구성되며, 그에 따라 메모리 소자는 비트 라인 및 추가 비트 라인을 통해 동시에 액세스될 수 있다. 불활성 기간 또는 활성 기간 때문에, 적어도 소정의 시간 기간이 주어지고, 그 동안에는 액세스 노드에 대한 단일 액세스가 실행된다.

제어기는, 예를 들어, 판독 인에이블 신호가 존재하는 추가 액세스 동작의 시작을 검출하여 추가 액세스 동작을 검출하고, 결과하는 타이밍 패턴이 적시에 서로에 대해 시프트되도록 추가 액세스 동작을 지연시키도록 구성된다. 예를 들어, 제어기는, 예를 들어, 추가 스위치에 인가할 수 있는, 예를 들어, 판독 인에이블 신호를 검출함에 의해 추가 액세스 동작을 검출하고, 추가 액세스 동작의 시작을 나타내는 검출 신호를 출력하도록 구성된다. 제어기는 검출 신호에 응답하여 추가 액세스를 지연시키도록, 즉, 추가 스위치의 활성화를 지연시키도록 구성된다. 일 측면에 따르면, 검출기는 추가 액세스 동작을 지연시키도록 구성된다. 액세스 동작을 지연시키는 동안, 추가 스위치가 능동적으로 활성화되는 제 3 활성 기간은 스위치의 불활성 기간을 향해 지연된다. 예를 들어, 그 지연은 0ns 내지 3ns 범주내에 있다.

서로에 대한 제 1 활성 기간과, 제 2 활성 기간 및 제 3 활성 기간의 적시 배열을 결정하고, 불활성 기간들의 적시 배열을 결정하기 위해, 제어기는 카운터와 타이밍 회로를 포함하고, 타이밍 회로는 그라운드에 결합된 커패시터와 더미 비트 라인을 포함한다. 본 발명에 따르면, 카운터에 의해 제공된 출력 값의 지속 시간은, 상술한 바와 같이, 커패시터의 방전 시간에 의해 결정된다. 타이밍 회로는 출력 값을 결정하고, 출력 값에 응답하여, 제 1 활성 기간, 제 2 활성 기간 및/또는 제 3 활성 기간 및/또는 불활성 기간을 결정하도록 구성된다.

일 측면에 따르면, 메모리 셀은 메모리 소자의 다른 액세스 노드와 다른 비트 라인 사이에 결합된 다른 활성 가능 스위치를 포함하며, 다른 활성 가능 스위치는 활성화시에 다른 비트 라인을 다른 액세스 노드에 접속시키거나, 불활성화시에 다른 비트 라인을 다른 액세스 노드로부터 접속 해제시키도록 구성된다. 본 발명에 따른 제어기는 동일 액세스 동작내에서 액세스 노드를 차동적으로 액세스하는 스위치 및 다른 스위치를 동시에 활성화시키거나 불활성화시키도록 구성된다.

따라서, 메모리 셀은 추가 액세스 동작이 차동적으로 실행될 수 있도록 다른 비트 라인 및 다른 스위치를 포함한다.

예를 들어, 액세스 메모리 소자는 랜덤 액세스 메모리 소자(RAM) 또는 스태틱 랜덤 액세스 메모리 소자(SRAM)이다.

본 발명의 장점은, 불안정성과 관련된 수율 손실이 크게 줄어들 수 있다는 것이다. 또한 본 발명은, 예를 들어, 추가 전압 공급이 필요치 않기 때문에, 간단하게 구현될 수 있다. 이에 따라 원가가 줄어든다. 또한, 판독 전류에 미치는 불활성 기간의 영향이 줄어들며, 그에 따라 판독 전류에 대한 페널티(pentalty)가 작아질 것으로 기대된다(예를 들어, 10%-15%). 또한, 기록 동작 동안에, 예를 들어, 단일의 좁은 워드 라인 펄스가 인가될 수 있기 때문에 셀 기록 기능이 손상되지 않는다. 본 발명에 따르면, 거의 100%의 저 전압 불안정 결함에서 복구가 기대된다.

제어기를 포함하는 메모리 제어 회로는 그 메모리 제어 회로를 갱신함에 의해 쉽게 구현될 수 있다.

동시 액세스를 방지하는 것과 관련된 본 발명의 개념이 단순한 이유는 2개의 포트가 독립적으로 유지되기 때문이다. 그러므로, 그 포트들간의 우선 순위 관리가 필요치 않으며, 그에 따라 원가 및 제어 오버헤드가 감소된다. 또한, 동일한 구성의 제어가 2 포트에 이용되어 제어 작업을 추가로 단순화시킨다. 또한, 동일 액세스 동작 동안에 적어도 하나의 불활성 기간이 제공되기 때문에, 액세스 시간이 영향을 받지 않는다. 또한, 예를 들어, 불활성 기간(단계 P1)의 종료에서 감지 증폭기가 인에이블될 수 있기 때문에 액세스 노드 또는 추가의 액세스 노드(예를 들 어, 포트 B)에서의 액세스 시간이 감소될 수 있다.

도 1에 도시된 메모리 셀은 활성 가능 스위치(103)를 통해 액세스 가능 메모리 소자(107)의 액세스 노드(105)에 결합된 비트 라인(101)을 포함한다. 메모리 셀은, 또한, 다른 스위치(111)를 통해 액세스 가능 메모리 소자(107)의 액세스 노드(113)에 결합된 다른 비트 라인(109)을 포함한다.

또한, 메모리 셀은 단말(117)과 추가 단말(119)을 가진 제어기(115)를 포함한다. 단말(117)은 스위치(103)의 제어 단말에 결합된다. 단말(119)은 스위치(111)의 제어 단말에 결합된다.

액세스 가능 메모리 소자(107)는 서로간에 접속되어 도 1에 도시된 바와 같이 액세스 가능 메모리 소자(107)내에 배열된 2개의 NMOS 트랜지스터와 2개의 PMOS 트랜지스터를 포함한다. 액세스 가능 메모리 소자(107)는, 예를 들어, SRAM 코어 셀 또는 또 다른 RAM 셀이다. 스위치(103)와 스위치(111)는 NMOS 또는 PMOS 트랜지스터이다.

도 1에 도시된 메모리 셀을 참조하면, 임계 전압(Vt)의 국소적 변동은 프로세스의 본질이며, 예를 들어, 그 장치의 게이트 면적에 의존한다. 메모리를 고려해보면, 표준 편차(시그마(sigma))의 배수는 칩상의 수백만 비트들에 대해 5 내지 6 시그마의 범주내에서 고려되어야 한다.

도 1에 도시된 Vt 부정합 조합은 코어 셀 불안정성에 영향을 미치는데, 그 이유는, 네가티브 Vt 변동 -δVt와 관련된 스위치(103)와 비트 라인(101)을 통해 액세스 가능 메모리 소자(107)를 액세스하는 강한 액세스 장치와, 포지티브 Vt 변동 +δVt와 관련된 약한 풀-다운(pull-down) 장치가 메모리의 콘텐츠를 나타내는 액세스 노드(105)(노드 S)에서의 전위를 변경시키기 때문이다. 예를 들어, "0"이 저장되면, 스위치(103)의 제어 포트에서의 워드 라인(WL)이 선택될 때, "0"을 나타내는 액세스 노드(105)에서의 전위(특정 전위)가 크게 상승한다. 상승한 전위에 의해 액세스 가능 메모리 소자(107)는 플립(flip)되고 그에 따라 저장된 정보가 손실(파괴성 판독)된다.

그러므로, 본 발명은, 안정성, 기록 기능 및 판독 기능이 SRAM 셀의 트랜지스터 크기 측면에서의 절충으로부터 비롯되기 때문에, 예를 들어, 저 전압(예를 들어, 0.7볼트)에서의 셀 기능성을 개선한다. 특히, 본 발명은 메모리 매크로 내부에서 이용되는 경우에, 판독 전류에 대한 페널티가 아주 낮고, 기록 기능에 대해서는 페널티가 전혀 없이 셀의 안정성을 크게 개선한다.

특히, 셀 불안정성은 셀 복구(예를 들어, 0.2ns)에 비해 저속으로 발생하는 현상(예를 들어, 6ns)이다. L90 기술에서의 칩은, 예를 들어, 저 저압에서의 저속 셀 불안정 현상을 나타낸다. 셀 불안정성은, 특히, 긴 워드 라인 펄스(5ns 내지 10ns 보다 긴 펄스)가 이용될 때, 워드 라인 지속 시간에 좌우된다.

도 2에는, 통계적 트랜지스터 파라메타 요동에 기초한 시뮬레이션으로부터 획득한 수율 손실 대 워드 라인 신호 지속 시간의 결과가 도시된다. 그 기술은, 예를 들어, 0.7 볼트 공급에서 90㎚이다. 셀 불안정성을 방지하기 위해, 국소 워 드 라인 펄스 내에 짧은 복구 기간들이 삽입된다. 그 복구들은 주요한 셀 손상 시간보다 짧은 규칙적인 시간 간격으로 발생한다.

도 1을 참조하면, 액세스 가능 메모리 소자(107)에 저장된 정보는, 스위치(103,111)를 동시 활성화시킬 때 비트 라인(101)(BL)과 비트 라인(109)(BLB)을 통해 액세스된다. 스위치(103,111)를 활성화시키기 위해, 워드 라인 신호(WL)는 각 제어 단자에 인가된다. 예를 들어, 판독 프로세스 동안에, 액세스 노드(105)에서의 전위는 스위치(103)를 통해 비트 라인(101)으로 전달된다. 동시에, 다른 액세스 노드(113)(SB)에서의 상보 전위가 스위치(111)를 통해 비트 라인(109)(BLB)으로 전달된다. 예를 들어, 액세스 노드(105)에서의 전위가 VDD이면 다른 액세스 노드(113)에서의 전위는 VSS이며, 또는 그 반대로도 된다.

상술한 바와 같이, 임계 전압(Vt)의 요동으로 인해, 노드(105)에서의 저장된 전위는 도 1에 도시된 임계 전압의 슈퍼포지션(superposition)으로부터 발생하는 다른 전위에 의해 슈퍼임포즈(superimpose)된다. 그러나, 셀 불안정성을 초래하는 전위의 변경은 메모리 셀이 복구되는데 필요한, 즉 전위가 안정화되는데 필요한, 다시 말해, 전위가 저장된 정보를 나타내는 초기 전위로 되돌아 가는데 필요한 기간에 비해 비교적 느린 프로세스라는 것을 알게 되었다.

노드(105) 및 그에 대응하여 노드(113)에서의 전위 변경을 피하기 위해, 액세스 동작을 인터럽트시키는 복구 기간이 제공되어 노드(105,113)에서 비트 라인(101,109)으로 전위를 전달하는 스위치(103,111)를 활성화시키는 2개의 후속하는 펄스들간의 전위를 안정화시킨다. 제어기(115)는 활성 기간들 동안에, 예를 들어, 펄스 방식으로 스위치(103,111)를 동시에 활성화시키도록 구성되며, 각 활성 기간들 다음에는 불활성화 기간이 뒤따르고, 그 불활성화 기간 동안에는, 바람직하게, 제어기(115)가 스위치(103,111)를 동시에 불활성화시킨다.

복구 기간들을 도입하기 위해, 제어기(115)는 다수의 펄스를 포함하는 펄스형 시퀀스를 생성하도록 구성되며, 각 펄스는 스위치(103)를 활성화시키고, 그 뒤에는 불활성 기간이 뒤따른다. 펄스형 시퀀스는 하나의 동일한 액세스 동작 동안, 예를 들어, 동일 판독 사이클 동안에 저장된 정보를 판독하도록 실행되는 동일 판독 동작 동안에 생성된다. 동일 펄스형 시퀀스는 스위치(111)의 제어 단말에 동시에 인가된다.

상술한 바와 같이, 스위치(103,111)는 예를 들어 전계 효과 트랜지스터와 같은 트랜지스터일 수 있으며, 그에 따라 제어 단말은 트랜지스터(103,111)의 게이트 단말에 대응하게 된다.

본 발명에 따르면, 짧은 복구 기간(불활성 기간)이 긴 워드 라인 내에 삽입되며, 워드 라인 펄스의 지속 시간은 액세스 동작의 지속 시간을 결정한다. 그 복구는 주요한 셀 손상 시간보다 짧은 규칙적인 시간 간격으로 발생한다.

도 3에는 표준 워드 라인 펄스와 비교되는 복구 기간(불활성 기간)을 가진 워드 라인 펄스에 대한 본 발명의 원리가 도시된다.

클럭 신호(301)(CLK)에 응답하여, 통상적인 워드 라인 펄스(303)(WL)가 생성된다. 워드 라인 펄스(303)의 지속 시간은 액세스 동작의 지속 시간을 결정한다. 상술한 바와 같이, 워드 라인 펄스(303)가 너무 길어서, 예를 들어 임계 전압의 변 동으로 인해 전위가 변경된다. 따라서, 본 발명에 따른 워드 라인 시퀀스(305)는, 예를 들어, 제 1 활성 기간(307), 제 2 활성 기간(309), 제 3 활성 기간(311) 및 제 4 활성 기간(313)과 같은 다수의 활성 기간을 포함한다. 본 발명에 따른 워드 라인 시퀀스(305)는 제어기(115)에 의해 생성되며, 또한 다수의 불활성 기간을 포함하는데, 이때, 각 불활성 기간은 2개의 연이은 활성 기간, 예를 들어 활성 기간(307)과 활성 기간(309)을 분리한다. 본 발명에 따른 워드 라인 신호(305)는 스위치(103,111)의 제어 게이트에 동시에 인가되며, 그에 따라 스위치는 펄스 방식으로 활성화되고, 예를 들어, 0.1ns, 0.2ns 또는 0.3ns 동안의 짧은 시간 간격 동안에 불활성화된다. 예를 들어, 본 발명에 따른 워드 라인 시퀀스(305)의 지속 시간과 통상적인 워드 라인 시퀀스(303)의 지속 시간은 동일할 수 있다. 예를 들어, 불활성 기간을 도입할 때, 판독 전류의 열화가 작음을 알게 되었다. 판독 전류의 열화는 듀티 계수(duty factor)와 관련된다. 셀을 안정화시키는 듀티 계수가 높기 때문에, 전류 열화가 낮다. 그러므로, 본 발명의 개념을 이용하면, 메모리 셀의 컨텐츠가 신뢰성있게 액세스될 수 있다.

또한, 불활성 기간 동안에, 셀의 컨텐츠를 나타내는 전위가 안정화되기 때문에, 에러 가능성이 최소화된다. 종래의 워드 라인 펄스(303)에 비해, 본 발명의 워드 라인 시퀀스(305)는 동일 액세스 동작, 예를 들어, 동일 판독 동작 동안에 불연속이다.

도 4에는 복구 기능이 있는 본 발명의 워드 라인 활성 방식 및 셀의 안정성에 대한 그의 영향을 나타내는 시뮬레이션 예가 도시된다.

도 4의 상부 도면에는 종래의 워드 라인 시퀀스(401)가 도시된다. 예를 들어, 도 1에 도시된 메모리 소자의 콘텐츠는 0V로 표시된 액세스 노드(105)에서의 초기 전위와 0.7V로 표시되는 액세스 노드(113)에서의 초기 전위에 의해 나타난다(상보 전위). 스위치(103,111)에 종래의 워드 라인 신호(401)를 동시에 인가할 경우, 액세스 노드(105)에서의 전위는 곡선(403)에 의해 나타난 바와 같이, 액세스 동작동안에 변경된다. 동시에, 다른 액세스 노드(113)에서의 전위는 곡선(405)에 의해 나타난 바와 같이 변경된다. 종래의 액세스 워드 라인 신호(401)를 이용하여 액세스 가능 메모리 소자를 액세스할 때, 셀은 불안정하게 되어 전위의 플립핑(flipping)을 유발하고, 그에 따라 노드(105)에서의 전위는 "하이"로 되고, 노드(105)에서의 전위와 상보형인 노드(113)에서의 전위는 "로우"로 된다. 이 경우, 메모리 셀의 콘텐츠가 손실된다.

도 4의 하부 도면에는 본 발명의 개념이 도시된다. 메모리 소자에 액세스할 때 전위의 플립핑을 피하기 위해, 제어기(115)는 다수의 활성 기간(409)과 다수의 불활성 기간(411)을 포함하는 펄스형 워드 라인 시퀀스(407)를 생성하도록 구성되며, 불활성 기간은 2개의 연이은 활성 기간(409)을 분리한다. 예를 들어, 곡선(413)으로 표시된 액세스 노드(105)에서의 전위는 하나의 활성 기간(409) 동안에 약간 변경된다. 그러나, 노드(105)에서 전위가 크게 상승하는 것은 방지되는데, 그 이유는 활성 기간(409)에 뒤이은 불활성 기간(411)이 전위의 안정화를 실현시키기 때문이다. 따라서, 노드(105)에서의 전위는, 불활성 기간 동안에 곡선(413)의 하강 부분에 의해 표시된 바와 같이, 그의 초기 상태로 되돌아간다. 그에 대응하 여, 곡선(415)에 의해 표시된 노드(113)에서의 상보형 전위는 활성 기간(409) 동안에 하강한다. 그러나, 불활성 기간(411)에는 노드(113)에서의 전위가 다시 그의 초기 상태로 상승한다. 그러므로, 셀 불안정성이 극적으로 방지된다. 도 4에 있어서, WL은 종래의 워드 라인 시퀀스(401)를 나타내고, 곡선(403)에 의해 표시된 S는 도 1의 액세스 노드(105)에서의 전위 변경을 나타내며, 곡선(405)에 의해 표시된 SB는 노드(113)에서의 전위 변경을 나타내고, WL_recov는 곡선(407)에 의해 표시된 본 발명의 워드 라인 시퀀스를 나타내고, S_recov는 곡선(413)에 의해 표시된 노드(105)에서의 전위 변동이고, SB_recov는 곡선(415)에 의해 표시된 노드(113)에서의 전위 변동을 나타낸다.

도 4에 도시된 바와 같이, 단일 활성 기간은, 예를 들어, 3ns와 동일하며, 단일 불활성 기간은 0.1ns, 0.2ns 또는 0.3ns_0.4ns와 동일하다.

도 5a에는 본 발명의 추가 실시예에 따른 제어기가 도시된다.

그 제어기는 입력 및 출력을 가진 링 오실레이터(501)와, 제 1 입력과, 제 2 입력 및 출력을 가진 펄스 생성기(503)를 포함한다. 그 제어기는 링 오실레이터(501)의 입력에 결합된 출력을 가진 플립 플롭(505)과 제어 입력(507)을 포함한다. 플립 플롭(505)은 제어 신호(CS)를 수신하는 입력과 클럭 신호(CLK)를 수신하는 추가 입력을 포함한다.

링 오실레이터(501)는 CMOS 게이트일 수 있는 게이트(509)(예를 들어, NAND 게이트)를 포함한다. 링 오실레이터(501)는 직렬 연결된 버퍼 소자들(511)(예를 들어, 인버터)을 포함하며, 링 오실레이터(501)의 출력은 마지막 버퍼 소자(511)의 출력에 마련되고, 마지막 버퍼 소자(511)의 출력은 게이트(509)의 제 1 입력에 되결합된다. 게이트(509)는 플립 플롭(505)의 출력에 접속된 제 2 입력을 포함한다.

펄스 생성기(503)는 상승 입력에서 트리거되며, 제 1 입력과, 제 2 입력과, 제어 입력과, 출력을 가진 RST 플립 플롭과 같은 플립 플롭(513)을 포함한다. 도 5a에 도시된 바와 같이, "1"로 표시된 고정 신호는 제 1 입력에 인가되며, 플립 플롭(513)의 제 2 입력은 링 오실레이터(501)의 출력에 접속된다. 펄스 생성기(503)는 플립 플롭(513)의 출력이 결합된 입력과, 플립 플롭(513)의 제어 입력에 결합된 출력을 가진 버퍼(515)를 포함한다. 버퍼(515)의 출력은 추가 버퍼(517)(예를 들어, 인버터)의 입력에 결합된다. 펄스 생성기(503)는 제 1 입력과, 제 2 입력 및 출력을 가진 CMOS AND 게이트와 같은 게이트(519)를 포함한다. 게이트(519)의 제 1 입력은 플립 플롭(505)의 출력에 결합된다. 게이트(509)의 제 2 입력은 펄스 생성기(503)의 버퍼(517)의 출력에 접속된다. 게이트(519)의 출력은 로우 디코더(row decorder)(520)의 인에이블 출력(EN)에 접속된다. 로우 디코더는 본 발명에 따른 다수의 워드 라인 시퀀스(WLn ... WL0)를 제공하는 다수의 출력을 가진다.

제어기는 커패시터(523)를 통해 그라운드에 결합된 더미 비트 라인(521)을 포함한다. 더미 비트 라인(521)의 제 1 단부는 플립 플롭(505)의 제어 입력(507)에 접속된다. 더미 비트 라인(521)(BLDUM)의 제 2 단부는 드라이버(525)(더미 비트 라인 드라이버)의 출력에 결합된다. 드라이버(525)는 플립 플롭(505)의 출력이 접속된 입력(EN)을 포함한다.

도 5a의 제어기는 제 1 타이밍 회로와 제 2 타이밍 회로를 포함한다. 제 1 타이밍 회로는 플립 플롭(505)과, 더미 비트 라인(521)과, 커패시터(523)를 포함한다. 제 1 타이밍 회로는 드라이버(525)를 포함한다. 제 2 타이밍 회로는 링 오실레이터(501)와 펄스 생성기(503)를 포함한다. 제 2 타이밍 회로는 로우 디코더(520)를 포함한다. 펄스 생성기는 불활성 기간의 지속 시간을 결정하도록 구성된다.

본 발명의 또 다른 측면에 따르면, 더미 비트 라인은 전체 액세스 기간에 비례한 활성 기간을 제공하기 위해 채용된다. 그러므로, 제어기는, 예를 들어, 커패시터를 통해 제어기에 결합되며, 예를 들어, 다수의 불활성 기간이 제공되는 동일 액세스 동작의 지속 시간을 결정하는 더미 비트 라인을 포함하되, 불활성 기간은 다른 커패시터를 통해 그라운드에 결합된 또 다른 더미 비트 라인을 이용하여 결정됨으로서, 다른 커패시터의 방전율이 불활성 기간을 결정하게 된다.

도 5b에는 본 발명의 상술한 측면에 따른 제어기의 실시 예가 도시된다.

도 5a에 도시된 제어기와는 다르게, 도 5b에 도시된 제어기는 제 1 입력 및 제 2 입력을 가진 게이트(527)를 포함하며, 제 1 입력은 플립 플롭(505)의 출력에 결합된다. 게이트(527)는, 예를 들어, NMOS 게이트와 같은 CMOS 게이트일 수 있다. 오실레이터는 버퍼(527)의 출력과 제 2 드라이버(531)의 제어 입력(EN) 사이에 결합된, 예를 들어, 인버터와 같은 버퍼(529)를 포함하며, 드라이버(525)는 제 1 드라이버를 형성한다. 오실레이터는 더미 비트 라인(533)(제 2 더미 비트 라인)(더미 비트 라인(521)이 제 1 더미 비트 라인을 형성함)을 포함하며, 더미 비트 라인(533)은 커패시터(535)를 통해 그라운드에 결합된다. 제 2 드라이버(531)의 출력(DBL)은 제 2 더미 비트 라인(533)의 단부에 결합된다. 제 2 더미 비트 라인(533)의 다른 단부는 예를 들어 플로팅(floting) 상태이다. 그러나, 커패시터(535)는 제 2 더미 비트 라인(533)의 다른 단부를 그라운드에 결합시킨다. 오실레이터는 직렬 결합된 2개의 버퍼(535,537)를 포함하는데, 버퍼(537)의 출력은 게이트(527)의 제 2 입력에 결합된다.

도 5b의 실시 예에 따르면, 커패시터(535)는 제 2 더미 비트 라인(533)을 그라운드에 결합시키며, 충전 및 방전하는데, 이때, 결과하는 전위는 버퍼(535)의 입력에 제공되고, 버퍼(537)를 통해 게이트(527)의 제 2 입력에 제공된다. 버퍼(537)의 출력값은 플립 플롭(513)의 클럭 입력에 제공되고, 커패시터(535)의 충방전은 플립 플롭(513)의 클럭킹에 영향을 주는데, 이때, 예를 들어, 더미 비트 라인에서의 전위가 50%까지 하강하는 시간 간격인 방전 시간, 또는, 예를 들어 초기 전위의 50%부터 시작하여 초기 전위까지 복귀하기 위해 더미 비트 라인을 충전시키는데 필요한 시간 간격과 관련된 충전 시간은 활성 기간의 지속 시간을 직접적으로 결정한다.

도 6에는 도 5a의 제어기와 관련된 신호도가 도시된다.

플립 플롭(505)의 클럭 입력에 인가된, 예를 들어, 클럭 신호(CLK)의 상승 에지에 응답하여, 플립 플롭(505)의 출력을 통해 신호(GWLEN)가 제공된다. 예를 들어, 도 6의 곡선(BLDUM)에 의해 표시된 비트 라인(521)에서의 초기 전위는 높다. 플립 플롭(505)의 출력에서의 신호(GWLEN)는 드라이버(525)의 인에이블 입력(525)(EN)에 제공된다. GWLEN에 응답하여, 드라이버(525)가 인에이블됨으로서, 비트 라인(521)은 도 6의 하강 신호(BLDUM)에 의해 나타난 바와 같이 커패시터(523)를 통해 방전한다.

신호(GWLEN)가 오실레이터(501)의 게이트(509)의 제 2 입력에 동시에 제공됨으로서, 오실레이터(501)의 출력에 있는 발진 신호(OSC)는 펄스 생성기(503)의 플립 플롭(513)을 클럭킹하도록 제공된다. 버퍼(515)의 출력이 플립 플롭(513)의 제어 입력에 결합되기 때문에, 펄스형 신호(P)가 인버터(517)의 출력에서 발생한다. 도 6에 도시된 바와 같이, 신호(P)는 짧은 불활성 기간에 의해 분리된 다수의 펄스들을 포함한다. 신호(P)와 신호(GWLEN)는 게이트(519)에 제공되고, 게이트(519)는 출력을 통해 로우 디코더(520)를 인에이블 및 디스에이블하는 신호(WLEN)를 제공한다. WLEN에 응답하여, 로우 디코더(520)는, 예를 들어, 본 발명에 따른 워드 라인 시퀀스(WL)를 제공하는데, 그 워드 라인 시퀀스는 도 6에 도시된 바와 같이 다수의 활성 기간과 다수의 불활성 기간을 포함한다.

일 측면에 따르면, 본 발명은 각 메모리 사이클마다 다수의 사이클을 가진, 예를 들어, 도 6에 도시된 워드 라인 신호를 이용하는 SRAM 메모리를 제공한다. 본 발명에 따른 워드 라인 신호는 다수의 워드 라인 펄스를 포함하며, 지속 시간 및 듀티 계수는 SRAM 셀 안정 특성에 따라 본 발명에 따른 제어기(115)에 의해 제어된다. 예를 들어, 활성 기간의 지속 시간은 3ns이고, 불활성 기간의 지속 시간은 0.3ns이고, 듀티 계수는 1 내지 10인데, 이때 불활성 기간의 지속 시간은, 셀 특성, 즉 셀 복구에 필요한 시간 간격에 의해 좌우된다.

그에 대응하여, 활성 기간과 불활성 기간을 포함하는 각 워드 라인 사이클 은, 상술한 바와 같이, SRAM 셀 복구 특성에 따라 로우 레벨 단계의 지속 시간(불활성 기간)을 가진다. 하이 레벨 단계의 지속 시간(활성 기간)이 SRAM 안정성 특성에 따라 제어됨으로서, 예를 들어, 활성 기간의 기속 기간은 셀 불안정성을 일으키는 것과 관련되는 시간 간격보다 짧다.

다수의 워드 라인 사이클은, 예를 들어, SRAM 셀의 판독 전류에 따라 제어된다. 또한, 워드 라인의 글로벌 인에이블 신호, 예를 들어, GWLEN은 제 1 타이밍 회로에 의해 제어된다. 그에 대응하여, 워드 라인의 제 2 인에이블 신호는 다수의 비활성 단계(불활성 기간)를 생성하는 제 2 타이밍 회로에 의해 제어된다. 상술한 2개의 인에이블 신호가 활성 상태이면 워드 라인은 인에이블된다. 도 5a에 도시된 바와 같이, 제 1 인에이블 타이밍 회로는 더미 비트 라인을 포함한다.

본 발명의 개념은 저 전압 위험이 첫번째인 메모리를 안정화시키는데 적용된다. 또한, 본 발명은 가장 불안정한 비트 셀을 안정화시킬 수 있는 메모리 주변 고안을 제공한다. 본 발명은 저 전압에서의 SRAM 셀 불안정성을 해소하는 해법을 제공한다. 수율 손실의 주요한 부분을 구현하고 복구하는 것은 간단하다.

도 7에는 본 발명의 추가적인 실시 예에 따른 메모리 셀이 도시된다. 도 1에 도시된 메모리 셀과는 다르게, 도 7에 도시된 메모리 셀은 추가 비트 라인(703)(BL_B)과 액세스 노드(105) 사이에 결합된 추가 스위치(701)를 포함한다. 메모리 소자는 추가 액세스 노드(113)와 또 다른 비트 라인(707)(BLB_B) 사이에 결합된 또 다른 스위치(705)를 포함한다.

메모리 셀은 스위치(103)의 제어 단자에 결합된 제 1 제어 단자(711)와, 스 위치(111)의 제어 단자에 결합된 제 2 제어 단자(713)와, 스위치(701)의 제어 단자에 결합된 제 3 제어 단자(715)와, 스위치(705)의 제어 단자에 결합된 제 4 제어 단자(717)를 가진 제어기(709)를 포함한다.

도 7에 도시된 바와 같이, 액세스 가능 메모리 소자(107)는 액세스 동작 동안에 비트 라인(101)(BL_A)과 비트 라인(109)(BLB_A)을 통해 액세스된다. 또한, 액세스 가능 메모리 소자(107)는 제 2 비트 라인 쌍(703, BL_B)(707, BLB_B)을 통해 액세스된다. 예를 들어, 메모리 소자(107)는 이중-포트 SRAM의 코어 셀일 수 있다. 액세스 동작은, 예를 들어, 포트 A를 통해 실행될 수 있는데, 이때, 메모리 소자(107)는 워드 라인 신호(WLA)를 각 제어 단자에 인가하여 스위치(103,111)를 동시에 액세스함으로서 비트 라인(101,109)을 통해 액세스된다. 그에 대응하여, 액세스 가능 소자(107)는 제 2 비트 라인 쌍(703,707)을 이용하여 포트 B를 통해 액세스된다. 메모리 소자(107)는 또 다른 워드 라인 신호(WLB)에 의해 스위치(701,705)를 활성화시킴으로서 액세스된다. 스위치(701,705)는 예를 들어, NMOS 또는 PMOS 전계 효과 트랜지스터와 같은 트랜지스터일 수 있다.

예를 들어, 비트 라인(101,109)(BL_A, BLB_A)을 통해 메모리 소자(107)를 액세스하는 강한 액세스 장치는 스위치(103) 양단의 네가티브 Vt 변동 -δVt으로 인해 노드(105)(및/또는 노드(113))의 전위에 영향을 준다. 또한, 비트 라인(703,707)을 통해 메모리 소자(107)를 액세스하는 약한 액세스 장치는 스위치(701) 양단의 임계 전압으로 인해 포지티브 Vt 변동 +δVt을 도입한다. 결론적으로, 2 포트들이 동시에 선택되면, "0"을 저장하는 노드(105)(S)는 강한 액세스 장치 때문에 크게 상승한다. 동시에, BL_B의 약한 액세스 장치는 의사 차단(quasi shut off)될 수 있다. 90㎚ 기술에 따르면, 예를 들어 저 전압에서, 단일 액세스(Isr)시의 액세스 장치의 판독 전류와 이중 액세스(Idr)시의 동일 액세스 장치의 판독 전류간의 비율은 5보다 클 수 있다. 그러므로, 비트 라인의 방전은 이중 판독 동작 동안보다 단일 판독 동작 동안에 훨씬 빠르다. 신뢰성있는 판독 감지를 보장하기에 Idr이 너무 낮으면, 이중 판독이 실행되지 않을 때 단일 판독이 신뢰성 있게 이루어질 수 있다.

이중 판독 동작을 개선하기 위해, 비트 셀의 특정 튜닝 또는 기술 변경이 고려될 수 있다. 예를 들어, 비트 셀(메모리 소자(107))의 재 튜닝은 풀-다운 장치(full-down device)를 확장함으로서 실행되고, 경우에 따라서는, 예를 들어 게이트 장치가 확장되는 액세스 장치에 의해 실행된다. 그러나 비트 셀 크기가 보다 커지게 되고 누설이 더 커지게 된다. 기술 지향 해법(technology oriented solution) 에 따르면, 특정 임계값(Vt)은 Vt를 낮추기 위해 삽입된다. 그러나, 이 경우에는 제조 원가가 높아지고 누설이 커진다.

일반적으로, 이중-포트 SRAM(DPSRAM)은 2개의 독립된 포트를 가진다. 예를 들어, 각 포트는 그 자신의 클럭을 가지며, 메모리는 비 동기 클럭으로 작동한다. 예를 들어, 판독 동작이 포트 A와 포트 B상에서 동시에 인에이블될 경우에 이중 판독 액세스와 관련된 최악의 상황이 발생한다. 이 경우, 비트 셀(액세스 가능 메모리 소자(107))의 판독 전류가 최소가 되어 예를 들어 IDR과 동일하기 때문에 워드 라인 펄스가 동일하게 된다. 2가지의 판독 동작들이 다른 시점에 시작하면, 하나 의 포트에 대한 평균 판독 전류는 Isr과 Idr의 조합으로 된다.

Ireadavg = k1*Isr + k2*Idr (k1+k2 = 1)(0≤k1, k2≤1)

Ireadavg는 Idr보다 더 커서 판독 동작은 보다 신뢰성이 있다.

평균 판독 전류를 증가시키기 위해, 2 판독 동작들은, 예를 들어, 서로에 대해 시프트된다.

도 8에는 본 발명의 개념이 도시된다. 상부 도면(도 8)에 있어서, 워드 라인 신호(801,WLB)와 워드 라인 신호(803)(WLA)는 서로에 대해 적시에 시프트된다. 액세스 노드(105)에서의 전위(805)(S)가 단계적으로 상승함으로써, 예를 들어, 단지 WLB만이 하이로 되는(예를 들어, 0.7볼트) 시간 간격내에 안정된 판독이 이루어질 수 있게 된다.

도 8의 하부 도면에는 대응하는 액세스 전류(I_PASSGATE)가 도시된다. 도 8에 도시된 바와 같이, 액세스 전류(예를 들어, 판독 전류)는 약 3μA에서 안정화되고, 그 동안에는, 예를 들어, 단지 포트 B만이 액세스된다. 2개의 포트가 액세스되면, 그 다음에는 전류 값이 단지 0.3μA로 된다. 도 8에는, 도 7의 약한 액세스 트랜지스터상에 나타난, Isr(3μA)와 Idr(0.3μA)간의 10이란 높은 전류 비율이 도시된다.

도 9에는 도 7의 메모리 셀과 관련된 신호도가 도시되며, 포트 A 및 포트 B에 대한 동기 클럭 신호(CLKA 및 CLKB)가 인가된다.

스위치(103,111)를 활성화시키기 위하여, 제어기는 제 1 활성 기간(P0)과, 불활성 기간(P1) 및 제 2 활성 기간(P2)을 포함하는 워드 라인 시퀀스(WLA)를 생성 하도록 구성된다. 활성 기간(P0,P1)동안, 스위치(103,111)는 도전 상태로 설정됨으로서, 비트 라인(101,109)은 액세스 노드(105,113)에 각각 접속된다.

메모리 소자(107)에 대한 또 다른 액세스를 위해 스위치(701,705)를 활성화시키기 위해, 제어기(709)는 스위치(701,705)를 동시에 활성화시키는 워드 라인 시퀀스(WLB)를 생성하도록 구성된다. 워드 라인 시퀀스(WLB)는 제 3 활성 기간(901)과 불활성 기간(903)을 가진다. 도 9에 도시된 바와 같이, 제 3 활성 기간은 불활성 기간(P1)과 적어도 부분적으로 겹치며, 그에 따라 P1에 의해 결정된 시간 간격 동안에는 단지 하나의 장치만이, 예를 들어, 포트 B를 통해 메모리 소자를 액세스한다. 그에 대응하여, 스위치(701,705)가 스위칭 오프되는 불활성 기간(903) 동안에는, 포트 A를 통한 메모리 소자(107)에 대한 액세스만이 가능하게 되는데, 그 이유는 대응하는 스위치(103,111)가 활성화되기 때문이다.

도 9에는, 예를 들어, 비트 라인(101)(BL_A)에서의 전위와 비트 라인(703)(BL_B)에서의 전위가 도시된다. 비교를 위해, 도 9에 도시된 점선들은 동일 액세스 동작 동안에 연속적으로 높은 워드 라인 신호를 이용하는 종래의 방식과 관련된 신호와 전위를 나타낸다.

도 10에는 제어기(709)에 의해 생성된 신호들의 타이밍을 비동기적으로 결정하는 비동기 클럭(CLKA, CLKB)의 경우에 도 7의 메모리 셀과 관련된 신호 및 전위가 도시된다.

도 10에 도시된 바와 같이, 워드 라인 신호(WLB)는 워드 라인 신호(WLA)에 대해 불활성 기간(P1)으로 시프트되고, 그에 따라, 워드 라인 신호(제 3 활성 기 간(1001)는 제 1 활성 기간(P0)보다 나중에 시작하여 활성 기간(P0,P2)과 불활성 기간(P1)을 적어도 부분적으로 겹치게 한다. 상술한 바와 같이, 제어기는, 예를 들어, 클럭 신호(CLKA)에 대해 클럭 신호(CLKB)를 지연시킴으로서, 워드 라인 신호(WLA)에 대해 워드 라인 신호(WLB)를 지연시키도록 구성된다. 또 다른 실시 예에 따르면, 제어기(709)는 워드 라인 신호(WLA)에 대해 워드 라인 신호(WLB)를 직접적으로 지연시키도록 구성된다.

제 3 활성 기간(901,1001)이 연쇄적인 활성 서브 기간으로 이루어지되, 각 활성 서브 기간은 기간(P0,P2 또는 P1) 중 하나와 동일한 지속 시간을 가짐을 알아야 한다.

도 10에는 비동기 클럭킹의 경우에 비트 라인(BL_A 및 BL_B)상의 결과하는 전위가 도시된다.

도 9 및 도 10의 본 발명의 타이밍도에는, 2 클럭들간의 지연이 어떻든 간에, 큰 비 겹침 기간(시간)을 제공하기 위해, 예를 들어, 판독 동작 동안에 서로 다른 파형을 가진 포트 A 및 B의 2개의 워드 라인 신호(WLA, WLB)가 도시된다. 본 발명에 따르면, 액세스 동작은 3개의 동일한 단계(P0,P1,P2)로 분할된다. WLA는 2회 활성화되는데, 이때, 각 펄스는 WLB 펄스폭의 1/2(그 동작의 1/3)이다. 그에 대응하여, WLB는 1회 활성화되는데, 이때, 그 동작의 지속 시간은 2/3이다. 따라서, 클럭 시프트가 어떻든 간에, 전류 Ireadavg = 0.33*Idr + 0.33*Isr이다.

판독 전류가 2배로 되고, 액세스 시간이 변경되지 않음을 의미하는, Isr = 5*Idr 및 Ireadavg = 2*Idr이라고 가정하자. 이러한 개선은 감지 증폭기의 입력 보다 많은 신호를 생성하거나, 예를 들어, 판독 감지가 Idr 값에 의해 양호하게 되면 액세스 시간을 감소시키는데 이용될 수 있다.

WLA와 WLB의 서로 다른 파형은 양 포트들의 비트 라인에 대해 서로 다른 파형을 유발한다. 그러나, P2 단계의 종단에서, 판독 신호는 양 포트들이 동일하며, 종래의 방식에 따른 판독 신호보다 더 크다.

본 발명의 방식의 추가적인 장점은 단계(P1)의 종단에서 대응하는 판독 감지를 인에이블함에 의해(즉, 메모리 소자를 액세스함에 의해) 포트 B가 보다 고속으로 될 수 있다는 것이다. 그 다음, 이중 포트 SRAM이 서로 다른 주파수를 가진 2개의 클럭 도메인(clock domain)들간의 인터페이스로서 이용되는 경우가 있기 때문에, 2 포트들간의 액세스 시간은 서로 다르지만, 칩 레벨에서의 필요성에 대응한다. 보다 빠른 클럭 도메인에 대해 보다 빠른 포트 B를 선택하는 것이 이로울 수 있다.

본 발명에 따르면, 워드 라인 활성은, 예를 들어 판독 동작시에 이중 포트 SRAM의 2개의 워드 라인에 대해 3 단계(P0,P1,P3)로 분할된다. 워드 라인 포트A와 워드 라인 포트 B간의 비 대칭 활성화가 가능하다. 예를 들어, 포트 A의 워드 라인은 단계 P0 및 P2 동안에 2회 활성화된다. 그에 대응하여, 포트 B의 워드 라인은 단계 P0 및 P1 동안에 1회 활성화된다. 판독 감지는 양 포트들에 대해 P2의 종단에서 또는 포트 A에 대해서는 P2의 종단과 포트 B에 대해서는 P1의 종단에서 인에이블된다.

일 측면에 따르면, 스위치(103,111)의 제어 단자는 단일 워드 라인을 이용하 여 접속된다. 이 경우, 제어기(115,709)는 2개의 출력(117,119, 711,713) 대신에 워드 라인에 접속된 단지 하나의 출력만을 가진다. 그에 대응하여, 스위치(701,705)의 제어 단자는 추가 워드 라인에 접속되며, 그에 따라 제어기(709)는 출력(715,717)을 대신하는 하나의 추가 출력을 가지는데, 이때, 그 추가 출력은 추가 워드 라인에 접속되어 워드 라인 신호(WLB)를 추가 워드 라인에 인가함으로서 스위치(701,705)를 동시에 활성화시킨다.

예를 들어, 단계 P0, P1 및 P2는, 예를 들어, 메모리 사이클(액세스 사이클, 액세스 동작)당 3회 방전하는 더미 라인에 의해 시간 조절된다. 연속 또는 불연속 워드 라인을 인에이블하기 위해 적절한 신호가 생성되도록 더미 비트 라인의 방전이 카운트된다.

본 발명에 따른 워드 라인의 타이밍은 저 전압에서의 판독 동작을 크게 개선함으로서, 수율 개선을 위해 판독 신호의 진폭을 증가시키거나 판독 동작 동안의 메모리의 속도를 증가시킨다. 이중 포트 SRAM은 서로 다른 주파수를 가진 2개의 클럭 도메인간의 인터페이스로서 이용되는 경우가 있다. 이중 포트 SRAM에 대해 상세하게 보여준 본 발명의 개념은 임의 유형의 멀티-포트 SRAM 메모리에도 적용될 수 있다.

도 11에는 본 발명의 실시 예에 따른 구성 가능 워드 라인 회로를 가진 셀 타이밍 회로를 포함하는 제어기가 도시된다.

제어기는 입력과 출력(1003)을 가진 링 오실레이터(1101)를 포함한다. 링 오실레이터(1101)는 예를 들어, 인버터와 같은 버퍼(1105)와, 예를 들어, NOR 게이 트와 같은 게이트(1107)와, 버퍼(1109) 및 버퍼(1111)를 포함한다. 버퍼(1109,1111)는 인버터일 수 있다. 게이트(1107)는 CMOS 게이트일 수 있다. 출력(1103)은 커패시터(1113)를 통해 그라운드에 결합된다. 또한, 출력(1103)은, 버퍼(1115)를 통해, 신호(B0)를 제공하는 제 1 출력과 신호(B1)를 제공하는 제 2 출력을 가진 3상태 카운터(117)의 클럭 입력에 결합된다.

신호(B1)는 B1의 하강 에지에서 트리거되는 펄스 생성기(1119)의 입력에 제공된다. 펄스 생성기(1119)는 예를 들어 RST 플립 플롭과 같은 플립 플롭(1121)의 제어 입력에 종단 신호(END)를 제공하는 출력을 가진다. 플립 플롭(1121)은 클럭 입력과, 예를 들어, CS 신호(칩 선택)가 인가되는(예를 들어, 하이 신호) 추가 입력을 가진다.

플립 플롭(1112)은 링 오실레이터(1101)의 버퍼(1105)의 입력에 결합된 출력을 가진다.

3 상태 카운터(1117)의 제 1 출력을 통해 제공된 신호(B0)는 B0의 하강 에지에서 트리거되는 추가 펄스 생성기(1123)에 제공된다. 추가 펄스 생성기(1123)는 신호(ENDCWL)를 제공하는 출력을 가진다.

제어기는 클럭 입력(1127)과, 추가 입력(1129)과, 제어 입력(1131) 및 출력(1133)을 가진 추가 플립 플롭(1125)을 포함한다. 도 11에 도시된 바와 같이, 하이 신호에 대응하는 "1"은 플립 플롭(1125)의 추가 입력(1129)에 인가된다. 클럭 입력(1127)은 신호(GWLEN + NOT(CONT).B1)를 수신하도록 구성된다. 본 명세서에서, 심볼 "+"는 논리 "OR"을 나타내고 심볼 "."은 논리 "AND" 연산을 나타낸다. 도 11에 도시된 신호 NOT(CONT)는 신호 CONT의 반전을 나타낸다.

본 발명에 따르면, 신호(END + CONT.ENDCWL + NOT(CONT).B0)는 제어 입력(1131)(RST)에 제공된다. 플립 플롭(1125)은 출력(1133)을 통해 신호(WLEN)를 출력하도록 구성된다.

도 11에 도시된 바와 같이, 링 오실레이터(1101)의 출력(1103)은 커패시터(1113)를 통해 그라운드에 결합된다. 예를 들어, 더미 비트 라인은 출력(1103)을 커패시터(1113)에 접속시키는데 이용된다.

도 12에는 도 11의 제어기와 관련된 타이밍도가 도시된다.

도 12에 따르면, (연속 또는 불연속 워드 라인을 이용하는) 2개의 포트(A,B)는 동일 클럭에 의해 트리거된다. 클럭들간의 임의의 디페이징(dephasing)은 각 포트의 단지 하나의 워드 라인이 능동적으로 되는 최소 지속 시간(T)을 유지한다.

비교를 위해, 도 12에는 표준 타이밍과 관련된 상부 도면이 도시되며, 그 도면에서는 신호 CLK, WLEN, BLDUM 및 WL이 도시된다. BLDUM은 커패시터의 방전으로 인한 하강 전위를 나타낸다.

또한, 도 12에는 부분적 워드 라인 신호 겹침이 생성되는, 예를 들어, 자기 타이밍(self-timing)과 같은 본 발명의 타이밍이 도시된다.

링 오실레이터(1101)의 출력(1103)에서의 신호(BLDUM)는 도 11에 도시된 더미 비트 라인의 충방전시에 결과하는 3 단계들(P0,P1,P2)을 포함한다. 더미 비트 라인은 버퍼(1109)의 출력과 버퍼(1111)의 출력을 접속시키는 라인에 의해 형성됨을 알아야 한다.

예를 들어, 더미 비트 라인에서의 전위가 임계 미만, 예를 들어 50%로 떨어지면, 3 상태 카운터가 활성화됨으로서, B0가 상승한다. 신호(B1)가 그에 대응하여 생성됨으로서, 도 12에 도시된 바와 같이, 예를 들어, 다수의 임계치 언더 슈팅(under-shooting)이 카운트된다(0,1,2,0).

펄스 생성기(1123)는 예를 들어 게이트를 이용하여 신호가 신호(CONT)와 논리적으로 조합되는 펄스 END_CWL(ENDCWL)를 출력하며, 그 결과는 플립 플롭(1125)에 제공된다. 그에 대응하여, 신호(B1)는 그 펄스를 출력하도록 펄스 생성기(1119)를 트리거하고, END는 신호(GWLEN)를 출력하도록 플립 플롭(1121)을 트리거한다. 도 11에 도시된 바와 같이, 신호(GWLEN)는 예를 들어, "AND" 및 "OR" 게이트를 이용하여 NOT(CONT).B1과 논리적으로 조합되며, 그 결과는 플립 플롭(1125)의 클럭 입력(1127)에 제공된다.

클럭 입력(1127)과 제어 입력(1131)에서의 신호에 응답하여, 플립 플롭(1125)은, CONT=1일 때, 제 3 활성 기간을 포함하는 신호(WLEN)을 생성하거나 활성 기간을 나타내는 다수의 펄스를 포함하는 발진 신호(WLEN)를 생성하는데, 이때, 2개의 연이은 펄스는 불활성 기간에 의해 분리된다. 2개의 워드 라인 신호(그중 하나는 길이 2T의 비활성 기간을 가지며, 다른 하나는 불활성 기간에 의해 분리되는 길이 T의 2개의 활성 기간을 가짐)는 스위치의 활성화를 위해 제공된다.

본 발명에 따르면, 우선 순위 관리가 필요치 않다. 단일 액세스에 있어서, 약한 경로-게이트의 판독 전류는 이중 판독에서 보다 여러배 더 크다(노드 S는 강한 경로-게이트에 의해 방해받지 않는다). 전류 비율은 5 내지 10에 빈번하게 도 달한다. 이 문제는 본 발명에 의해 처리된다. 또한, DPSRAM의 이중 액세스는 본 발명이 현재 및 미래 기술의 모든 DPSRAM에 쉽게 적용될 수 있도록 단일 액세스를 가진 소정 단계를 포함할 수 있다.

특정의 구현 요건에 따라, 본 발명의 방법은 하드웨어 또는 소프트웨어로 구현될 수 있다. 그 구현은 디지털 저장 매체, 특히 본 발명의 방법이 실행되도록 프로그램 가능 컴퓨터 시스템과 협동할 수 있는 전기적 판독 가능 제어 신호를 가진 디스크나 CD를 이용하여 실행될 수 있다. 그러므로, 일반적으로 본 발명은 기계-판독 가능 캐리어상에 저장된 프로그램 코드를 가진 컴퓨터 프로그램 제품일 수 있으며, 그 프로그램 코드는 컴퓨터 프로그램이 컴퓨터상에서 실행될 때 본 발명의 방법을 실행하도록 구성된다. 다시 말해, 본 발명의 방법은 컴퓨터 프로그램이 컴퓨터 상에서 구동될 때, 본 발명의 방법을 실행하는 프로그램 코드를 가진 컴퓨터 프로그램일 수 있다.

따라서, 본 발명에 따르면, 다른 액세스 시나리오에 메모리 셀을 신뢰성 있게 액세스할 수 있다.

Claims

비트 라인(101)과,

액세스 노드(105)를 포함하는 액세스 가능 메모리 소자(107) - 상기 액세스 노드(105)는 상기 액세스 가능 메모리 소자(107)를 액세스함 - 와,

상기 비트 라인(101)과 상기 액세스 노드(105) 사이에 결합되어, 활성화시에는 상기 비트 라인(101)을 상기 액세스 노드(105)에 접속시키고, 불활성화시에는 상기 비트 라인(101)을 상기 액세스 노드(105)로부터 접속 해제시키도록 구성되는 활성 가능 스위치(103)와,

제 1 활성 기간내에 상기 활성 가능 스위치(103)를 활성화시키고, 제 2 활성 기간내에 상기 활성 가능 스위치(103)를 활성화시키고, 적어도 하나의 불활성 기간내에 상기 활성 가능 스위치(103)를 불활성화시키도록 구성된 - 상기 제 1 활성 기간과, 상기 제 2 활성 기간 및 상기 불활성 기간은 동일 액세스 동작내에 배열됨 - 제어기(115)를 포함하는

메모리 셀.
제 1 항에 있어서,

상기 불활성 기간은 상기 제 1 활성 기간 또는 제 2 활성 기간보다 짧거나 같은

메모리 셀.
제 1 항 또는 제 2 항에 있어서,

상기 제어기(115)는 제 1 활성 기간 동안에 상기 활성 가능 스위치(103)를 활성화시키고, 상기 제 1 활성 기간 다음의 불활성 기간 동안에 상기 활성 가능 스위치(103)를 불활성화시키고, 상기 불활성 기간 다음의 제 2 활성 기간 동안에 상기 활성 가능 스위치(103)를 활성화시키도록 구성되는

메모리 셀.
제 1 항 또는 제 2 항에 있어서,

상기 액세스 동작은 판독 동작인

메모리 셀.
제 1 항 또는 제 2 항에 있어서,

상기 액세스 동작은 판독 동작이며, 상기 액세스 노드(105)에서의 특정 전위는 액세스 가능 메모리 소자(107)의 콘텐츠를 나타내고, 상기 제 1 활성 기간 동안에 상기 특정 전위는 변경되며, 상기 제어기(115)는 상기 제 1 활성 기간 이후의 상기 불활성 기간 동안에 상기 활성 가능 스위치(103)를 불활성화시키도록 구성되고, 상기 불활성 기간의 지속 시간은 상기 특정 전위를 복귀시키기 위해 상기 액세스 노드에서의 전위가 요구하는 복구 시간에 의해 결정되는

메모리 셀.
제 1 항 또는 제 2 항에 있어서,

상기 제어기(115)는 동일 액세스 동작 동안, 다수의 활성 기간들내에 상기 활성 가능 스위치(103)를 활성화시키고, 추가적인 다수의 불활성 기간들내에 상기 활성 가능 스위치(103)를 불활성화시키며, 상기 불활성 기간의 추가적인 수는 상기 활성 기간의 수보다 작으며, 각 불활성 기간은 2개의 연이은 활성 기간들을 분리하고, 상기 제어기(115)는 상기 액세스 가능 메모리 소자(107)에 의해 제공되는 액세스 전류의 열화에 의거하여 상기 활성 기간들의 수를 결정하도록 구성되는

메모리 셀.
제 1 항 또는 제 2 항에 있어서,

상기 제어기(115)는 더미 비트 라인과, 상기 더미 비트 라인에 결합된 커패시터를 포함하고, 상기 제어기(115)는 상기 커패시터를 통해 더미 비트 라인을 방전함에 의해 상기 더미 비트 라인의 방전 시간을 결정하고, 상기 방전 시간에 의거 하여 상기 액세스 동작의 지속 시간 또는 다수의 활성 기간을 결정하도록 구성되는

메모리 셀.
제 1 항에 있어서,

상기 제어기(115)는 상기 액세스 동작의 지속 시간을 결정하도록 구성된 제 1 타이밍 회로와, 동일 액세스 동작 동안에 다수의 불활성 기간을 결정하도록 구성된 제 2 타이밍 회로를 포함하는

메모리 셀.
제 8 항에 있어서,

상기 제 1 타이밍 회로는 더미 비트 라인과, 상기 더미 비트 라인에 결합된 커패시터를 포함하고, 상기 제 1 타이밍 회로는 상기 커패시터의 방전 시간에 기초하여 상기 액세스 동작의 지속 시간을 결정하도록 구성되는

메모리 셀.
제 8 항 또는 제 9 항에 있어서,

상기 제 1 타이밍 회로는 더미 비트 라인과, 상기 더미 비트 라인에 결합된 커패시터를 포함하고, 상기 제 2 타이밍 회로는 불활성 기간의 지속 시간을 결정하고 상기 제 1 타이밍 회로의 출력에 의해 트리거되는

메모리 셀.
제 8 항 또는 제 9 항에 있어서,

상기 제 2 타이밍 회로는 활성 기간의 지속 시간을 결정하도록 구성되는

메모리 셀.
제 8 항 또는 제 9 항에 있어서,

상기 제 1 타이밍 회로는 플립 플롭을 포함하고, 상기 제 2 타이밍 회로는 링 오실레이터와 펄스 생성기를 포함하며, 상기 플립 플롭의 출력은 상기 링 오실레이터의 입력에 결합되고, 상기 펄스 생성기는 불활성 기간의 지속 시간을 결정하도록 구성되는

메모리 셀.
제 1 항에 있어서,

추가 비트 라인(703)과,

상기 추가 비트 라인(703)과, 상기 액세스 가능 메모리 소자(107)의 액세스 노드(105) 사이에 결합되어, 활성화시에 상기 추가 비트 라인(703)을 상기 액세스 노드(105)에 접속시키고, 불활성화 시에 상기 추가 비트 라인(703)을 상기 액세스 노드(105)로 부터 접속 해제시키는 추가 활성 가능 스위치(701)를 더 포함하되,

상기 제어기(115,709)는 추가 액세스 동작 동안 상기 메모리 소자(107)를 액세스할 때 제 3 활성 기간 - 상기 제 3 활성 기간은 상기 활성 가능 스위치(103)의 불활성 기간과 적어도 부분적으로 겹침 - 내에 추가 활성 가능 스위치(701)를 활성화시키는

메모리 셀.
제 13 항에 있어서,

상기 제어기(115,709)는 추가 불활성 기간 동안에 추가 활성 가능 스위치(701)를 불활성화시키고, 동일 추가 액세스 동작 동안에 상기 액세스 가능 메모리 소자(107)를 액세스하도록 구성되며, 상기 추가 불활성 기간은 상기 활성 가능 스위치(103)의 제 1 활성 기간 또는 제 2 활성 기간과 적어도 부분적으로 겹치는

메모리 셀.
제 13 항에 또는 제 14 항에 있어서,

상기 제 1 활성 기간과, 제 2 활성 기간과, 제 3 활성 기간 및 추가 불활성 기간은 동일한

메모리 셀.
제 13 항 또는 제 14 항에 있어서,

상기 제어기(709)는 상기 추가 액세스 동작을 검출하고, 상기 활성 가능 스위치(103)의 불활성 기간을 향하는 상기 제 3 활성 기간의 시작을 지연시키도록 구성되는 액세스 검출기를 포함하는

메모리 셀.
제 13 항 또는 제 14 항에 있어서,

상기 제어기는 카운터와 타이밍 회로(1101)를 더 포함하며, 상기 카운터는 더미 비트 라인과 상기 더미 비트 라인에 결합된 커패시터를 포함하고, 상기 카운터에 의해 제공되는 출력값의 지속 시간은 상기 커패시터의 방전 시간에 의해 결정되며, 상기 타이밍 회로(1101)는 제 1 활성 기간과, 제 2 활성 기간과, 제 3 활성 기간 및 불활성 기간을 결정하도록 상기 출력값에 의해 제어되는

메모리 셀.
제 17 항에 있어서,

상기 카운터는 링 오실레이터와 3 상태 카운터를 포함하고, 상기 링 오실레이터는 상기 커패시터를 충전 및 방전시키기 위해 발진 시퀀스를 제공하도록 구성되고, 상기 커패시터에서의 전위는 3 상태 카운터에 제공되며, 상기 3 상태 카운터는 상기 커패시터에서의 전위에 응답하여 상기 출력값을 생성하도록 구성되는

메모리 셀.
제 1 항, 제 8 항과 제 13 항 중 어느 한 항에 있어서,

다른 비트 라인(109)과 상기 액세스 가능 메모리 소자(107)의 다른 액세스 노드(113) 사이에 결합된 다른 활성 가능 스위치(111)를 포함하며, 상기 다른 활성 가능 스위치(111)는 활성화시에 상기 다른 비트 라인(109)을 상기 다른 액세스 노드(113)에 접속시키고, 불활성화시에 상기 다른 비트 라인(109)을 상기 다른 액세스 노드(113)로부터 접속해제시키도록 구성되고, 상기 제어기(115,709)는 상기 활성 가능 스위치(103)와 상기 다른 활성 가능 스위치(111)를 동시에 활성 또는 불활성화시키도록 구성되는

메모리 셀.
제 1 항, 제 8항과 제 13 항 중 어느 한 항에 있어서,

상기 액세스 가능 메모리 소자(107)는 랜덤 액세스 메모리 소자(random access memory element) 또는 스태틱 랜덤 액세스 메모리 소자(static random access memory element)인

메모리 셀.
메모리 셀의 제어 방법으로서,

상기 메모리 셀은 비트 라인과, 액세스 노드를 가진 액세스 가능 메모리 소자 - 상기 액세스 노드는 상기 액세스 가능 메모리 소자를 액세스함 - 와, 상기 비트 라인과 상기 액세스 노드 사이에 결합된 활성 가능 스위치를 포함하고, 상기 활성 가능 스위치는 활성화시에 상기 액세스 노드에 상기 비트 라인을 접속시키거나, 불활성화시에 상기 비트 라인을 상기 액세스 노드로부터 접속 해제시키도록 구성되며,

상기 메모리 셀의 제어 방법은,

제 1 활성 기간내에 상기 활성 가능 스위치를 활성화시키는 단계와,

제 2 활성 기간내에 상기 활성 가능 스위치를 활성화시키는 단계와,

적어도 하나의 불활성 기간내에 상기 활성 가능 스위치를 불활성화시키는 단계를 포함하되,

상기 제 1 활성 기간과, 상기 제 2 활성 기간과, 상기 불활성 기간은 동일 액세스 동작내에 배열되는

메모리 셀 제어 방법.
컴퓨터 프로그램이 컴퓨터 상에서 구동될 때, 상기 청구항 제21항의 방법을 실행하는 상기 컴퓨터 프로그램을 기록한 컴퓨터 판독 가능 저장 매체.