KR20100095250A - 전원 노이즈를 줄일 수 있는 반도체 메모리 장치 - Google Patents

전원 노이즈를 줄일 수 있는 반도체 메모리 장치 Download PDF

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KR20100095250A
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Abstract

본 발명은 전원 노이즈를 줄일 수 있는 반도체 메모리 장치를 공개한다. 본 발명의 반도체 메모리 장치는 칩 인에이블 신호에 응답하여 제1 클럭 주기를 갖는 내부 클럭 신호를 발생하고, 클럭 제어 신호에 응답하여 상기 내부 클럭 신호의 클럭 주기를 가변하는 내부 클럭 발생부, 및 상기 칩 인에이블 신호를 포함하는 외부 명령을 인가받고, 상기 외부 명령 각각에 대응하여 클럭 제어 신호를 발생하는 제어부를 구비하고, 상기 내부 클럭 신호에 응답하여 데이터 입출력 동작을 수행하는 것을 특징으로 한다. 따라서 각각의 명령에 따라 내부 클럭 신호의 클럭 주기를 가변하여 전원 노이즈를 줄일 수 있다.

Description

전원 노이즈를 줄일 수 있는 반도체 메모리 장치{Semiconductor memory device for reducing power noise}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 전원 노이즈를 줄일 수 있는 반도체 메모리 장치에 관한 것이다.
플래시 메모리 장치와 같은 반도체 메모리 장치는 외부로부터 낮은 전압 레벨(예를 들면 1.8V)을 갖는 전원 전압을 인가받고, 내부에서 전원 전압보다 높은 전압 레벨(예를 들면 10V)을 갖는 승압 전압을 생성하여 프로그램, 소거 및 리드 동작을 수행한다. 따라서 비휘발성 반도체 메모리 장치는 전원 전압을 인가받아 승압 전압을 발생하기 위한 승압 회로부와 메모리 셀 어레이를 포함하는 코어부 및 승압 회로부부와 코어부를 제어하고, 데이터를 외부로 입출력하는 논리 회로부를 구비한다. 승압 회로부에 의해 발생된 승압 전압은 메모리 셀 어레이로 인가되고, 메모리 셀 어레이에 구비된 복수개의 메모리 셀에 저장된 데이터는 승압 전압에 의해 프로그램, 소거 및 리드 된다.
승압 회로부가 승압 전압을 발생할 때, 특히 승압 전압 발생 시작 시에 전류 소모가 급격하게 증가한다. 또한 전원 전압을 인가받아 동작하는 논리 회로부는 승압 회로부가 승압 전압을 발생하는 동안에도 반도체 메모리 장를 제어하고, 데이터를 입출력하기 위한 각종 동작을 수행한다. 따라서 승압 회로부가 승압 전압을 발생하는 경우에는 승압 회로부뿐만 아니라 논리 회로부도 전류를 소모하게 된다. 이러한 전류 소모의 급격한 변화는 전원 전압의 전압 레벨이 안정된 상태를 유지 할 수 없도록 하는 전원 노이즈를 야기할 수 있다. 전원 노이즈에 의해 전원 전압의 전압 레벨이 하강하게 되면, 승압 전압을 인가받는 메모리 셀 어레이보다 상대적으로 저전압을 인가받아 동작하는 논리 회로부가 더 큰 영향을 받게 된다. 승압 전압의 전압 레벨이 낮아지는 경우에는 메모리 셀에 대한 데이터의 프로그램, 소거 및 리드 동작이 느려지게 되어 반도체 메모리 장치의 동작 속도가 저하된다. 반면에 전원 전압의 전압 레벨이 낮아지는 경우에는 승압 전압의 전압 레벨이 하강할 뿐만 아니라 논리 회로부가 오동작 하여, 비휘발성 반도체 메모리 장치에 치명적인 오류를 발생할 수 있게 된다.
또한 전원 노이즈는 승압 회로부가 승압 전압을 발생할 때뿐만 아니라 반도체 메모리 장치의 다양한 동작에 따라서 논리 회로부의 소모 전류가 많아짐에 따라 발생할 수도 있으며, 인가되는 전원 전압 자체에 전원 노이즈가 포함되어 있는 경우도 있다.
본 발명의 목적은 전원 노이즈를 줄일 수 있는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 칩 인에이블 신호에 응답하여 제1 클럭 주기를 갖는 내부 클럭 신호를 발생하고, 클럭 제어 신호에 응답하여 상기 내부 클럭 신호의 클럭 주기를 가변하는 내부 클럭 발생부, 및 상기 칩 인에이블 신호를 포함하는 외부 명령을 인가받고, 상기 외부 명령 각각에 대응하여 클럭 제어 신호를 발생하는 제어부를 구비하고, 상기 내부 클럭 신호에 응답하여 데이터 입출력 동작을 수행하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제어부는 상기 외부 명령 각각에 대하여 상기 클럭 제어 신호의 레벨을 서로 다르게 설정하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 내부 클럭 발생부는 상기 클럭 제어 신호의 레벨에 응답하여 상기 내부 클럭 신호의 클럭 주기를 서로 다르게 가변하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제어부는 상기 외부 명령 각각에 대하여 상기 클럭 제어 신호의 활성화 기간을 서로 다르게 설정하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 내부 클럭 발생부는 상기 클럭 제어 신호에 응답하여 상기 내부 클럭 신호의 클럭 주기를 가변하여 출력하는 오실레이터인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 내부 클럭 발생부는 전원 전압을 인가받고, 상기 전원 전압의 레벨 변동을 감지하여 감지 신호를 출력하는 전원 전압 감지부를 추가로 더 구비하고, 상기 오실레이터는 상기 감지 신호에 응답하여 상기 내부 클럭 신호의 클럭 주기를 가변하여 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 메모리 셀을 구비하고, 어드레스에 대응하는 상기 메모리 셀을 선택하여 활성화하는 코어부를 추가로 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 상기 제어부에서 외부 명령을 디코딩하여 생성되는 내부 명령 및 상기 내부 클럭 신호에 응답하여 상기 코어부로 데이터를 입출력하는 상기 데이터 입출력 동작을 수행하는 데이터 입출력부를 추가로 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 상기 제어부로부터 추가로 인가되는 승압 전압 발생 신호에 응답하여 전원 전압을 인가받아 적어도 하나의 승압 전압을 발생하고, 발생된 승압 전압을 상기 코어부로 출력하는 승압 회로를 추가로 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 메모리 셀을 구비하여, 외부와 상기 데이터 입출력부 사이에서 데이터를 버퍼링하는 버퍼 회로를 추가로 더 구비하는 것을 특징으로 한다.
따라서, 본 발명의 반도체 메모리 장치는 테스트를 통해 전류 소모가 큰 명령을 설정하고, 전류 소모가 큰 명령이 인가되면 각각의 명령에 응답하여 내부 클럭 신호의 클럭 주기를 가변하므로 전원 노이즈를 줄일 수 있다. 또한 전원 전압의 변화를 감지하여 클럭 주기를 가변하여 유사한 효과를 얻을 수 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.
도1 은 본 발명에 따른 반도체 메모리 장치의 일예로서 플래시 메모리 장치를 나타내는 도면이다. 도1 의 반도체 메모리 장치는 상기한 바와 같이 코어부, 승압 회로부(230) 및 논리 회로부로 구분할 수 있다. 코어부는 메모리 셀 어레이(110), X-디코더(120), Y-디코더(130), 페이지 버퍼(140) 및 Y-게이트(150)를 포함할 수 있으며, 논리 회로부는 어드레스 버퍼(210), 제어부(220), 데이터 입출력부(240), 및 내부 클럭 발생부(250)를 포함 할 것이다.
도1 의 반도체 메모리 장치에서 메모리 셀 어레이(110)는 복수개의 메모리 셀을 구비한다. 어드레스 디코더(210)는 외부로부터 어드레스를 인가받아 로우 어드레스(RA)와 칼럼 어드레스(CA)로 구분하여 출력하고, X-디코더(120)는 로우 어드레스(RA)를 디코딩하여 복수개의 메모리 셀을 페이지 단위로 선택한다. 페이지 버퍼(140)는 복수개의 버퍼를 구비하여 X-디코더(120)에 의해 페이지 단위로 선택된 메모리 셀의 데이터를 임시로 저장하며, 리드 동작 시에는 감지증폭기로서, 프로그 램 동작 시에는 드라이버로서 동작 한다. Y-디코더(130)는 칼럼 어드레스(CA)를 디코딩하여 Y-게이트(150)에 구비된 복수개의 게이트를 선택하고 활성화한다. Y-게이트(150)는 복수개의 게이트를 구비하고, Y-디코더(130)에 의해 선택된 게이트가 활성화되어 페이지 버퍼(140)에 저장된 데이터를 비트 단위로 선택하여 출력한다.
데이터 입출력부(240)는 Y-게이트(150)에서 데이터를 인가받아 구동하여 외부로 출력한다. 제어부(220)는 명령 디코더(미도시)를 구비하여 외부로부터 인가되는 외부 명령(CMD)을 디코딩하여 대응하는 내부 명령(icmd)을 출력하고, 특히 승압 회로부(230)를 활성화하기 위한 승압 전압 발생 신호(vpen)를 출력한다. 또한 제어부(220)는 내부 명령(icmd)에 응답하여 클럭 제어 신호(colck)를 내부 클럭 발생부(250)로 출력한다.
승압 회로부(230)는 승압 전압 발생 신호(vpen)에 응답하여 활성화되어 승압 전압(Vpp)을 발생하여 X-디코더(120)로 출력한다. 이때 승압 회로부(230)는 내부 명령(icmd)을 인가받고, 내부 명령(icmd)에 대응하는 승압 전압(Vpp)을 발생할 수 있다.
알려진 바와 같이 플래시 메모리 장치는 프로그램, 소거 및 리드 동작 시에 각기 다른 고전압을 사용할 수 있으며, 동시에 각기 다른 레벨을 갖는 복수개의 승압 전압을 사용할 수도 있으므로, 승압 회로는 내부 명령을 인가받고 해당 내부 명령에 대응하는 적어도 하나 이상의 승압 전압(Vpp)을 발생할 수 있다. X-디코더(120)는 적어도 하나의 승압 전압(Vpp)을 인가받고, 적어도 하나의 승압 전압을 이용하여 메모리 셀 어레이(110)의 메모리 셀을 페이지 단위로 활성화한다.
내부 클럭 발생부(250)는 반도체 메모리 장치를 활성화하는 칩 인에이블 신호(CE)에 응답하여 활성화되어 내부 클럭 신호(iclk)를 발생하여 출력한다. 그리고 제어부(220)로부터 클럭 제어 신호(colck)를 인가받아 내부 클럭 신호(iclk)의 클럭 주기를 가변하여 출력한다.
도1 의 제어부(220)는 반도체 메모리 장치의 전류 소모가 급격히 증가할 수 있는 외부 명령(CMD)이 인가되면, 내부 명령(icmd)을 발 생함과 동시에 클럭 제어 신호(colck)를 내부 클럭 발생부(250)로 인가한다. 반도체 메모리 장치의 전류 소모가 급격히 증가하는 외부 명령(CMD)은 테스트를 통해 미리 알 수 있다. 대표적으로 상기한 바와 같이 승압 회로부(230)가 동작하게 되는 프로그램, 소거 및 리드 명령이 있으며, 이외에도 승압 회로부(230)가 동작하지 않더라도 논리 회로부의 동작에 의해 전류 소모가 급격히 증가할 수 있는 명령들이 있을 수 있다. 따라서 본 발명의 반도체 메모리 장치에서 제어부(220)는 테스트를 통해 전류 소모가 급격히 증가하는 것으로 확인된 외부 명령이 인가되면, 클럭 제어 신호(colck)를 활성화하도록 미리 설정된다. 내부 클럭 발생부(250)가 클럭 제어 신호(colck)에 응답하여 내부 클럭 신호(iclk)의 주기를 길게 하여 출력하고, 논리 회로부는 내부 클럭 신호(iclk)에 응답하여 동작 속도가 결정되므로, 결과적으로 전류 소모가 큰 외부 명령이 인가되면, 논리 회로부의 동작 속도가 느려지게 되어 전류 소모의 급격한 변화를 줄일 수 있다. 즉 전원 노이즈를 감소시킨다.
대부분의 반도체 메모리 장치 중에서 플래시 메모리 장치는 전원 전압이 인 가되면 항시 내부 클럭 신호를 발생하고, 내부 클럭 신호를 외부 클럭 신호와 동기하여 동작하는 동기식 반도체 메모리 장치와 달리 외부 장치와의 동기를 필요로 하지 않으며, 사용되지 않는 경우에는 칩 인에이블 신호(CE)를 비활성화하여, 전원 전압이 인가되더라도 내부 클럭 신호(iclk)를 생성하지 않는다. 또한 일부 동기식 반도체 메모리 장치를 제외한 반도체 메모리 장치는 논리 회로부의 구성 요소들이 내부 클럭 신호(iclk), 특히 내부 클럭 신호(iclk)의 클럭 개수에 대응하여 각각의 지정된 동작을 수행하므로, 내부 클럭 신호(iclk)의 주기가 길어지게 되면, 반도체 메모리 장치의 동작 속도가 느려지지만, 이로 인한 오동작은 발생하지 않는다.
또한 전류 소모가 큰 외부 명령이 인가되더라도, 이 외부 명령에 대응하는 동작을 수행하는 모든 구간에서 내부 클럭 신호(iclk)의 주기를 길게 할 필요는 없다. 전원 노이즈는 단순히 전류 소모가 크기 때문에 발생하는 것이 아니라, 전류 소모의 급격한 변동에 의해 발생한다. 따라서 전류 소모가 큰 외부 명령이 인가된 초기 구간에서만 내부 클럭 신호(iclk)의 주기를 길게 하여도 전원 노이즈를 줄일 수 있다. 즉 제어부는 테스트를 통해 전류 소모가 큰 외부 명령 각각에 대해 내부 클럭 신호(iclk)의 주기를 길게 하는 구간을 서로 다르게 설정할 수 있다. 여기서 전류 소모가 큰 외부 명령이 인가되어 내부 클럭 신호(iclk)의 주기를 길게 하는 초기 구간은 테스트를 통해 미리 설정해 둘수 있을 것이다.
따라서 본 발명의 반도체 메모리 장치는 전류 소모가 큰 외부 명령이 인가되는 경우에 논리 회로부의 동작 속도가 늦어지기는 하지만 논리 회로부는 계속 동작을 수행하게 된다. 또한 외부 명령 각각에 대해 내부 클럭 신호(iclk)의 주기가 길어지는 구간이 다르게 설정될 수 있으므로, 반도체 메모리 장치의 동작이 느려지는 시간은 길지 않다. 즉 내부 클럭 신호(iclk)가 고정된 주기를 갖는 반도체 메모리 장치와 본 발명의 반도체 메모리 장치의 동작 속도의 차이는 매우 미미하다.
또한 반도체 메모리 장치는 모든 외부 명령(CMD)에 대해 동일하게 전류를 소모하지 않는다. 즉 각각의 외부 명령에 대하여 서로 다른 동작을 수행하게 되므로, 소모하는 전류량 또한 각각의 외부 명령에 대하여 다르다. 이 경우에 본 발명의 반도체 메모리 장치는 전류 소모가 매우 큰 외부 명령과 전류 소모가 상대적으로 크지 않은 외부 명령에 대해 내부 클럭 신호(iclk)의 클럭 주기를 서로 다르게 설정할 수 있다. 각각의 외부 명령에 대하여 내부 클럭 신호(iclk)의 주기를 서로 다르게 조절하기 위해서, 클럭 제어 신호(colck)는 복수 비트를 가질 수 있다. 각 명령의 전류 소모를 고려하여 내부 클럭 신호(iclk)의 클럭 주기를 다양하게 변경하면, 전류 소모가 큰 외부 명령에 대해 내부 클럭 신호(iclk)의 주기를 동일하게 길게 설정하는 경우보다 반도체 메모리 장치의 동작 속도가 개선된다.
도2 는 도1 의 반도체 메모리 장치의 동작에 따른 내부 클럭 신호를 나타내는 도면이다.
도2 에서 전류(i)는 외부 명령(CMD)에 따른 반도체 메모리 장치의 전류 소모량을 나타낸다. 도2 에서 제1 피크 구간은 매우 큰 전류를 소모하는 구간을 나타내며, 제2 피크 구간은 제1 피크 구간에 비하여 상대적으로 적은 전류를 소모하는 구간을 나타낸다. 제1 피크 구간의 일예로는 반도체 메모리 장치에 프로그램, 소거 및 리드 명령이 인가되어 승압 회로부(230)가 승압 전압(Vpp)을 발생하는 경우 가 있으며, 제2 피크 구간의 일예로는 데이터 입출력부(240)에서 복수개의 데이터(DATA)가 동시에 출력되는 경우가 있을 것이다.
외부에서 인가되는 외부 명령(CMD) 각각이 제1 및 제2 피크 구간에 해당하는지 여부는 상기한 바와 같이 테스트를 통하여 미리 제어부(220)에 설정될 수 있다. 제어부(220)는 인가되는 외부 명령(CMD)에 대응하는 클럭 제어 신호(colck)를 발생하여, 내부 클럭 발생부(250)로 출력한다. 제어부(220)에서 인가되는 클럭 제어 신호(colck)가 제1 및 제2 피크 구간이 아닌 것을 나타내는 경우에 내부 클럭 발생부(250)는 제1 시간 주기를 갖는 내부 클럭 신호(iclk)를 발생하여 출력한다. 그러나 클럭 제어 신호(colck)가 제1 피크 구간을 나타내는 경우에 내부 클럭 발생부(250)는 제1 시간 주기 보다 상대적으로 긴 제2 시간 주기를 갖는 내부 클럭 신호(iclk)를 발생하여 출력한다. 예를 들어 제2 시간 주기는 제1 시간 주기의 2배로 설정 될 수 있을 것이다. 그리고 클럭 제어 신호(colck)가 제2 피크 구간을 나타내는 경우에 내부 클럭 발생부(250)는 제1 시간 주기와 제2 시간 주기 사이의 제3 시간 주기를 갖는 내부 클럭 신호(iclk)를 발생하여 출력한다.
도2 에서는 반도체 메모리 장치의 전류 소모가 큰 구간을 제1 및 제2 피크 구간으로 구분하였으나, 더욱 많은 구간으로 세분화할 수도 있다.
따라서 본 발명의 비휘발성 반도체 메모리 장치는 외부 명령(CMD)에 대응하는 주기를 갖는 내부 클럭 신호(iclk)를 발생하고, 발생된 내부 클럭 신호(iclk)에 응답하여 반도체 메모리 장치가 동작하므로 전원 노이즈를 줄일 수 있다.
도3 는 도1 의 내부 클럭 발생부의 다른 예를 나타내는 도면이다.
내부 클럭 발생부(250)는 전원 전압(Vdd)에 응답하여 내부 클럭 신호(iclk)의 주기를 가변 할 수도 있다. 내부 클럭 발생부(250)가 외부 전원 전압(Vdd)에 응답하여 내부 클럭 신호(iclk)의 주기를 가변하는 경우에 내부 클럭 발생부(250)는 제어부(220)로부터 클럭 제어 신호(colck)를 인가받지 않아도 된다.
상기에서 반도체 메모리 장치를 오동작 하게 하는 것은 전원 노이즈에 의한 전원 전압(Vdd)의 레벨 변동이다. 즉 전원 노이즈를 유발하는 원인에 무관하게 반도체 메모리 장치는 전원 전압(Vdd)의 레벨 변동에 의해 오동작을 수행할 수 있게 된다. 그러므로 내부 클럭 발생부(250)가 전원 전압(Vdd)의 레벨 변동을 감지하고 감지된 전원 전압(Vdd)의 레벨 변동에 응답하여 내부 클럭 신호(iclk)의 주기를 가변 한다면, 제어부(220)로부터 클럭 제어 신호(colck)를 인가받아 내부 클럭 신호(iclk)의 주기를 가변하는 것과 유사하게 동작 할 수 있다.
도3 의 내부 클럭 발생부(250)는 전원 전압(Vdd)의 레벨 변화를 감지하여 감지 신호(det)를 출력하는 전원 전압 감지부(251) 및 감지 신호(det) 또는 클럭 제어 신호(colck)에 응답하여 내부 클럭 신호(iclk)의 주기를 가변하여 출력하는 오실레이터(252)를 구비한다. 따라서 도2 의 내부 클럭 발생부(250)는 클럭 제어 신호(colck) 뿐만 아니라 전원 전압(Vdd)의 레벨 변화에 응답하여 내부 클럭 신호(iclk)의 주기를 가변 할 수 있도록 구성된다. 그러나 내부 클럭 발생부(250)가 클럭 제어 신호(colck)에만 응답하여 내부 클럭 신호(CLK)의 주기를 가변하는 경우에는 전원 전압 감지부(251)는 생략할 수 있다.
상기에서는 내부 클럭 발생부(250)가 별도의 회로로 도시되어 있으나, 제어 부(220)가 내부 클럭 발생부(250)를 구비할 수도 있다. 그리고 본 발명은 반도체 메모리 장치의 전류 소모 변화에 의한 전원 노이즈를 줄이기 위한 발명으로 반도체 메모리 장치가 승압 전압을 사용하지 않는 경우에는 승압 회로부(230)가 생략될 수도 있다.
또한 본 발명은 원 낸드 플래시 메모리 장치(One Nand flash memory device)와 같이 비휘발성 메모리와 휘발성 메모리가 복합된 메모리 장치에도 적용할 수 있다. 특히 원 낸드 플래시 메모리 장치는 데이터 입출력 속도가 느린 낸드 플래시 메모리 장치의 동작 속도를 증가시키기 위해 데이터를 외부로 입출력할 때 S램과 같은 휘발성 메모리 장치를 버퍼 회로로서 사용하며, 휘발성 메모리 장치가 데이터 입출력 동작을 수행할 때 전류 소모가 크게 늘어나게 되고, 전원 노이즈가 발생 할 수 있다. 본 발명은 상기한 복합 메모리 장치의 전원 노이즈를 줄이기 위해서도 유용하게 사용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도1 은 본 발명에 따른 반도체 메모리 장치의 일예를 나타내는 도면이다.
도2 는 도1 의 반도체 메모리 장치의 동작에 따른 내부 클럭 신호를 나타내는 도면이다.
도3 는 도1 의 내부 클럭 발생부의 다른 예를 나타내는 도면이다.

Claims (10)

  1. 칩 인에이블 신호에 응답하여 제1 클럭 주기를 갖는 내부 클럭 신호를 발생하고, 클럭 제어 신호에 응답하여 상기 내부 클럭 신호의 클럭 주기를 가변하는 내부 클럭 발생부; 및
    상기 칩 인에이블 신호를 포함하는 외부 명령을 인가받고, 상기 외부 명령 각각에 대응하여 클럭 제어 신호를 발생하는 제어부를 구비하고,
    상기 내부 클럭 신호에 응답하여 데이터 입출력 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 제어부는
    상기 외부 명령 각각에 대하여 상기 클럭 제어 신호의 레벨을 서로 다르게 설정하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 내부 클럭 발생부는
    상기 클럭 제어 신호의 레벨에 응답하여 상기 내부 클럭 신호의 클럭 주기를 서로 다르게 가변하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2 항에 있어서, 상기 제어부는
    상기 외부 명령 각각에 대하여 상기 클럭 제어 신호의 활성화 기간을 서로 다르게 설정하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제2 항에 있어서, 상기 내부 클럭 발생부는
    상기 클럭 제어 신호에 응답하여 상기 내부 클럭 신호의 클럭 주기를 가변하여 출력하는 오실레이터인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 내부 클럭 발생부는
    전원 전압을 인가받고, 상기 전원 전압의 레벨 변동을 감지하여 감지 신호를 출력하는 전원 전압 감지부를 추가로 더 구비하고,
    상기 오실레이터는 상기 감지 신호에 응답하여 상기 내부 클럭 신호의 클럭 주기를 가변하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1 항에 있어서, 상기 반도체 메모리 장치는
    복수개의 메모리 셀을 구비하고, 어드레스에 대응하는 상기 메모리 셀을 선택하여 활성화하는 코어부를 추가로 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 반도체 메모리 장치는
    상기 제어부에서 외부 명령을 디코딩하여 생성되는 내부 명령 및 상기 내부 클럭 신호에 응답하여 상기 코어부로 데이터를 입출력하는 상기 데이터 입출력 동 작을 수행하는 데이터 입출력부를 추가로 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 반도체 메모리 장치는
    상기 제어부로부터 추가로 인가되는 승압 전압 발생 신호에 응답하여 전원 전압을 인가받아 적어도 하나의 승압 전압을 발생하고, 발생된 승압 전압을 상기 코어부로 출력하는 승압 회로를 추가로 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8 항에 있어서, 상기 반도체 메모리 장치는
    복수개의 메모리 셀을 구비하여, 외부와 상기 데이터 입출력부 사이에서 데이터를 버퍼링하는 버퍼 회로를 추가로 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9152430B2 (en) * 2013-06-04 2015-10-06 Freescale Semiconductor, Inc. Method for low power boot for microcontroller
US9595307B2 (en) * 2014-05-22 2017-03-14 Samsung Electronics Co., Ltd. Volatile memory device and system-on-chip including the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100230407B1 (ko) * 1997-02-17 1999-11-15 윤종용 반도체장치의 클럭 발생회로 및 클럭발생방법
JPH1145574A (ja) * 1997-07-25 1999-02-16 Nec Corp 半導体記憶装置
US6489819B1 (en) * 1998-10-27 2002-12-03 Mitsubishi Denki Kabushiki Kaisha Clock synchronous semiconductor memory device allowing testing by low speed tester
JP2000163961A (ja) * 1998-11-26 2000-06-16 Mitsubishi Electric Corp 同期型半導体集積回路装置
KR100415092B1 (ko) * 2002-05-13 2004-01-13 주식회사 하이닉스반도체 모드 레지스터를 갖는 반도체 메모리 장치 및 상기 반도체메모리 장치에서의 디프 파워 다운 모드의 제어 방법
KR100495916B1 (ko) * 2002-11-20 2005-06-17 주식회사 하이닉스반도체 클럭인에이블 버퍼를 구비한 반도체 장치
JP4257196B2 (ja) 2003-12-25 2009-04-22 株式会社東芝 半導体装置および半導体装置の駆動方法
JP2005267712A (ja) 2004-03-17 2005-09-29 Toshiba Microelectronics Corp 不揮発性半導体記憶装置
JP2006216147A (ja) 2005-02-03 2006-08-17 Seiko Instruments Inc 不揮発性メモリ回路
KR100680975B1 (ko) * 2006-01-13 2007-02-09 주식회사 하이닉스반도체 파워다운 모드 제어 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10762858B2 (en) 2016-11-18 2020-09-01 Samsung Display Co., Ltd. Display device and driving method of display device

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