KR19990012426A

KR19990012426A - 낮은 전원 전압에서 안정된 독출 동작이 가능한 플래시 메모리 장치

Info

Publication number: KR19990012426A
Application number: KR1019970035817A
Authority: KR
Inventors: 박종민
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-07-29
Filing date: 1997-07-29
Publication date: 1999-02-25
Also published as: US6026049A; JPH11110993A; TW395061B; JP3841560B2; KR100274590B1

Abstract

본 발명의 플래시 메모리 장치는 어드레스 신호의 상태가 천이될 때 숏 펄스 신호를 발생하는 어드레스 천이 검출 회로와; 상기 숏 펄스 신호에 동기된 발진 신호를 발생하는 발진 회로 및; 상기 발진 신호에 의해 구동되어서 전원 전압보다 높은 펌핑 전압을 발생하고, 상기 어드레스 신호에 의해 선택된 워드 라인으로 상기 펌핑 전압을 공급하는 회로를 한다.

Description

낮은 전원 전압에서 안정된 독출 동작이 가능한 플래시 메모리 장치(flash memory device capable of performing low Vcc read operation)

본 발명은 불 휘발성 반도체 메모리 장치에 관한 것으로서, 구체적으로는 전기적으로 소거 및 프로그램 가능한 메모리 셀들(electrically erable programmable ROM : EERPOM)을 구비하고 낮은 전원 전압에서 독출 동작이 가능한 플래시 메모리 장치에 관한 것이다.

도 1은 플래시 메모리 셀의 구조를 보여주는 단면도이다. 플래시 메모리 셀은, 도 1에 도시된 바와같이, P형 반도체 기판 (2)의 표면에 채널 영역을 사이에 두고 N+ 불순물로 형성된 소오스 (3) 및 드레인 (4)과, 상기 채널 영역 상에 100Å 이하의 얇은 절연막 (7)을 사이에 두고 형성된 플로팅 게이트 (floating gate) (6)와, 상기 플로팅 게이트 (floating gate) (6) 상에 절연막 (예를들면, ONO막) (9)을 사이에 두고 콘트롤 게이트 (control gate) (8)가 형성되어 있다. 그리고, 상기 소오스 (3), 상기 드레인 (4), 상기 콘트롤 게이트 (8), 그리고 상기 반도체 기판 (2)에는 각각 프로그램, 소거, 그리고 독출 동작시 요구되는 전압들을 인가하기 위한 전원 단자들 (Vs), (Vd), (Vg), 그리고 (Vb)이 접속되어 있다.

통상적인 플래시 메모리의 프로그램 동작에 의하면, 드레인 영역 (4)과 인접한 채널 영역에서 플로팅 게이트 (8)로의 핫 일렉트론 인젝션 (hot electron injection)이 발생되도록 함으로써 플래시 메모리 셀은 프로그램된다. 상기한 전자 주입은 상기 소오스 영역 (3)과 상기 P형 반도체 기판 (2)을 접지시키고, 상기 콘트롤 게이트 전극 (Vg)에 높은 고전압 (예를들면, +10V)을 인가하고, 그리고 상기 드레인 영역 (4)에 핫 일렉트론을 발생시키기 위해 적당한 양의 전압 (예를들면, 5V∼6V)를 인가함으로써 이루어진다. 이러한 전압 인가 조건에 따라 플래시 메모리 셀이 프로그램되면, 즉 음의 전하 (negative charge)가 상기 플로팅 게이트 (6)에 충분히 축적되면, 상기 플로팅 게이트 (6)에 축적된(또는 포획된) (-) 전하는 일련의 독출 동작이 수행되는 동안 상기 프로그램된 플래시 메모리 셀의 드레솔드 전압 (threshold voltage)을 높이는 역할을 한다.

통상적으로, 독출 동작의 전압 인가 조건은 플래시 메모리 셀의 상기 드레인 영역 (4)에 양의 전압 (예를들면, 1V)을 인가하고, 그것의 콘트롤 게이트 (8)에 소정 전압 (예를들면, 전원 전압 또는 약 4.5V)을 인가하고, 그리고 그것의 소오스 영역 (3)에 0V를 인가하는 것이다. 상기한 조건에 따라 독출 동작이 수행되면, 상기한 핫 일렉트론 인젝션 방법에 의해서 그것의 드레솔드 전압이 높아진, 즉 프로그램된 플래시 메모리 셀은 그것의 드레인 영역 (4)으로부터 그것의 소오스 영역 (3)으로 전류가 주입되는 것이 방지된다. 이때, 상기 프로그램된 플래시 메모리 셀은 오프 (off)되었다고 하며, 그것의 드레솔드 전압은, 통상적으로, 약 6V∼7V 사이의 분포를 갖는다.

계속해서, 플래시 메모리 셀의 소거 동작에 의하면, 상기 반도체 기판 (2), 즉 벌크 영역, 에서 상기 콘트롤 게이트 (8)로의 F-N 터널링 (Fowler-Nordheim tunneling)을 발생시킴으로써 메모리 셀은 소거된다. 일반적으로, 상기 F-N 터널링은 음의 고전압 (예를들면, -10V)를 상기 콘트롤 게이트 (8)에 인가하고, 상기 벌크 영역 (2)과 상기 콘트롤 게이트 (8) 사이의 F-N 터널링을 발생시키기 위해 적당한 양의 전압 (예를들면, 5V)을 인가함으로써 이루어진다. 이때, 그것의 드레인 영역 (4)은 소거의 효과를 극대화시키기 위해 고 임피던스 상태 (high impedance state) (예를들면, 플로팅 상태)로 유지된다. 이러한 소거 조건에 따른 전압들을 대응하는 전원 단자들 (Vg), (Vd), (Vs) 및 (Vb)로 인가하면, 상기 콘트롤 게이트 (8)와 상기 벌크 영역 (2) 사이에 강한 전계가 형성된다. 이로인해 상기한 F-N 터널링이 발생되고, 그 결과 프로그램된 셀의 플로팅 게이트 (6) 내의 음의 전하는 그것의 소오스 영역 (3)으로 방출된다.

통상적으로, 상기 F-N 터널링은 6∼7MV/cm의 전계 (electric field)가 상기 절연막 (7) 사이에 형성되었을 때 발생된다. 이는 플로팅 게이트 (6)와 벌크 영역 (2) 사이에 100Å 이하의 상기 얇은 절연막 (7)이 형성되어 있기 때문에 가능하다. 상기 F-N 터널링에 따른 소거 방법에 의해서 음의 전하가 플로팅 게이트 (6)로부터 벌크 영역 (2)으로 방전 (또는 방출)되는 것은, 일련의 독출 동작이 수행되는 동안, 상기 소거된 플래시 메모리 셀의 드레솔드 전압을 낮추는 역할을 한다.

일반적인 플래시 메모리 셀 어레이 구성에 있어서, 각각의 벌크 영역은 메모리 장치의 고집적화를 위해 복수 개의 셀들이 함께 연결되며, 이로인해 상기한 소거 방법에 따라 소거 동작이 수행될 경우 복수 개의 메모리 셀들이 동시에 소거된다. 소거 단위는 각각의 벌크 영역 (2)이 분리된 영역에 따라 결정된다. {예를들면, 64K byte : 이하, 섹터(sector)라 칭한다.} 일련의 독출 동작이 수행되는 동안 상기 소거 동작에 의해 드레솔드 전압이 낮아진 플래시 메모리 셀은 콘트롤 게이트 (8)에 일정 전압을 인가하면, 드레인 영역 (4)으로부터 소오스 영역 (3)으로 전류 통로 (current path)가 형성된다. 이러한 플래시 메모리 셀은 온 (on)되었다고 하며, 그것의 드레솔드 전압은 약 1V∼3V 사이의 분포를 갖는다. 표 1은 플래시 메모리 셀에 대한 프로그램, 소거, 및 독출 동작시 각 전원 단자들 (Vg), (Vd), (Vs) 및 (Vb)에 인가되는 전압 레벨을 보여준다.

[표 1]

동작 모드	Vg	Vd	Vs	Vb
프로그램	+10V	+5V∼+6V	0V	0V
소 거	-10V	Floating	Floating	+5V
독 출	+4.5V	+1V	0V	0V

도 2는 프로그램 및 소거 동작에 의해서 플래시 메모리 셀의 드레솔드 전압을 보여준다. 도 2를 참조하면, 프로그램 또는 소거된 플래시 메모리 셀의 독출 동작에 의해서 메모리 셀의 온/오프 상태를 판독하기 위해서 선택되는 메모리 셀의 콘트롤 게이트 (8)에 3V∼6V 사이의 전압이 인가되어야 함을 알 수 있다.

플래시 메모리, 특히 노어형 플래시 메모리(NOR type flash memory)는 그것의 독출 동작에 있어서 다른 불 휘발성 메모리보다 속도가 빠르기 때문에 (예를들면, 100nS 이하의 액세스 가능) 고속 동작을 요구하는 사용자들로부터 많은 호응을 받고 있다. 또한 장시간 휴대용으로서 사용 가능한 휴대용 제품(예를들면, 휴대폰)에 내장되는 경우 저전력 및 저전압에서 플래시 메모리의 동작이 가능하기를 원한다. 이러한 이유로 인해, 사실상, 여러 플래시 메모리 공급 업체는 3V 이하의 저전압용 제품을 개발하고 있다. 이와 같은 추세는 계속될 전망이며, 향후 2V 이하의 전원 전압에서 동작 가능한 제품을 요구하게 될 가능성 또한 배제할 수 없다. 이러한 추세에 따라 저전압 (예를들면, 2V 이하의 전원 전압)에서 동작 가능한 플래시 메모리가 개발되기 위해서는 몇가지 선행되어야 할 과제가 있다. 그러한 선행 조건들 중, 특히, 독출 동작에 있어서, 선택되는 메모리 셀의 콘트롤 게이트 (8), 즉 선택되는 워드 라인으로 상기 선택된 셀에 저장된 데이터의 판독 가능한 전압, 즉 3V∼6V의 전압을 인가하는 것이다.

플래시 메모리의 독출 동작이 수행될 경우, 도면에는 도시되지 않았지만, 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 바와같이, 행을 선택하기 위한 회로에 의해서 선택되는 행, 즉 선택된 메모리 셀의 콘트롤 게이트 (8)는 그것에 저장된 데이터를 판독하기 위해 3V∼6V의 워드 라인 전압 또는 승압 전압(판독 가능 전압)이 인가된다. 2V 이하의 저전압 (또는 낮은 전원 전압)에서 수행되는 독출 동작은 상기 승압 전압이 전원 전압 (예를들면, 2V) 보다 높기 때문에 전원 전압보다 상대적으로 높은 고전압을 칩 내부에서 발생시킴으로써 이루어진다. 하지만, 상기 승압 전압은 전원 전압으로부터 승압시 통상적으로 최소한 2 회 이상의 승압 조건이 구비되어야만 승압되기 때문에, 이러한 조건에 의해서 사용자(들)는 독출 동작을 위한 어드레스의 변화시 선택된 메모리 셀을 액세스하기 위해서는 일정 시간, 즉 전원 전압에서 상기 승압 전압으로 승압되는 시간이 필요하게 된다.

따라서, 플래시 메모리의 공급 업체는 이러한 문제점을 해결하기 위해 항상 상기 승압 전압을 승압하고 있도록 설계하여, 독출 동작이 수행되면, 상기 승압 전압에 의해서 빠른 액세스가 가능하도록 하고 있다. 하지만, 항상, 상기 승압 전압을 승압하고 있어야 하므로, 어드레스 변화에 의한 독출 동작이 수행되지 않는 상태에서도 상기 승압 전압을 유지하게 된다. 그 결과 스탠바이(standb) 상태에서도 상기 승압 전압을 유지하기 위한 전류 소모를 감수해야 한다.

상기 워드 라인 전압 또는 상기 승압 전압을 발생하기 위한 종래의 승압 회로는 어드레스 천이가 어떠한 형태, 즉 어떠한 천이 주기로 발생할지를 예측하지 못하기 때문에, 어드레스의 변화 사이클이 독출 사이클 시간 (tRC) 등과 같이 정상적으로 발생하였을 때, 통상적으로, 원할하게 동작되도록 설계되었다. 이러한 경우, 상기 어드레스의 변화 사이클이 연속적으로 상기 독출 사이클 시간 (tRC)보다 짧은 사이클로 변화하는 경우, 어드레스 천이시 상기 승압 전압이 전달되는 노드의 전류 소모가 발생하게 되고, 상기 소모된 전류의 양은 상기 승압 회로에 의해서 공급되는 전류의 양보다 상대적으로 많게 될 수 있다.

다시말해서, 종래의 승압 회로의 구동 사이클은 정상적인 독출 사이클에 의해 결정되기 때문에 그것보다 짧은 사이클로 어드레스가 천이되는 경우에 어드레스 천이시 소모되는 전류를 빠르게 보상할 수 있다. 결국, 이러한 상황이 연속적으로 발생하게 되면, 상기 승압 전압이 상기 승압 회로에 의해서 구동되더라도, 그것의 전압 레벨은 저하되며, 그 결과 상기 승압 전압은 판독 가능한 전압 (예를들면, 3V∼6V)보다 낮게 되어 정상적인 독출 동작이 수행되지 않는 문제점이 생겼다.

또 다른 문제점은 종래 승압 회로를 이용한 독출 동작시 그것의 노이즈 면역성 (noise immunity)이 없다는 것이다. 즉, 종래의 승압 회로는 어드레스 상태 천이에 따라 동작하지 않고 정상적인 독출 사이클 시간에 따라 전류를 보상하도록 발진시키기 때문에 어드레스 천이시의 타이밍과 다르게 발진할 경우 소모되는 전류를 보상하지 못하게 되는 경우가 발생할 수 있다. 결국, 이러한 전류 소모는 칩 내부에서의 노이즈원이 되기 때문에 이 역시 독출 동작시 오동작을 유발시킬 수 있다.

본 발명의 목적은 낮은 전원 전압에서 안정된 독출 동작이 가능한 플래시 메모리 장치를 제공하는 것이다.

본 발명의 다른 목적은 칩 내부의 전원 노이즈에 대한 면역성을 갖는 플래시 메모리 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 저 전원 전압의 플래시 메모리 장치를 제공하는 것이다.

도 1은 플래시 메모리 셀의 구조를 보여주는 단면도;

도 2는 프로그램된 셀과 소거된 셀의 드레솔드 전압 분포를 보여주는 도면;

도 3는 본 발명의 바람직한 제 1 실시예에 따른 플래시 메모리 장치의 구성을 보여주는 블럭도;

도 4A 및 도 4B는 본 발명의 어드레스 천이에 따른 승압 회로의 발진 신호 및 독출 전압을 보여주는 파형도;

*도면의 주요 부분에 대한 부호 설명

100 : 셀 어레이 102 : 행 어드레스 버퍼 회로

104 : 행 프리디코더 회로 106 : 행 디코더 회로

108 : 열 어드레스 버퍼 회로 110 : 열 프리디코더 회로

112 : 열 선택 회로 114 : S/A 기입 드라이버 회로

116 : 데이터 입출력 버퍼 회로 118 : 어드레스 천이 검출 회로

120 : 발진 회로 122 : 앤드 게이트

124 : 펌프 구동 회로 126 : 펌프 회로

128 : 기준전압 발생 회로 130 : 전압 조정 회로

200 : 승압 회로

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 반도체 메모리 장치에 있어서, 어드레스 신호의 상태가 천이될 때 숏 펄스 신호를 발생하는 수단과; 상기 숏 펄스 신호에 동기된 발진 신호를 발생하는 수단 및; 상기 발진 신호에 의해 구동되어서 전원 전압보다 높은 펌핑 전압을 발생하고, 상기 어드레스 신호에 의해 선택된 워드 라인으로 상기 펌핑 전압을 공급하는 수단을 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 발진 신호는 상기 숏 펄스 신호의 홀수번째의 펄스 신호가 발생될 때 제 1 레벨로 천이되고, 상기 숏 펄스 신호의 홀수번째의 펄스 신호가 발생될 때 제 2 레벨로 천이되는 것을 특징으로 한다.

본 발명의 다른 특징에 의하면, 복수 개의 워드 라인들, 복수 개의 비트 라인들, 그리고 상기 워드 라인들과 상기 비트 라인들이 상호 교차되는 영역에 배열되고 전기적으로 소거 및 프로그램 가능한 메모리 셀들의 셀 어레이를 구비한 플래시 메모리 장치에 있어서, 외부로부터 인가되는 어드레스 신호의 상태 천이를 검출하여 숏 펄스 신호를 발생하는 수단과; 상기 숏 펄스 신호에 동기된 발진 신호를 발생하는 수단과; 상기 어드레스 신호를 입력받아 상기 셀 어레이의 워드 라인들 중 하나를 선택하고, 상기 선택된 워드 라인을 소정의 제 1 전압으로 구동하는 수단과; 외부로부터의 기준 전압과 상기 제 1 전압을 입력받아 상기 제 1 전압이 상기 기준 전압보다 낮은지 또는 높은지를 판별하여 상기 제 1 전압의 레벨을 조정하기 위한 제 1 신호를 발생하는 수단 및; 상기 발진 신호와 상기 제 1 신호에 응답하여 외부로부터의 전원 전압을 펌핑한 상기 제 1 전압을 발생하는 수단을 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 전원 전압은 2V 또는 그 보다 낮은 전압인 것을 특징으로 한다.

이 실시예에 있어서, 상기 발진 신호는 상기 숏 펄스 신호의 홀수번째 펄스 발생시 제 1 레벨 전압으로 천이되고 상기 숏 펄스 신호의 짝수번째 펄스 발생시 제 2 레벨 전압으로 천이되는 것을 특징으로 한다.

이 실시예에 있어서, 상기 발진 신호는 상기 숏 펄스 신호의 주기보다 적어도 2 배 또는 그 이상의 주기를 갖는 것을 특징으로 한다.

이 실시예에 있어서, 상기 제 1 신호 발생 수단은, 상기 제 1 전압을 입력받아 외부로부터의 칩 활성화 신호에 응답하여 상기 제 1 전압을 분압한 제 2 전압을 발생하는 수단 및; 상기 제 2 전압과 상기 기준 전압을 비교하여 상기 제 2 전압이 상기 기준 전압보다 높을 때 제 1 레벨 전압의 상기 제 1 신호를 발생하고, 상기 제 2 전압이 상기 기준 전압보다 낮을 때 제 2 레벨 전압의 상기 제 2 신호를 발생하는 수단을 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 제 1 전압 발생 수단은, 상기 제 1 신호와 상기 발진 신호를 입력받아, 상기 제 1 신호가 제 1 레벨 전압일 때 상기 발진 신호를 출력하고 상기 제 1 신호가 제 2 레벨 전압일 때 상기 발진 신호가 출력되는 것을 차단하는 수단과; 상기 제 1 신호가 제 1 레벨 전압일 때 출력되는 상기 발진 신호에 응답하여 상기 발진 신호의 주기를 갖는 제 2 신호를 발생하는 수단 및; 상기 제 2 신호에 응답하여 상기 전원 전압을 상기 제 1 전압으로 펌핑시키기 위한 수단을 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 제 1 전압은 상기 전원 전압보다 높은 약 3 내지 6V의 전압인 것을 특징으로 한다.

본 발명의 또 다른 특징에 의하면, 복수 개의 워드 라인들, 복수 개의 비트 라인들, 그리고 상기 워드 라인들과 상기 비트 라인들이 상호 교차되는 영역에 배열되고, 플로팅 게이트 및 제어 게이트를 갖는 전기적으로 소거 및 프로그램 가능한 메모리 셀들의 셀 어레이와; 외부로부터 인가되는 어드레스 신호의 상태 천이를 검출하여 제 1 신호를 발생하는 수단과; 상기 제 1 신호에 응답하여 가변 가능하고 상기 제 1 신호의 주기보다 적어도 2 배 또는 그 이상의 주기를 갖는 발진 신호를 발생하는 수단과; 상기 어드레스 신호에 응답하여 상기 셀 어레이의 워드 라인들 중 하나를 선택하고, 상기 선택된 워드 라인을 상기 전원 전압보다 높은 소정 레벨의 제 1 전압으로 구동하는 수단과; 외부로부터의 기준 전압과 상기 제 1 전압을 입력받아 상기 제 1 전압이 상기 기준 전압보다 낮은지 또는 높은지를 판별하여 상기 제 1 전압의 레벨을 조정하기 위한 제 2 신호를 발생하는 수단과; 상기 발진 신호와 상기 제 1 신호에 응답하여 상기 발진 신호의 주기를 갖는 제 3 신호를 출력하거나 상기 제 3 신호가 출력되는 것을 차단하는 수단 및; 상기 제 3 신호에 응답하여 전원 전압을 펌핑한 상기 제 1 전압을 발생하는 수단을 포함한다.

이 실시예에 있어서, 상기 전원 전압은 2볼트 또는 그 보다 낮은 전압이다.

이 실시예에 있어서, 상기 제 1 전압은 상기 전원 전압보다 높은 3볼트 내지 6볼트의 전압이다.

이 실시예에 있어서, 상기 발진 신호는 상기 제 1 신호에 동기되며, 상기 제 1 신호의 홀수번째 신호 발생시 제 1 레벨 전압으로 천이되고, 상기 제 1 신호의 짝수번째 신호 발생시 제 2 레벨 전압으로 천이된다.

이 실시예에 있어서, 상기 제 1 전압 발생 수단은, 상기 제 1 신호가 제 1 레벨 전압일 때 출력되는 상기 발진 신호에 응답하여 상기 발진 신호의 주기와 동일한 주기를 갖는 제 4 신호를 발생하는 수단 및; 상기 제 4 신호에 응답하여 상기 전원 전압을 상기 제 1 전압으로 승압시키기 위한 수단을 포함한다.

이 실시예에 있어서, 상기 제 1 신호 발생 수단은, 상기 제 1 전압을 입력받아 외부로부터의 칩 활성화 신호에 응답하여 상기 제 1 전압을 분압한 제 2 전압을 발생하는 수단 및; 상기 제 2 전압과 상기 기준 전압을 비교하여 상기 제 1 신호를 발생하는 수단을 포함한다.

본 발명의 또 다른 특징에 의하면, 복수 개의 워드 라인들과; 복수 개의 비트 라인들과; 상기 워드 라인들과 상기 비트 라인들이 상호 교차되는 영역에 배열되고, 소오스, 드레인, 플로팅 게이트 및 제어 게이트를 가지며, 상기 워드 라인들에 각각 접속되고 상기 비트 라인들에 각각의 드레인들이 병렬로 접속된 전기적으로 소거 및 프로그램 가능한 메모리들의 셀 어레이와; 외부로부터 인가되는 어드레스 신호를 입력받아 상기 워드 라인들 중 하나를 선택하고, 상기 선택된 워드 라인으로 소정 레벨의 워드 라인 전압을 공급하는 수단과; 상기 어드레스 신호의 상태가 천이될 때 숏 펄스 신호를 발생하는 수단과; 상기 숏 펄스 신호에 동기되고 가변 가능한 주기를 갖는 발진 신호를 발생하는 수단 및; 상기 발진 신호에 응답하여 동작 전압을 펌핑한 상기 워드 라인 전압을 발생하는 수단을 포함한다.

이 실시예에 있어서, 상기 발진 신호는 상기 숏 펄스 신호의 홀수번째 펄스 발생시 제 1 레벨 전압으로 천이되고, 상기 숏 펄스 신호의 짝수번째 펄스 발생시 제 2 레벨 전압으로 천이된다.

이 실시예에 있어서, 상기 동작 전압은 2볼트 또는 그보다 낮은 전압 레벨을 갖는다.

본 발명의 또 다른 특징에 의하면, 복수 개의 워드 라인들과; 복수 개의 비트 라인들과; 상기 워드 라인들과 상기 비트 라인들이 상호 교차되는 영역에 배열되고, 소오스, 드레인, 플로팅 게이트, 그리고 제어 게이트를 가지며, 상기 워드 라인들에 각각이 직렬로 접속되는 전기적으로 소거 및 프로그램 가능한 메모리 셀들의 셀 어레이와; 외부로부터 인가되는 어드레스 신호의 상태 천이를 검출하여 숏 펄스 신호를 발생하는 수단과; 상기 숏 펄스 신호에 동기된 발진 신호를 발생하는 수단과; 상기 어드레스 신호를 입력받아 상기 셀 어레이의 워드 라인들 중 하나를 선택하고, 상기 선택된 워드 라인으로 소정 레벨의 워드 라인 전압을 공급하는 수단과; 외부로부터의 기준 전압과 상기 제 1 전압을 입력받아 상기 제 1 전압이 상기 기준 전압보다 낮은지 또는 높은지를 판별하여 상기 제 1 전압의 레벨을 조정하기 위한 제 1 신호를 발생하는 수단 및; 상기 발진 신호와 상기 제 1 신호에 응답하여 외부로부터의 전원 전압을 펌핑한 상기 워드 라인 전압을 발생하는 수단을 포함한다.

이 실시예에 있어서, 상기 발진 신호는 가변 가능하고, 상기 숏 펄스 신호의 주기보다 적어도 2 배 또는 그 이상의 주기를 갖는다.

이와같은 장치 및 방법에 의해서, 어드레스 신호의 상태 천이를 검출한 신호를 이용하여 가변 가능한 주기를 갖는 발진 신호를 발생하는 승압 회로를 구현할 수 있다.

이하 본 발명의 실시예에 따른 참조도면들 도 3 내지 도 4A 및 도 4B에 의거하여 상세히 설명한다.

도 3을 참조하면, 본 발명의 신규한 플래시 메모리 장치는 어드레스 천이 검출 회로 (address transition detecting circuit) (118), 발진 회로 (osicallation circuit) (120), 앤드 게이트 (AND gate) (122), 펌프 구동 회로 (pump driving circuit) (124), 펌프 회로 (pump circuit) (126), 전압 조정 회로 (voltage regulating circuit) (130)을 구비한 승압 회로 (200)를 제공한다.

이러한 구성을 갖는 본 발명의 플래시 메모리 장치에 있어서, 상기 발진 회로 (120)는 상기 어드레스 천이 검출 회로 (118)로부터 출력되는 숏 펄스 신호 (SPG)에 응답하여, 상기 숏 펄스 신호(SPG)가 발생되는 주기에 따라 가변 가능한 발진 신호 (S_osc), 즉 상기 숏 펄스 신호 (SPG)에 동기된 상기 발진 신호 (S_osc)을 발생하게 된다. 그리고, 상기 전압 조정 회로 (130)는 상기 펌프 회로 (126)로부터 발생되는 승압 전압 (또는, 독출 전압) (Vpp)이 설정된 레벨 (예를들면, 3V∼6V)보다 낮은지 높은지를 판별하여 그 결과에 따른 신호 (S_cont)를 발생한다. 이로써, 상기 두 신호 (S_osc) 및 (S_cont)을 입력으로 하는 앤드 게이트 (122)는 상기 신호 (S_cont)에 따라, 즉 상기 승압 전압 (Vpp)이 낮은지 높은지에 따라 상기 펌프 구동 회로 (124)를 제어함으로써 상기 펌프 회로 (126)의 동작 여부를 결정하게 된다.

이와같이, 상기 펌프 회로 (126)의 구동 사이클을 정상적인 독출 사이클 시간 (tRC)에 고정하지 않고 상기 어드레스의 상태 천이에 따라 가변적으로 구동되도록 구현하였다. 결국, 독출 동작시 상기 어드레스의 상태 천이에 따라 발생되는 가변 가능한 주기를 갖는 발진 신호 (S_osc)에 의해서 상기 상승 전압 (Vpp)이 안정적으로 구동됨으로써 칩의 독출 동작시 상기 승압 전압 (Vpp)의 저하 (drop)에 따른 오동작을 방지할 수 있다. 아울러, 상기 승압 회로 (200)의 구동 사이클을 정확히 예측하여 승압 전압 (Vpp)을 구동하기 때문에 어드레스 상태 천이시 발생하는 칩 내부의 전원 노이즈에 의한 독출 동작의 오동작 역시 방지할 수 있다.

도 3은 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치의 구성을 보여주는 블럭도이다. 그리고, 도 4A 및 도 4B는 본 발명의 어드레스 천이에 따른 승압 회로의 발진 신호 및 독출 전압을 보여주는 파형도이다.

도 3을 참조하면, 플래시 메모리 장치의 셀 어레이 (cell array) (100)는 일 예로서, 도면에는 도시되지 않았지만, 8 개의 섹터 블럭들 (sector blocks)과, 16 개의 데이터 입출력 핀들 (I/O0)∼(I/O15)에 각각 대응하는 16 개의 I/O 블럭들 (Q0)∼(Q15)으로 구성된다. 상기 섹터 블럭들은 소거 동작시 일괄 소거되는 최소의 단위로서, 그것들 각각은 복수 개의 행 유니트들 (row units) (예를들면, WL0 ∼ WL511)로 이루어지고, 상기 입출력 블럭들 (Q0)∼(Q15) 각각은 복수 개의 열 유니트들 (column units)로 이루어졌다. 행 어드레스 버퍼 회로 (row address buffer circuit) (102) 및 행 프리디코더 회로 (row pre-decoder circuit) (104)는 외부로부터 인가되는 어드레스 신호들 (예를들면, A6∼A18)을 디코딩하여 워드 라인들 (WL0)∼(WL4095) 중 하나를 선택하기 위한 신호를 발생한다. 그리고, 행 디코더 회로 (row decoder circuit) (16)는 상기 회로들 (102) 및 (104)을 통해 선택된 행을 독출/기입 동작시 요구되는 전압으로 구동한다.

도 3에서, 승압 회로 (voltage pumping circuit) (40)은 낮은 전원 전압 (예를들면, 2V이하의 전원 전압)에서 동작하는 플래시 메모리의 독출 동작시 요구되는, 상기 전원 전압을 승압한 소정 레벨의 전압 (Vpp) (예를들면, 3V∼6V)을 발생한다. 따라서, 상기 행 디코더 회로 (16)는 상기 행 프리디코더 회로 (104)에 의해서 상기 선택된 워드 라인을 상기 승압 전압 (Vpp)으로 구동하게 된다. 상기 승압 회로 (200)는 어드레스 천이 검출 회로 (118), 발진 회로 (120), 앤드 게이트 (122), 펌프 구동 회로 (124), 펌프 회로 (126), 기준전압 발생 회로 (128), 그리고 전압 조정 회로 (130)로 구성된다.

상기 어드레스 천이 검출 회로 (118)은 상기 행 어드레스 버퍼 회로 (102) 및 상기 열 어드레스 버퍼 회로 (108)로부터의 어드레스 신호들 (A0)∼(A18)을 입력받아 그것들 중 하나라도 상태가 천이되는 것을 검출하여 숏 펄스 신호 (SPG)를 발생한다. 상기 발진 회로 (120)는 상기 어드레스 천이 검출 회로 (118)로부터의 상기 숏 펄스 신호 (SPG)를 입력받아, 도 4A 및 도 4B에 도시된 바와같이, 상기 신호 (SPG)의 발생 주기에 따라 가변 가능하며 상기 신호 (SPG)의 주기보다 적어도 2 배 또는 그 이상의 주기를 갖는 발진 신호 (S_osc), 즉 상기 숏 펄스 신호 (SPG)에 동기된 상기 발진 신호 (S_osc)을 발생한다.

이에 따라, 상기 발진 신호 (S_osc)는 상기 숏 펄스 신호 (SPG)의 홀수번째 펄스 발생시 하이 레벨 ('H' level)로 천이되고 짝수번째 펄스 발생시 로우 레벨 ('L' level)로 천이된다. 즉, 도 4A 및 도 4B에 도시된 바와같이, 어드레스 신호의 상태 천이에 따라 상기 발진 신호 (S_osc)의 주기가 가변된다. 여기서, 상기 숏 펄스 신호 (SPG)의 주기보다 2 배 이상의 주기를 갖는 발진 신호를 발생하는 것은 공급 전류의 양이 소모되는 전류의 양보다 월등히 많은 경우이다.

플래시 메모리 장치의 독출 동작 동안에 상기 펌프 구동 회로 (124) 및 상기 펌프 회로 (126)는 상기 행 어드레스 버퍼 회로 (102), 상기 행 프리디코더 회로 (104), 그리고 상기 행 디코더 회로 (106)를 통해 선택되는 워드 라인으로 인가될 독출 전압 (또는 승압 전압) (Vpp)을 발생한다. 특히, 상기 플래시 메모리 장치가 낮은 전원 전압 (예를들면, 2볼트 이하의 전원 전압)에서 동작할 경우, 상기 독출 전압 (Vpp)은 전원 전압보다 높은 레벨로 인가되어야 하기 때문에 상기 펌프 회로 (126)를 통해 상기 전원 전압을 승압하여야 할 것이다.

상기 전압 조정 회로 (130)은 상기 독출 전압 (Vpp)을 입력받고 칩 활성화 신호 (CE)에 응답하여 상기 독출 전압 (Vpp)을 분압한 전압 (Vdiv)와 기준 전압 발생 회로 (128)로부터의 기준 전압 (Vref)을 비교한 신호 (S_cont)를 발생한다. 즉, 상기 전압 조정 회로 (130)는 상기 분압 전압 (Vdiv)이 상기 기준 전압 (Vref)보다 높을 때 상기 독출 전압 (Vpp)이 승압되는 것을 차단하기 위한 로우 레벨의 상기 신호 (S_cont)를 발생하고, 상기 분압 전압 (Vdiv)이 상기 기준 전압 (Vref)보다 낮을 때 상기 독출 전압 (Vpp)을 요구되는 전압 레벨로 승압하도록 하기 위한 하이 레벨의 상기 신호 (S_cont)를 발생한다. 이에 따라, 앤드 게이트 (122)는 상기 발진 회로 (120)로부터의 발진 신호 (S_osc)을 입력받고 상기 신호 (S_osc)에 따라 가변적인 주기를 갖는 상기 발진 신호 (S_osc)를 출력하거나 차단하게 된다.

즉, 상기 신호 (S_osc)가 하이 레벨로 인가될 때 어드레스 신호의 상태 천이에 따라 가변 가능한 주기를 갖는 상기 발진 신호 (S_osc)를 출력하여, 상기 펌프 구동 회로 (124) 및 상기 펌프 회로 (126)를 활성화시킴으로써 상기 독출 전압 (Vpp)을 요구되는 전압 레벨로 승압시키게 된다. 반면에, 상기 신호 (S_osc)가 로우 레벨로 인가될 때 어드레스 신호의 상태 천이에 따라 가변 가능한 주기를 갖는 상기 발진 신호 (S_osc)가 출력되는 것을 차단하여, 상기 펌프 구동 회로 (124) 및 상기 펌프 회로 (126)를 비활성화시킴으로써 상기 독출 전압 (Vpp)이 더 이상 승압되지 않도록 한다.

상기 전압 조정 회로 (130)는 저항들 (R1) 및 (R2), NMOS 트랜지스터 (MN1), 그리고 비교기 (comparator) (C1)로 구성된다. 상기 저항들 (R1) 및 (R2)과 상기 NMOS 트랜지스터 (MN1)의 전류 통로는 상기 펌프 회로 (126)의 출력 단자와 접지 사이에 직렬로 접속되고, 상기 NMOS 트랜지스터 (MN1)의 게이트는 칩 활성화 신호 (CE)가 인가된다. 그리고, 상기 비교기 (C1)의 반전 단자는 상기 저항들 (R1) 및 (R2) 사이의 접속점에 접속되고, 그것의 비반전 단자는 상기 기준 전압 발생 회로 (128)에 접속되어 있다.

마지막으로, 도 3의 열 어드레스 버퍼 회로 (column address buffer circuit) (108) 및 열 프리디코더 회로 (column pre-decoder circuit) (110)는 상기 어드레스 신호들 (예를들면, A0∼A5)을 디코딩하여 상기 입출력 블럭들 (Q0)∼(Q15) 각각의 열 유니트들 (예를들면, BL0∼BL127) 중 하나를 선택한다. 그리고, 열 선택 회로 (column selecting circuit) (112)는 상기 회로들 (108) 및 (110)에 의해서 상기 선택된 열을 감지 증폭 및 기입 드라이버 (sense amplifier and write driver) (24)를 통해 데이터 입출력 버퍼 (data input/output buffers) (26)에 연결시키게 된다.

이하, 참조 도면들 도 3 내지 도 4A 및 도 4B을 참조하여, 본 발명의 어드레스 천이에 따른 승압 회로의 동작이 설명된다. 도 4A에 도시된 바와같이, 어드레스 신호 (Ai)가 천이되면, 어드레스 천이 검출 회로 (118)는 이를 검출하여 숏 펄스 신호 (SPG)를 발생한다. 계속해서, 발진 회로 (120)는 상기 숏 펄스 신호 (SPG)의 홀수번째 펄스 신호에서 하이 레벨로 천이되고 짝수번째 펄스 신호에서 로우 레벨로 천이되는 발진 신호 (S_osc)을 발생한다. 여기서, 상기 어드레스 신호 (Ai)가 일정한 사이클로 천이될 경우 상기 발진 신호 (S_osc)의 주기는 상기 숏 펄스 신호 (SPG)의 2 배의 주기를 갖는다. 만약, 도 4B에 도시된 바와같이, 상기 어드레스 신호 (Ai)가 일정하지 않은 사이클로 임의적으로 천이될 때, 상기 발진 신호 (S_osc)의 주기는 그것의 사이클에 따라 가변적인 주기를 갖는다.

이와 같이, 어드레스 상태 천이를 검출한 숏 펄스 신호 (SPG)를 이용하여 가변적인 주기를 갖는 발진 신호 (S_osc)를 발생시킨 후 그것에 따라 승압 전압 (Vpp)을 구동하게 된다. 따라서, 도 3의 승압 회로 (200)는 어드레스 상태 천이를 예측하여 승압 전압 (Vpp)을 구동함으로써 승압 전압 노드에서 소모되는 전류를 가변적으로 보상할 수 있고, 그 결과 상기 승압 전압 (Vpp)이 어드레스 천이 주기가 짧아짐에 따라 저하되는 것을 방지할 수 있다. 결과적으로, 어드레스 천이를 예측하여 상기 승압 전압 (Vpp)의 드롭 (drop)을 보상함에 따라 낮은 전원 전압에서 안정된 독출 동작을 수행할 수 있게 되었다. 그리고, 상기 어드레스 상태 천이를 예측하여 승압 전압 (Vpp)을 구동하기 때문에, 상기 어드레스 천이시 소모되는 전류로 인해 발생되는 전원 노이즈는 상기와 같이 예측된 어드레스 천이시의 소모 전류를 안정적으로 보상하기 때문에 상기 전원 노이즈에 의한 독출 동작시 오동작이 유발되는 것을 방지할 수 있다.

상기한 바와같이, 어드레스 신호의 상태 천이를 검출하고 이를 이용하여 가변 가능한 주기를 갖는 발진 신호를 발생하고, 상기 발진 신호를 승압 전압의 구동 신호로써 사용한다. 이로써, 상기 어드레스 신호의 천이를 예측하여 상기 승압 전압의 드롭을 보상할 수 있고, 그 결과 전원 노이즈 및 승압 전압의 드롭에 의한 독출 동작시의 오동작을 방지할 수 있다.

Claims

반도체 메모리 장치에 있어서,

어드레스 신호의 상태가 천이될 때 숏 펄스 신호를 발생하는 수단과;

상기 숏 펄스 신호에 동기된 발진 신호를 발생하는 수단 및;

상기 발진 신호에 의해 구동되어서 전원 전압보다 높은 펌핑 전압을 발생하고, 상기 어드레스 신호에 의해 선택된 워드 라인으로 상기 펌핑 전압을 공급하는 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 발진 신호는 상기 숏 펄스 신호의 홀수번째의 펄스 신호가 발생될 때 제 1 레벨로 천이되고, 상기 숏 펄스 신호의 홀수번째의 펄스 신호가 발생될 때 제 2 레벨로 천이되는 것을 특징으로 하는 반도체 메모리 장치.
복수 개의 워드 라인들, 복수 개의 비트 라인들, 그리고 상기 워드 라인들과 상기 비트 라인들이 상호 교차되는 영역에 배열되고 전기적으로 소거 및 프로그램 가능한 메모리 셀들의 셀 어레이를 구비한 플래시 메모리 장치에 있어서,

외부로부터 인가되는 어드레스 신호의 상태 천이를 검출하여 숏 펄스 신호를 발생하는 수단과;

상기 숏 펄스 신호에 동기된 발진 신호를 발생하는 수단과;

상기 어드레스 신호를 입력받아 상기 셀 어레이의 워드 라인들 중 하나를 선택하고, 상기 선택된 워드 라인을 소정의 제 1 전압으로 구동하는 수단과;

외부로부터의 기준 전압과 상기 제 1 전압을 입력받아 상기 제 1 전압이 상기 기준 전압보다 낮은지 또는 높은지를 판별하여 상기 제 1 전압의 레벨을 조정하기 위한 제 1 신호를 발생하는 수단 및;

상기 발진 신호와 상기 제 1 신호에 응답하여 외부로부터의 전원 전압을 펌핑한 상기 제 1 전압을 발생하는 수단을 포함하는 것을 특징으로 하는 플래시 메모리 장치.
제 3 항에 있어서,

상기 전원 전압은 2V 또는 그 보다 낮은 전압 레벨인 것을 특징으로 하는 플래시 메모리 장치.
제 3 항에 있어서,

상기 발진 신호는 상기 숏 펄스 신호의 홀수번째 펄스 발생시 제 1 레벨 전압으로 천이되고 상기 숏 펄스 신호의 짝수번째 펄스 발생시 제 2 레벨 전압으로 천이되는 것을 특징으로 하는 플래시 메모리 장치.
제 5 항에 있어서,

상기 발진 신호는 상기 숏 펄스 신호의 주기보다 적어도 2 배 또는 그 이상의 주기를 갖는 것을 특징으로 하는 플래시 메모리 장치.
제 3 항에 있어서,

상기 제 1 신호 발생 수단은,

상기 제 1 전압을 입력받아 외부로부터의 칩 활성화 신호에 응답하여 상기 제 1 전압을 분압한 제 2 전압을 발생하는 수단 및;

상기 제 2 전압과 상기 기준 전압을 비교하여 상기 제 2 전압이 상기 기준 전압보다 높을 때 제 1 레벨 전압의 상기 제 1 신호를 발생하고, 상기 제 2 전압이 상기 기준 전압보다 낮을 때 제 2 레벨 전압의 상기 제 2 신호를 발생하는 수단을 포함하는 것을 특징으로 하는 플래시 메모리 장치.
제 3 항에 있어서,

상기 제 1 전압 발생 수단은,

상기 제 1 신호와 상기 발진 신호를 입력받아, 상기 제 1 신호가 제 1 레벨 전압일 때 상기 발진 신호를 출력하고 상기 제 1 신호가 제 2 레벨 전압일 때 상기 발진 신호가 출력되는 것을 차단하는 수단과;

상기 제 1 신호가 제 1 레벨 전압일 때 출력되는 상기 발진 신호에 응답하여 상기 발진 신호의 주기를 갖는 제 2 신호를 발생하는 수단 및;

상기 제 2 신호에 응답하여 상기 전원 전압을 상기 제 1 전압으로 펌핑시키기 위한 수단을 포함하는 것을 특징으로 하는 플래시 메모리 장치.
제 8 항에 있어서,

상기 제 1 전압은 상기 전원 전압보다 높은 약 3 내지 6V의 전압인 것을 특징으로 하는 플래시 메모리 장치.
복수 개의 워드 라인들, 복수 개의 비트 라인들, 그리고 상기 워드 라인들과 상기 비트 라인들이 상호 교차되는 영역에 배열되고, 플로팅 게이트 및 제어 게이트를 갖는 전기적으로 소거 및 프로그램 가능한 메모리 셀들의 셀 어레이와;

외부로부터 인가되는 어드레스 신호의 상태 천이를 검출하여 제 1 신호를 발생하는 수단과;

상기 제 1 신호에 응답하여 가변 가능하고 상기 제 1 신호의 주기보다 적어도 2 배 또는 그 이상의 주기를 갖는 발진 신호를 발생하는 수단과;

상기 어드레스 신호에 응답하여 상기 셀 어레이의 워드 라인들 중 하나를 선택하고, 상기 선택된 워드 라인을 상기 전원 전압보다 높은 소정 레벨의 제 1 전압으로 구동하는 수단과;

외부로부터의 기준 전압과 상기 제 1 전압을 입력받아 상기 제 1 전압이 상기 기준 전압보다 낮은지 또는 높은지를 판별하여 상기 제 1 전압의 레벨을 조정하기 위한 제 2 신호를 발생하는 수단과;

상기 발진 신호와 상기 제 1 신호에 응답하여 상기 발진 신호의 주기를 갖는 제 3 신호를 출력하거나 상기 제 3 신호가 출력되는 것을 차단하는 수단 및;

상기 제 3 신호에 응답하여 전원 전압을 펌핑한 상기 제 1 전압을 발생하는 수단을 포함하는 플래시 메모리 장치.
제 10 항에 있어서,

상기 전원 전압은 2볼트 또는 그 보다 낮은 전압인 플래시 메모리 장치.
제 10 항에 있어서,

상기 제 1 전압은 상기 전원 전압보다 높은 3볼트 내지 6볼트의 전압인 플래시 메모리 장치.
제 10 항에 있어서,

상기 발진 신호는 상기 제 1 신호에 동기되며, 상기 제 1 신호의 홀수번째 신호 발생시 제 1 레벨 전압으로 천이되고, 상기 제 1 신호의 짝수번째 신호 발생시 제 2 레벨 전압으로 천이되는 플래시 메모리 장치.
제 10 항에 있어서,

상기 제 1 전압 발생 수단은,

상기 제 1 신호가 제 1 레벨 전압일 때 출력되는 상기 발진 신호에 응답하여 상기 발진 신호의 주기와 동일한 주기를 갖는 제 4 신호를 발생하는 수단 및;

상기 제 4 신호에 응답하여 상기 전원 전압을 상기 제 1 전압으로 승압시키기 위한 수단을 포함하는 플래시 메모리 장치.
제 10 항에 있어서,

상기 제 1 신호 발생 수단은

상기 제 1 전압을 입력받아 외부로부터의 칩 활성화 신호에 응답하여 상기 제 1 전압을 분압한 제 2 전압을 발생하는 수단 및;

상기 제 2 전압과 상기 기준 전압을 비교하여 상기 제 1 신호를 발생하는 수단을 포함하는 플래시 메모리 장치.
복수 개의 워드 라인들과;

복수 개의 비트 라인들과;

상기 워드 라인들과 상기 비트 라인들이 상호 교차되는 영역에 배열되고, 소오스, 드레인, 플로팅 게이트 및 제어 게이트를 가지며, 상기 워드 라인들에 각각 접속되고 상기 비트 라인들에 각각의 드레인들이 병렬로 접속된 전기적으로 소거 및 프로그램 가능한 메모리들의 셀 어레이와;

외부로부터 인가되는 어드레스 신호를 입력받아 상기 워드 라인들 중 하나를 선택하고, 상기 선택된 워드 라인으로 소정 레벨의 워드 라인 전압을 공급하는 수단과;

상기 어드레스 신호의 상태가 천이될 때 숏 펄스 신호를 발생하는 수단과;

상기 숏 펄스 신호에 동기되고 가변 가능한 주기를 갖는 발진 신호를 발생하는 수단 및;

상기 발진 신호에 응답하여 동작 전압을 펌핑한 상기 워드 라인 전압을 발생하는 수단을 포함하는 플래시 메모리 장치.
제 16 항에 있어서,

상기 발진 신호는 상기 숏 펄스 신호의 홀수번째 펄스 발생시 제 1 레벨 전압으로 천이되고, 상기 숏 펄스 신호의 짝수번째 펄스 발생시 제 2 레벨 전압으로 천이되는 플래시 메모리 장치.
제 16 항에 있어서,

상기 동작 전압은 2볼트 또는 그보다 낮은 전압 레벨을 갖는 플래시 메모리 장치.
복수 개의 워드 라인들과;

복수 개의 비트 라인들과;

상기 워드 라인들과 상기 비트 라인들이 상호 교차되는 영역에 배열되고, 소오스, 드레인, 플로팅 게이트, 그리고 제어 게이트를 가지며, 상기 워드 라인들에 각각이 직렬로 접속되는 전기적으로 소거 및 프로그램 가능한 메모리 셀들의 셀 어레이와;

외부로부터 인가되는 어드레스 신호의 상태 천이를 검출하여 숏 펄스 신호를 발생하는 수단과;

상기 숏 펄스 신호에 동기된 발진 신호를 발생하는 수단과;

상기 어드레스 신호를 입력받아 상기 셀 어레이의 워드 라인들 중 하나를 선택하고, 상기 선택된 워드 라인으로 소정 레벨의 워드 라인 전압을 공급하는 수단과;

외부로부터의 기준 전압과 상기 제 1 전압을 입력받아 상기 제 1 전압이 상기 기준 전압보다 낮은지 또는 높은지를 판별하여 상기 제 1 전압의 레벨을 조정하기 위한 제 1 신호를 발생하는 수단 및;

상기 발진 신호와 상기 제 1 신호에 응답하여 외부로부터의 전원 전압을 펌핑한 상기 워드 라인 전압을 발생하는 수단을 포함하는 플래시 메모리 장치.
제 19 항에 있어서,

상기 발진 신호는 가변 가능하고, 상기 숏 펄스 신호의 주기보다 적어도 2 배 또는 그 이상의 주기를 갖는 플래시 메모리 장치.