JP3841560B2 - 低い電源電圧で安定された読出動作が可能なフラッシュメモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体メモリ装置に関するものであり、具体的には電気的に消去及びプログラム可能なメモリセル（electrically erasable programmable ROM：ＥＥＲＰＯＭ）を具備し、低い電源電圧で読出動作ができるフラッシュメモリ装置に関するものである。
【０００２】
【従来の技術】
図１はフラッシュメモリセルの構造を示す断面図である。フラッシュメモリセルは、図１に図示されたように、Ｐ型半導体基板２の表面にチャンネル領域を間において、Ｎ＋不純物で形成されたソース３、ドレーン４と、チャンネル領域上に１００Å以下の薄い絶縁膜７を間において、形成されたフローティングゲート（floating gate）６と、フローティングゲート６上に絶縁膜（例えば、０Ｎ０膜）９を間において、コントロールゲート（Control gate）８が形成されている。そして、ソース３、ドレーン４、コントロールゲート８、そして、半導体基板２には各々プログラム、消去、そして、読出動作する時、要求される電圧を印加するための電源端子Ｖｓ、Ｖｄ、Ｖｇ、そして、Ｖｂが接続されている。
【０００３】
通常的なフラッシュメモリのプログラム動作によると、ドレーン領域４と引接したチャンネル領域でフローティングゲート６へのホット電子注入（hot electron injection）を発生させることにより、フラッシュメモリセルはプログラムされる。前記した電子注入はソース領域３とＰ型半導体基板２を接地させ、コントロールゲート電極Ｖｇに高い高電圧（例えば、＋１０Ｖ）を印加し、そして、ドレーン領域４にホットイレクトロン領域４にホット電子を発生させるために適当な正の電圧（例えば、５Ｖ〜６Ｖ）を印加することにより成立される。このような、電圧印加条件によりフラッシュメモリセルがプログラムされると、すなわち、負の電荷（negative charge）がフローティングゲート６に十分に蓄積されると、フローティングゲート６に蓄積された（あるいは捕獲された）電荷は一連の読出動作が遂行される間、プログラムされたフラッシュメモリセルのスレショルド電圧（threshold voltage）を高める役割をする。
【０００４】
通常的に、読出動作の電圧印加条件はフラッシュメモリセルのドレーン領域４に正の電圧（例えば、１Ｖ）を印加し、そのコントロールゲート８に所定電圧（例えば、電源電圧あるいは約４．５Ｖ）を印加し、そして、そのソース領域３に０Ｖを印加することである。前記した条件により、読出動作が遂行されると、前記したホットイレクトロンインゼクション方法により、そのスレショルド電圧が高めた、すなわち、プログラムされたフラッシュメモリセルはそのドレーン領域４からそのソース領域３に電流が注入されることが防止される。この時、プログラムされたフラッシュメモリセルは”オフ”（off）されたとし、そのスレショルド電圧は、通常的に約６Ｖ〜７Ｖの間の分布を持つ。
【０００５】
続いて、フラッシュメモリセルの消去動作によると、半導体基板２、すなわち、バルク領域、からコントロールゲート８へのＦ−Ｎトンネリング（Fowler-Nordheim tunneling）を発生させることにより、メモリセルは消去される。一般的に、Ｆ−Ｎトンネリングは負の高電圧（例えば、ー１０Ｖ）をコントロールゲート８に印加し、バルク領域２とコントロールゲート８の間のＦ−Ｎトンネリングを発生させるために適当な正の電圧（例えば、５Ｖ）を印加するので成立される。この時、そのドレーン領域４は消去の効果を極大化させるために高インピダンス状態（high impedance state）（例えば、フローティング状態）で維持される。このような消去条件による電圧を対応する電源端子Ｖｇ、Ｖｄ、Ｖｓ及びＶｂに印加すると、コントロールゲート８とバルク領域２の間に強い電界が形成される。これにより、前記したＦ−Ｎトンネリングが発生され、その結果、プログラムされたセルのフローティングゲート６内の負の電荷はそのソース領域３に放出される。
【０００６】
通常的に、Ｆ−Ｎトンネリング６〜７ＭＶ／ｃｍの電界（electric field）が絶縁膜７の間に形成された時、発生される。これはフローティングゲート６とバルク領域２の間に１００Å以下の薄い絶縁膜７が形成されたためにできる。Ｆ−Ｎトンネリングによる消去方法により、負の電荷がフローティングゲート６からバルク領域２に放電（あるいは放出）されることは、一連の読出動作が遂行される間、消去されたフラッシュメモリセルのスレショルド電圧を低くする役割をする。
【０００７】
一般的なフラッシュメモリセルアレイ構成において、各々のバルク領域はメモリ装置の高集積化のために複数のセルが共に連結され、これにより、消去方法により、消去動作が遂行される場合、複数のメモリセルが同時に消去される。消去段位は各々のバルク領域２が分離された領域により決定される（例えば、６４Kbyte：以下、セクタ（sector）と称する）。一連の読出動作が遂行される間、消去動作によりスレショルド電圧が低くなったフラッシュメモリセルはコントロールゲート８に一定電圧を印加すると、ドレーン領域４からソース領域３に電流通路（currentpath）が形成される。このようなフラッシュメモリセルは”ＯＮ”（on）されたとし、そのスレショルド電圧は約１Ｖ〜３Ｖの間の分布を持つ。表１はフラッシュメモリセルに対したプログラム、消去、及び読出動作する時、各電源端子Ｖｇ、Ｖｄ、Ｖｓ、及びＶｂに印加される電圧レベルを示している。
【０００８】
【表１】
【０００９】
図２はプログラム及び消去動作によりフラッシュメモリセルのスレショルド電圧を示す。図２を参照すると、プログラムあるいは消去されたフラッシュメモリセルの読出動作によりメモリセルの”オン”／”オフ”状態を判読するために選択されるメモリセルのコントロールゲート８に３Ｖ〜６Ｖの間の電圧が印加されなければならないことが知られる。
【００１０】
フラッシュメモリ、特にノア型フラッシュメモリ（NOR type flash memory）はその読出動作において、他の不揮発性メモリより高速度なので、（例えば、１００ｎＳ以下のアクセスが可能）高速動作を要求する使用者からよい呼応を受けている。又、長時間携帯用として使用可能な携帯用製品（例えば、携帯電話）に内装される場合、低電力及び低電圧からフラッシュメモリの動作ができることが望ましい。このような利用により、実際には、いろいろなフラッシュメモリ供給会社が３Ｖ以下の低電圧用製品を開発している。このような趨勢は続いていくと考えられ、今後２Ｖ以下の電源電圧で動作可能な製品を要求するようになる可能性を排除できない。このような趨勢により低電圧（例えば、２Ｖ以下の電源電圧）から動作可能なフラッシュメモリが開発されるためには何か先行しなければならに課題がある。このような、先行条件中、特に読出動作において、選択されるメモリセルのコントロールゲート８，すなわち、選択されるワードラインに選択されたセルに貯蔵されたデータの判読可能な電圧、すなわち、３Ｖ〜６Ｖの電圧を印加することである。
【００１１】
フラッシュメモリの読出動作が遂行される場合、図面には図示されていないが、この分野の通常的な知識を習得した人々によく知られているように、ローを選択するための回路により選択されるロー、すなわち、選択されたメモリセルのコントロールゲート８はそれに貯蔵されたデータを判読するために３Ｖ〜６Ｖのワードライン電圧あるいは昇圧電圧（判読可能電圧）が印加される。２Ｖ以下の低電圧（あるいは低い電源電圧）から遂行される読出動作は昇圧電圧が電源電圧（例えば、２Ｖ）より高いので電源電圧より相対的に高い高電圧をチップ内部で発生させることにより成立される。しかし、昇圧電圧は電源電圧から昇圧する時、通常的に最小２回以上の昇圧条件が具備された後、昇圧されるので、このような条件により使用者は読出動作のためのアドレスの変化する時、選択されたメモリセルをアクセスするためには一定時間、すなわち、電源電圧で昇圧電圧に昇圧される時間が必要になる。
【００１２】
従って、フラッシュメモリ供給会社はこのような問題点を解決するためにいつも昇圧電圧を昇圧しているように設計し、読出動作が遂行されると、昇圧電圧により速いアクセスができるようにしている。しかし、いつも昇圧電圧を昇圧していなければならないので、アドレス変化による読出動作が遂行されない状態でも昇圧電圧を維持するようになる。その結果、スタンバイ（standby）状態でも昇圧電圧を維持するための電流消耗を甘受しなければならない。
【００１３】
ワードライン電圧あるいは昇圧電圧を発生するための従来の昇圧回路はアドレス遷移がどのような形態、すなわち、どのような遷移周期に発生するかを予測しないので、アドレスの変化サイクルが読出サイクル時間ｔＲＣ等のように正常的に発生した時、通常的に円滑に動作するように設計された。このような場合、アドレスの変化サイクルの連続的に読出サイクル時間ｔＲＣより短いサイクルに変化する場合、アドレス遷移する時、昇圧電圧が伝達されるノードの電流消耗が発生するようになり、消耗された正電流は昇圧回路により供給される正電流より相対的に多くなるかもしれない。
【００１４】
言い換えれば、従来の昇圧回路の駆動サイクルは正常的な読出サイクルにより決定されるので、それより短いサイクルにアドレスが遷移される場合にアドレス遷移する時、消耗される電流を早く補償することができる。結局、このような状況は連続的に発生するようになると、昇圧電圧が昇圧回路により駆動されても、その電圧レベルは低下され、その結果昇圧電圧は判読可能な電圧（例えば、３Ｖ〜６Ｖより低くなり、正常的な読出動作が遂行されない問題点が生じた。
【００１５】
又、他の問題点は従来昇圧回路を利用した読出動作する時、そのノイズ免疫性（noise immunity）がないことである。すなわち、従来の昇圧回路はアドレス状態遷移により動作しないで、正常的な読出サイクル時間により電流を補償するように発振させるので、アドレス遷移する時のタイミングと別に発振する場合、消耗される電流を補償しないようになる場合が発生することができる。結局、このような電流消耗はチップ内部からのノイズ源になるので、これも読出動作する時、誤動作を誘発させることができる。
【００１６】
【発明が解決しようとする課題】
本発明の目的は低い電源電圧で安定された読出動作が可能なフラッシュメモリ装置を提供することである。
【００１７】
本発明の他の目的はチップ内部の電源ノイズに対した免疫性を持つフラッシュメモリ装置を提供することである。
【００１８】
本発明の他の目的は低電源電圧のフラッシュメモリ装置を提供することである。
【００１９】
【課題を解決するための手段】
上述したような目的を達成するための本発明の一つの特徴によると、半導体メモリ装置において、アドレス信号の状態が遷移される時、ショットパルス信号を発生する手段と、ショットパルス信号に同期された発振信号を発生する手段及び、発振信号により駆動され、電源電圧より高いポンピング電圧を発生し、アドレス信号により選択されたワードラインにポンピング電圧を供給する手段を含むことを特徴とする。
【００２０】
この実施形態において、発振信号はショットパルス信号の奇数番目のパルス信号が発生される時、第１レベルに遷移され、ショットパルス信号の奇数番目のパルス信号が発生される時、第２レベルに遷移されることを特徴とする。
【００２１】
本発明の他の特徴によると、複数のワードライン、複数のビットライン、そして、ワードラインとビットラインが相互交差される領域に配列され、電気的に消去及びプログラム可能なメモリセルのセルアレイを具備したフラッシュメモリ装置において、外部から印加されるアドレス信号の状態遷移を検出し、ショットパルス信号を発生する手段と、ショットパルス信号に同期された発振信号を発生する手段と、アドレス信号を入力されて、セルアレイのワードライン中、一つを選択し、選択されたワードラインを所定の第１電圧に駆動する手段と、外部からの基準電圧と第１電圧を入力されて、第１電圧が基準電圧より低いかあるいは高いかを判別して、第１電圧のレベルを調整するための第１信号を発生する手段及び、発振信号と第１信号に応答して外部から電源電圧をポンピングした第１電圧を発生する手段を含むことを特徴とする。
【００２２】
この実施形態において、電源電圧は２Ｖあるいはそれより低い電圧であることを特徴とする。
【００２３】
この実施形態において、発振信号はショットパルス信号の奇数番目パルス発生する時、第１レベル電圧に遷移され、ショットパルス信号の偶数番目パルス発生する時、第２レベル電圧に遷移されることを特徴とする。
【００２４】
この実施形態において、発振信号はショットパルス信号の周期より少なくとも２倍あるいはそれ以上の周期を持つことを特徴とする。
【００２５】
この実施形態において、第１信号発生手段は、第１電圧を入力されて、外部からのチップ活性化信号に応答して第１電圧を分圧した第２電圧を発生する手段及び、第２電圧と基準電圧を比較して、第２電圧が基準電圧より高い時、第１レベル電圧の第１信号を発生し、第２電圧が基準電圧より低い時、第２レベル電圧の第２信号を発生する手段を含むことを特徴とする。
【００２６】
この実施形態において、第１電圧発生手段は、第１信号と発振信号を入力されて、第１信号が第１レベル電圧である時、発振信号を出力し、第１信号が第２レベル電圧である時、発振信号が出力されることを遮断する手段と、第１信号が第１レベル電圧である時、出力される発振信号に応答して発振信号の周期を持つ第２信号を発生する手段及び、第２信号に応答して電源電圧を第１電圧にポンピングするための手段を含むことを特徴とする。
【００２７】
この実施形態において、第１電圧は電源電圧より高い約３ないし６Ｖの電圧であることを特徴とする。
【００２８】
本発明の他の特徴によると、複数のワードライン、複数のビットライン、そして、ワードラインとビットラインが相互交差される領域に配列され、フローティングゲート及び制御ゲートを持つ電気的に消去及びプログラム可能なメモリセルのセルアレイと、外部から印加されるアドレス信号の状態遷移を検出し、第１信号を発生する手段と、第１信号に応答して可変可能であり、第１信号の周期より少なくとも２倍あるいはそれ以上の周期を持つ発振信号を発生する手段と、アドレス信号に応答してセルアレイのワードライン中、一つを選択し、選択されたワードラインを電源電圧より高い所定レベルの第１電圧に駆動する手段と、外部からの基準電圧と第１電圧を入力されて、第１電圧が基準電圧より低いかあるいは高いかを判別して第１電圧のレベルを調整するための第２信号を発生する手段と、発振信号と第１信号に応答して発振信号の周期を持つ第３信号を出力したり、第３信号が出力されることを遮断する手段及び、第３信号に応答して、電源電圧をポンピングした第１電圧を発生する手段を含む。
【００２９】
この実施形態において、電源電圧は２ボルトあるいはそれより低い電圧である。
【００３０】
この実施形態において、第１電圧は電源電圧より高い３ボルトないし６ボルトの電圧である。
【００３１】
この実施形態において、発振信号は第１信号に同期され、第１信号の奇数番目信号発生する時、第１レベル電圧に遷移され、第１信号の偶数番目信号発生する時、第２レベル電圧に遷移される。
【００３２】
この実施形態において、第１電圧発生手段は、第１信号が第１レベルである時、出力される発振信号に応答して発振信号の周期は同一な周期を持つ第４信号を発生する手段及び、第４信号に応答して電源電圧を第１電圧に昇圧させるための手段を含む。
【００３３】
この実施形態において、第１信号発生手段は、第１電圧を入力されて、外部からのチップ活性化信号に応答して第１電圧を分圧した第２電圧を発生する手段及び、第２電圧と基準電圧を比較して第１信号を発生する手段を含む。
【００３４】
本発明の他の特徴によると、複数のワードラインと、複数のビットラインと、ワードラインとビットラインが相互交差される領域に配列され、ソース、ドレーン、フローティングゲート及び制御ゲートを持ち、ワードラインに各々接続され、ビットラインに各々のドレーンが並列に接続された電気的に消去及びプログラム可能なメモリのセルアレイと、外部から印加されるアドレス信号を入力されて、ワードライン中、一つを選択し、選択されたワードラインに所定レベルのワードライン電圧を供給する手段と、アドレス信号の状態が遷移される時、ショットパルス信号を発生する手段と、ショットパルス信号に同期され、可変可能な周期を持つ発振信号を発生する手段及び、発振信号に応答して動作電圧をポンピングしたワードライン電圧を発生する手段を含む。
【００３５】
この実施形態において、発振信号はショットパルス信号の奇数番目パルス発生する時、第１レベル電圧に遷移され、ショットパルス信号の偶数番目パルス発生する時、第２レベル電圧に遷移される。
【００３６】
この実施形態において、動作電圧は２ボルトあるいはそれより低い電圧レベルを持つ。
【００３７】
本発明の他の特徴によると、複数のワードラインと、複数のビットラインと、ワードラインとビットラインが相互交差される領域に配列され、ソース、ドレーン、フローティングゲート、そして、制御ゲートを持ち、ワードラインに各々が直列に接続される電気的に消去及びプログラム可能なメモリセルのアレイと、外部から印加されるアドレス信号の状態遷移を検出してショットパルス信号を発生する手段と、ショットパルス信号に同期された発振信号を発生する手段と、アドレス信号を入力されて、セルアレイのワードライン中、一つを選択し、選択されたワードラインに所定レベルのワードライン電圧を供給する手段と、外部からの基準電圧と第１電圧を入力されて、第１電圧が基準電圧より低いかあるいは高いかを判別して、第１電圧のレベルを調整するための第１信号を発生する手段及び、発振信号と第１信号に応答して外部から電源電圧をポンピングしたワードライン電圧を発生する手段を含む。
【００３８】
この実施形態において、発振信号は可変可能であり、ショットパルス信号の周期より少なくとも二倍あるいはそれ以上の周期を持つ。
【００３９】
このような装置及び方法により、アドレス信号の状態遷移を検出した信号を利用して、可変可能な周期を持つ発振信号を発生する昇圧回路を具現することができる。
【００４０】
【発明の実施の形態】
以下、本発明の実施形態による参照図面図３ないし図４及び図５に依拠して詳細に説明する。
【００４１】
図３を参照すると、本発明の新規なフラッシュメモリ装置はアドレス遷移検出回路（address transition detecting circuit）１１８，発振回路（osicallation circuit）１２０，アンドゲート（AND gate）１２２，ポンピング駆動回路（pump driving circuit）１２４，ポンプ回路（pump circuit）１２６、電圧調整回路（voltage regulating circuit）１３０を具備した昇圧回路２００を提供する。
【００４２】
このような構成を持つ本発明のフラッシュメモリ装置において、発振回路１２０はアドレス遷移検出回路１１８から出力されるショットパルス信号ＳＰＧに応答し、ショットパルス信号ＳＰＧが発生される周期に従って、可変可能な発振信号Ｓ＿ｏｓｃ、すなわち、ショットパルス信号ＳＰＧに同期された発振信号Ｓ＿ｏｓｃを発生するようになる。そして、電圧調整回路１３０はポンプ回路１２６から発生される昇圧電圧（あるいは、読出電圧）Ｖｐｐが設定されたレベル（例えば、３Ｖ〜６Ｖ）より低いか高いかを判別してその結果による信号Ｓ＿ｃｏｎｔを発生する。これで、二つの信号Ｓ＿ｏｓｃ及びＳ＿ｃｏｎｔを入力とするアンドゲート１２２は信号Ｓ＿ｃｏｎｔにより、すなわち、昇圧電圧Ｖｐｐが低いか高いかによりポンプ駆動回路１２４を制御することにより、ポンプ回路１２６の動作可否を決定するようになる。
【００４３】
このように、ポンプ回路１２６の駆動サイクルを正常的な読出サイクル時間ｔＲＣに固定しないで、アドレスの状態遷移により可変的に駆動されるように具現した。結局、読出動作する時、アドレスの状態遷移により発生される可変可能な周期を持つ発振信号Ｓ＿ｏｓｃにより昇圧電圧Ｖｐｐが安定的に駆動されることにより、チップの読出動作する時、昇圧電圧Ｖｐｐの低下ｄｒｏｐによる誤動作を防止することができる。共に、昇圧回路２００の駆動サイクルを正確に予測して昇圧電圧Ｖｐｐを駆動するので、アドレス状態遷移する時、発生するチップ内部の電源ノイズによる読出動作の誤動作も防止することができる。
【００４４】
図３は本発明の好ましい実施形態によるフラッシュメモリ装置の構成を示すブロック図である。そして、図４及び図５は本発明のアドレス遷移による昇圧回路の発振信号及び読出電圧を示す波形図である。
【００４５】
図３を参照すると、フラッシュメモリ装置のセルアレイ（cell array）１００は一例として、図面には図示されていないが、八つのセクタブロック（sector blocks）と、１６個のデータ入出力ピンＩ／Ｏ０〜Ｉ／Ｏ１５に各々対応する１６個のＩ／ＯブロックＱ０〜Ｑ１５で構成される。セクタブロックは消去動作する時、一括消去される最小の段位として、それら各々は複数のローユニット（row units）（例えば、ＷＬ０〜ＷＬ５１１）からなり、入出力ブロックＱ０〜Ｑ１５各々は複数のカラムユニット（column units）からなる。ローアドレスバッファ回路（row address buffer circuit）１０２及びロープリデコーダ回路（rowpreーdecoder circuit）１０４は外部から印加されるアドレス信号（例えば、Ａ６〜Ａ１８）をデコーディングしてワードラインＷＬ０〜ＷＬ４０９５中、一つを選択するための信号を発生する。そして、ローデコーダ回路（row decoder circuit）１０６は回路１０２及び１０４を通じて選択されたローを読出／書込動作する時、要求される電圧に駆動する。
【００４６】
図３で、昇圧回路（voltage pumping circuit）２００は低い電源電圧（例えば、２Ｖ以下の電源電圧）で動作するフラッシュメモリの読出動作する時、要求される電源電圧を昇圧した所定レベルの電圧Ｖｐｐ（例えば、３Ｖ〜６Ｖ）を発生する。従って、ローデコーダ回路１０６はロープリデコーダ回路１０４により選択されたワードラインを昇圧電圧Ｖｐｐに駆動するようになる。昇圧回路２００はアドレス遷移検出回路１１８，発振回路１２０，アンドゲート１２２，ポンプ駆動回路１２４，ポンプ回路１２６，基準電圧発生回路１２８，そして、電圧調整回路１３０で構成される。
【００４７】
アドレス遷移検出回路１１８はローアドレスバッファ回路１０２及びカラムアドレスバッファ回路１０８からのアドレス信号Ａ０〜Ａ１８を入力されてそれらの中で、一つでも状態が遷移されることを検出してショットパルス信号ＳＰＧを発生する。発振回路１２０はアドレス遷移検出回路１１８からのショットパルス信号ＳＰＧを入力されて、図４及び図５に図示されたように、信号ＳＰＧの発生周期に従って、可変可能であり、信号ＳＰＧの周期より少なくとも二倍あるいはそれ以上の周期を持つ発振信号Ｓ＿ｏｓｃ、すなわち、ショットパルス信号ＳＰＧに同期された発振信号Ｓ＿ｏｓｃを発生する。
【００４８】
これにより、発振信号Ｓ＿ｏｓｃはショットパルス信号ＳＰＧの奇数番目パルス発生する時、ハイレベル（'H' level）に遷移され、偶数番目パルス発生する時、ローレベル（'L' level）に遷移される。すなわち、図４及び図５に図示されたように、アドレス信号の状態遷移により発振信号Ｓ＿ｏｓｃの周期が可変される。ここで、ショットパルス信号ＳＰＧの周期より二倍以上の周期を持つ発振信号を発生することは供給された正電流が消耗される電流の量よりもっと多い場合である。
【００４９】
フラッシュメモリ装置の読出動作の間にポンプ駆動回路１２４及びポンプ回路１２６はローアドレスバッファ回路１０２，ロープリデコーダ回路１０４，そして、ローデコーダ回路１０６を通じて選択されるワードラインに印加される読出電圧（あるいは昇圧電圧）Ｖｐｐを発生する。特に、フラッシュメモリ装置が低い電源電圧（例えば、２ボルト以下の電源電圧）で動作する場合、読出電圧Ｖｐｐは電源電圧より高いレベルに印加されなければならないので、ポンプ回路１２６を通じて電源電圧を昇圧しなければならないである。
【００５０】
電圧調整回路１３０は読出電圧Ｖｐｐを入力され、チップ活性化信号ＣＥに応答して読出電圧Ｖｐｐを分圧した電圧Ｖｄｉｖと基準電圧発生回路１２８からの基準電圧Ｖｒｅｆを比較した信号Ｓ＿ｃｏｎｔを発生する。すなわち、電圧調整回路１３０は分圧電圧Ｖｄｉｖが基準電圧Ｖｒｅｆより高い時、読出電圧Ｖｐｐが昇圧されることを遮断するためのローレベルの信号Ｓ＿ｃｏｎｔを発生し、分圧電圧Ｖｄｉｖが基準電圧Ｖｒｅｆより低い時、読出電圧Ｖｐｐを要求される電圧レベルに昇圧するためのハイレベルの信号Ｓ＿ｃｏｎｔを発生する。これにより、アンドゲート１２２は発振回路１２０からの発振信号Ｓ＿ｏｃｓを入力されて、信号Ｓ＿ｏｓｃにより、可変的な周期を持つ発振信号Ｓ＿ｏｓｃを出力したり遮断したりするようになる。
【００５１】
すなわち、信号Ｓ＿ｏｓｃがハイレベルに印加される時、アドレス信号の状態遷移により可変可能な周期を持つ発振信号Ｓ＿ｏｓｃを出力し、ポンプ駆動回路１２４及びポンプ回路１２６を活性化させることにより、読出電圧Ｖｐｐを要求される電圧レベルに昇圧させるようになる。反面、信号Ｓ＿ｏｓｃがローレベルに印加される時、アドレス信号の状態遷移により可変可能な周期を持つ発振信号Ｓ＿ｏｓｃが出力されることを遮断し、ポンプ駆動回路１２４及びポンプ回路１２６を非活性化させることにより、読出電圧Ｖｐｐがそれ以上昇圧されないようにする。
【００５２】
電圧調整回路１３０は抵抗Ｒ１及びＲ２、ＮＭＯＳトランジスターＭＮ１、そして、比較器（comparator）Ｃ１で構成される。抵抗Ｒ１及びＲ２とＮＭＯＳトランジスターＭＮ１の電流通路はポンプ回路１２６の出力端子と接地の間に直列に接続され、ＮＭＯＳトランジスターＭＮ１のゲートはチップ活性化信号ＣＥが印加される。そして、比較器Ｃ１の反転端子は抵抗Ｒ１及びＲ２の間の接続点に接続され、その非半伝端子は基準電圧発生回路１２８に接続されている。
【００５３】
最後、図３のカラムアドレスバッファ回路（column address buffer circuit）１０８及びカラムプリデコーダ回路（column preーdecoder circuit）１１０はアドレス信号（例えば、Ａ０〜Ａ５）をデコーディングして入出力ブロックＱ０〜Ｑ１５各々のカラムユニット（例えば、ＢＬ０〜ＢＬ１２７）中、一つを選択する。そして、カラム選択回路（column selecting circuit）１１２は回路１０８及び１１０により選択されたカラムを感知増幅器及び書込ドライバ（sense amplifierand write driver）１１４を通じてデータ入出力バッファ（data input/output buffers）１１６に連結させるようになる。
【００５４】
以下、参照図面図３ないし図４及び図５を参照して、本発明のアドレス遷移による昇圧回路の動作が説明される。図４に図示されたように、アドレス信号Ａｉが遷移されると、アドレス遷移検出回路１１８はこれを検出してショットパルス信号ＳＰＧを発生する。続いて、発振回路１２０はショットパルス信号ＳＰＧの奇数番目パルス信号でハイレベルに遷移され、偶数番目パルス信号でローレベルに遷移される発振信号Ｓ＿ｏｓｃを発生する。ここで、アドレス信号Ａｉが一定したサイクルに遷移される場合、発振信号Ｓ＿ｏｓｃの周期はショットパルス信号ＳＰＧの二倍の周期を持つ。万一、図５に図示されたように、アドレス信号Ａｉが一定しないサイクルに任意的に遷移された時、発振信号Ｓ＿ｏｓｃの周期はそのサイクルに従って、可変的な周期を持つ。
【００５５】
このように、アドレス状態遷移を検出したショットパルス信号ＳＰＧを利用して可変的な周期を持つ発振信号Ｓ＿ｏｓｃを発生させた後、それにより昇圧電圧Ｖｐｐを駆動するようになる。従って、図３の昇圧回路２００はアドレス状態遷移を予測して昇圧電圧Ｖｐｐを駆動することにより、昇圧電圧ノードで消耗される電流を可変的に補償することができ、その結果、昇圧電圧Ｖｐｐがアドレス遷移周期が短くなることにより、低下されることを防止することができる。結果的に、アドレス遷移を予測して昇圧電圧Ｖｐｐのドロップ（drop）を補償することにより、低い電源電圧で安定された読出動作を遂行することができるようになった。そして、アドレス状遷移を予測して昇圧電圧Ｖｐｐを駆動するので、アドレス遷移する時、消耗される電流により発生される電源ノイズは前記のように予測されたアドレス遷移する時の消耗電流を安定的に補償するので、電源ノイズによる読出動作をする時、誤動作が誘発されることを防止することができる。
【００５６】
【発明の効果】
前記したように、アドレス信号の状態遷移を検出し、これを利用して可変可能な周期を持つ発振信号を発生し、発振信号を昇圧電圧の駆動信号として使用する。これで、アドレス信号の遷移を予測して昇圧電圧のドロップを補償することができ、その結果、電源ノイズ及び昇圧電圧のドロップによる読出動作する時の誤動作を防止することができる。
【図面の簡単な説明】
【図１】 フラッシュメモリセルの構造を示す断面図である。
【図２】 プログラムされたセルと消去されたセルのスレショルド電圧分布を示す図面である。
【図３】 本発明の好ましい第１実施形態によるフラッシュメモリ装置の構成を示すブロック図である。
【図４】 本発明のアドレス遷移による昇圧回路の発振信号読出電圧を示す波形図である。
【図５】 本発明のアドレス遷移による昇圧回路の発振信号読出電圧を示す波形図である。
【符号の説明】
２ Ｐ型半導体基板
３ ソース
４ ドレーン
７，９ 絶縁膜
６ フローティングゲート
８ コントロールゲート
１００ セルアレイ
１０２ ローアドレスバッファ回路
１０４ ロープリデコーダ回路
１０６ ローデコーダ回路
１０８ カラムアドレスバッファ回路
１１０ カラムプリデコーダ回路
１１２ カラム選択回路
１１４ 感知増幅器＆書込ドライバ回路
１１６ データ入出力バッファ回路
１１８ アドレス遷移検出回路
１２０ 発振回路
１２２ アンドゲート
１２４ ポンプ駆動回路
１２６ ポンプ回路
１２８ 基準電圧発生回路
１３０ 電圧調整回路
２００ 昇圧回路
整理番号 Ｆ０５４５３Ａ１
【発明の属する技術分野】
本発明は不揮発性半導体メモリ装置に関するものであり、具体的には電気的に消去及びプログラム可能なメモリセル（electrically erasable programmable ROM：ＥＥＲＰＯＭ）を具備し、低い電源電圧で読出動作ができるフラッシュメモリ装置に関するものである。
【０００２】
【従来の技術】
図１はフラッシュメモリセルの構造を示す断面図である。フラッシュメモリセルは、図１に図示されたように、Ｐ型半導体基板２の表面にチャンネル領域を間において、Ｎ＋不純物で形成されたソース３、ドレーン４と、チャンネル領域上に１００Å以下の薄い絶縁膜７を間において、形成されたフローティングゲート（floating gate）６と、フローティングゲート６上に絶縁膜（例えば、０Ｎ０膜）９を間において、コントロールゲート（Control gate）８が形成されている。そして、ソース３、ドレーン４、コントロールゲート８、そして、半導体基板２には各々プログラム、消去、そして、読出動作する時、要求される電圧を印加するための電源端子Ｖｓ、Ｖｄ、Ｖｇ、そして、Ｖｂが接続されている。
【０００３】
通常的なフラッシュメモリのプログラム動作によると、ドレーン領域４と引接したチャンネル領域でフローティングゲート６へのホット電子注入（hot electron injection）を発生させることにより、フラッシュメモリセルはプログラムされる。前記した電子注入はソース領域３とＰ型半導体基板２を接地させ、コントロールゲート電極Ｖｇに高い高電圧（例えば、＋１０Ｖ）を印加し、そして、ドレーン領域４にホットイレクトロン領域４にホット電子を発生させるために適当な正の電圧（例えば、５Ｖ〜６Ｖ）を印加することにより成立される。このような、電圧印加条件によりフラッシュメモリセルがプログラムされると、すなわち、負の電荷（negative charge）がフローティングゲート６に十分に蓄積されると、フローティングゲート６に蓄積された（あるいは捕獲された）電荷は一連の読出動作が遂行される間、プログラムされたフラッシュメモリセルのスレショルド電圧（threshold voltage）を高める役割をする。
【０００４】
通常的に、読出動作の電圧印加条件はフラッシュメモリセルのドレーン領域４に正の電圧（例えば、１Ｖ）を印加し、そのコントロールゲート８に所定電圧（例えば、電源電圧あるいは約４．５Ｖ）を印加し、そして、そのソース領域３に０Ｖを印加することである。前記した条件により、読出動作が遂行されると、前記したホットイレクトロンインゼクション方法により、そのスレショルド電圧が高めた、すなわち、プログラムされたフラッシュメモリセルはそのドレーン領域４からそのソース領域３に電流が注入されることが防止される。この時、プログラムされたフラッシュメモリセルは”オフ”（off）されたとし、そのスレショルド電圧は、通常的に約６Ｖ〜７Ｖの間の分布を持つ。
【０００５】
続いて、フラッシュメモリセルの消去動作によると、半導体基板２、すなわち、バルク領域、からコントロールゲート８へのＦ−Ｎトンネリング（Fowler-Nordheim tunneling）を発生させることにより、メモリセルは消去される。一般的に、Ｆ−Ｎトンネリングは負の高電圧（例えば、ー１０Ｖ）をコントロールゲート８に印加し、バルク領域２とコントロールゲート８の間のＦ−Ｎトンネリングを発生させるために適当な正の電圧（例えば、５Ｖ）を印加するので成立される。この時、そのドレーン領域４は消去の効果を極大化させるために高インピダンス状態（high impedance state）（例えば、フローティング状態）で維持される。このような消去条件による電圧を対応する電源端子Ｖｇ、Ｖｄ、Ｖｓ及びＶｂに印加すると、コントロールゲート８とバルク領域２の間に強い電界が形成される。これにより、前記したＦ−Ｎトンネリングが発生され、その結果、プログラムされたセルのフローティングゲート６内の負の電荷はそのソース領域３に放出される。
【０００６】
通常的に、Ｆ−Ｎトンネリング６〜７ＭＶ／ｃｍの電界（electric field）が絶縁膜７の間に形成された時、発生される。これはフローティングゲート６とバルク領域２の間に１００Å以下の薄い絶縁膜７が形成されたためにできる。Ｆ−Ｎトンネリングによる消去方法により、負の電荷がフローティングゲート６からバルク領域２に放電（あるいは放出）されることは、一連の読出動作が遂行される間、消去されたフラッシュメモリセルのスレショルド電圧を低くする役割をする。
【０００７】
一般的なフラッシュメモリセルアレイ構成において、各々のバルク領域はメモリ装置の高集積化のために複数のセルが共に連結され、これにより、消去方法により、消去動作が遂行される場合、複数のメモリセルが同時に消去される。消去段位は各々のバルク領域２が分離された領域により決定される（例えば、６４Kbyte：以下、セクタ（sector）と称する）。一連の読出動作が遂行される間、消去動作によりスレショルド電圧が低くなったフラッシュメモリセルはコントロールゲート８に一定電圧を印加すると、ドレーン領域４からソース領域３に電流通路（currentpath）が形成される。このようなフラッシュメモリセルは”ＯＮ”（on）されたとし、そのスレショルド電圧は約１Ｖ〜３Ｖの間の分布を持つ。表１はフラッシュメモリセルに対したプログラム、消去、及び読出動作する時、各電源端子Ｖｇ、Ｖｄ、Ｖｓ、及びＶｂに印加される電圧レベルを示している。
【０００８】
【表１】
図２はプログラム及び消去動作によりフラッシュメモリセルのスレショルド電圧を示す。図２を参照すると、プログラムあるいは消去されたフラッシュメモリセルの読出動作によりメモリセルの”オン”／”オフ”状態を判読するために選択されるメモリセルのコントロールゲート８に３Ｖ〜６Ｖの間の電圧が印加されなければならないことが知られる。
【００１０】
フラッシュメモリ、特にノア型フラッシュメモリ（NOR type flash memory）はその読出動作において、他の不揮発性メモリより高速度なので、（例えば、１００ｎＳ以下のアクセスが可能）高速動作を要求する使用者からよい呼応を受けている。又、長時間携帯用として使用可能な携帯用製品（例えば、携帯電話）に内装される場合、低電力及び低電圧からフラッシュメモリの動作ができることが望ましい。このような利用により、実際には、いろいろなフラッシュメモリ供給会社が３Ｖ以下の低電圧用製品を開発している。このような趨勢は続いていくと考えられ、今後２Ｖ以下の電源電圧で動作可能な製品を要求するようになる可能性を排除できない。このような趨勢により低電圧（例えば、２Ｖ以下の電源電圧）から動作可能なフラッシュメモリが開発されるためには何か先行しなければならに課題がある。このような、先行条件中、特に読出動作において、選択されるメモリセルのコントロールゲート８，すなわち、選択されるワードラインに選択されたセルに貯蔵されたデータの判読可能な電圧、すなわち、３Ｖ〜６Ｖの電圧を印加することである。
【００１１】
フラッシュメモリの読出動作が遂行される場合、図面には図示されていないが、この分野の通常的な知識を習得した人々によく知られているように、ローを選択するための回路により選択されるロー、すなわち、選択されたメモリセルのコントロールゲート８はそれに貯蔵されたデータを判読するために３Ｖ〜６Ｖのワードライン電圧あるいは昇圧電圧（判読可能電圧）が印加される。２Ｖ以下の低電圧（あるいは低い電源電圧）から遂行される読出動作は昇圧電圧が電源電圧（例えば、２Ｖ）より高いので電源電圧より相対的に高い高電圧をチップ内部で発生させることにより成立される。しかし、昇圧電圧は電源電圧から昇圧する時、通常的に最小２回以上の昇圧条件が具備された後、昇圧されるので、このような条件により使用者は読出動作のためのアドレスの変化する時、選択されたメモリセルをアクセスするためには一定時間、すなわち、電源電圧で昇圧電圧に昇圧される時間が必要になる。
【００１２】
従って、フラッシュメモリ供給会社はこのような問題点を解決するためにいつも昇圧電圧を昇圧しているように設計し、読出動作が遂行されると、昇圧電圧により速いアクセスができるようにしている。しかし、いつも昇圧電圧を昇圧していなければならないので、アドレス変化による読出動作が遂行されない状態でも昇圧電圧を維持するようになる。その結果、スタンバイ（standby）状態でも昇圧電圧を維持するための電流消耗を甘受しなければならない。
【００１３】
ワードライン電圧あるいは昇圧電圧を発生するための従来の昇圧回路はアドレス遷移がどのような形態、すなわち、どのような遷移周期に発生するかを予測しないので、アドレスの変化サイクルが読出サイクル時間ｔＲＣ等のように正常的に発生した時、通常的に円滑に動作するように設計された。このような場合、アドレスの変化サイクルの連続的に読出サイクル時間ｔＲＣより短いサイクルに変化する場合、アドレス遷移する時、昇圧電圧が伝達されるノードの電流消耗が発生するようになり、消耗された正電流は昇圧回路により供給される正電流より相対的に多くなるかもしれない。
【００１４】
言い換えれば、従来の昇圧回路の駆動サイクルは正常的な読出サイクルにより決定されるので、それより短いサイクルにアドレスが遷移される場合にアドレス遷移する時、消耗される電流を早く補償することができる。結局、このような状況は連続的に発生するようになると、昇圧電圧が昇圧回路により駆動されても、その電圧レベルは低下され、その結果昇圧電圧は判読可能な電圧（例えば、３Ｖ〜６Ｖより低くなり、正常的な読出動作が遂行されない問題点が生じた。
【００１５】
又、他の問題点は従来昇圧回路を利用した読出動作する時、そのノイズ免疫性（noise immunity）がないことである。すなわち、従来の昇圧回路はアドレス状態遷移により動作しないで、正常的な読出サイクル時間により電流を補償するように発振させるので、アドレス遷移する時のタイミングと別に発振する場合、消耗される電流を補償しないようになる場合が発生することができる。結局、このような電流消耗はチップ内部からのノイズ源になるので、これも読出動作する時、誤動作を誘発させることができる。
【００１６】
【発明が解決しようとする課題】
本発明の目的は低い電源電圧で安定された読出動作が可能なフラッシュメモリ装置を提供することである。
【００１７】
本発明の他の目的はチップ内部の電源ノイズに対した免疫性を持つフラッシュメモリ装置を提供することである。
【００１８】
本発明の他の目的は低電源電圧のフラッシュメモリ装置を提供することである。
【００１９】
【課題を解決するための手段】
上述したような目的を達成するための本発明の一つの特徴によると、半導体メモリ装置において、アドレス信号の状態が遷移される時、ショットパルス信号を発生する手段と、ショットパルス信号に同期された発振信号を発生する手段及び、発振信号により駆動され、電源電圧より高いポンピング電圧を発生し、アドレス信号により選択されたワードラインにポンピング電圧を供給する手段を含むことを特徴とする。
【００２０】
この実施形態において、発振信号はショットパルス信号の奇数番目のパルス信号が発生される時、第１レベルに遷移され、ショットパルス信号の奇数番目のパルス信号が発生される時、第２レベルに遷移されることを特徴とする。
【００２１】
本発明の他の特徴によると、複数のワードライン、複数のビットライン、そして、ワードラインとビットラインが相互交差される領域に配列され、電気的に消去及びプログラム可能なメモリセルのセルアレイを具備したフラッシュメモリ装置において、外部から印加されるアドレス信号の状態遷移を検出し、ショットパルス信号を発生する手段と、ショットパルス信号に同期された発振信号を発生する手段と、アドレス信号を入力されて、セルアレイのワードライン中、一つを選択し、選択されたワードラインを所定の第１電圧に駆動する手段と、外部からの基準電圧と第１電圧を入力されて、第１電圧が基準電圧より低いかあるいは高いかを判別して、第１電圧のレベルを調整するための第１信号を発生する手段及び、発振信号と第１信号に応答して外部から電源電圧をポンピングした第１電圧を発生する手段を含むことを特徴とする。
【００２２】
この実施形態において、電源電圧は２Ｖあるいはそれより低い電圧であることを特徴とする。
【００２３】
この実施形態において、発振信号はショットパルス信号の奇数番目パルス発生する時、第１レベル電圧に遷移され、ショットパルス信号の偶数番目パルス発生する時、第２レベル電圧に遷移されることを特徴とする。
【００２４】
この実施形態において、発振信号はショットパルス信号の周期より少なくとも２倍あるいはそれ以上の周期を持つことを特徴とする。
【００２５】
この実施形態において、第１信号発生手段は、第１電圧を入力されて、外部からのチップ活性化信号に応答して第１電圧を分圧した第２電圧を発生する手段及び、第２電圧と基準電圧を比較して、第２電圧が基準電圧より高い時、第１レベル電圧の第１信号を発生し、第２電圧が基準電圧より低い時、第２レベル電圧の第２信号を発生する手段を含むことを特徴とする。
【００２６】
この実施形態において、第１電圧発生手段は、第１信号と発振信号を入力されて、第１信号が第１レベル電圧である時、発振信号を出力し、第１信号が第２レベル電圧である時、発振信号が出力されることを遮断する手段と、第１信号が第１レベル電圧である時、出力される発振信号に応答して発振信号の周期を持つ第２信号を発生する手段及び、第２信号に応答して電源電圧を第１電圧にポンピングするための手段を含むことを特徴とする。
【００２７】
この実施形態において、第１電圧は電源電圧より高い約３ないし６Ｖの電圧であることを特徴とする。
【００２８】
本発明の他の特徴によると、複数のワードライン、複数のビットライン、そして、ワードラインとビットラインが相互交差される領域に配列され、フローティングゲート及び制御ゲートを持つ電気的に消去及びプログラム可能なメモリセルのセルアレイと、外部から印加されるアドレス信号の状態遷移を検出し、第１信号を発生する手段と、第１信号に応答して可変可能であり、第１信号の周期より少なくとも２倍あるいはそれ以上の周期を持つ発振信号を発生する手段と、アドレス信号に応答してセルアレイのワードライン中、一つを選択し、選択されたワードラインを電源電圧より高い所定レベルの第１電圧に駆動する手段と、外部からの基準電圧と第１電圧を入力されて、第１電圧が基準電圧より低いかあるいは高いかを判別して第１電圧のレベルを調整するための第２信号を発生する手段と、発振信号と第１信号に応答して発振信号の周期を持つ第３信号を出力したり、第３信号が出力されることを遮断する手段及び、第３信号に応答して、電源電圧をポンピングした第１電圧を発生する手段を含む。
【００２９】
この実施形態において、電源電圧は２ボルトあるいはそれより低い電圧である。
【００３０】
この実施形態において、第１電圧は電源電圧より高い３ボルトないし６ボルトの電圧である。
【００３１】
この実施形態において、発振信号は第１信号に同期され、第１信号の奇数番目信号発生する時、第１レベル電圧に遷移され、第１信号の偶数番目信号発生する時、第２レベル電圧に遷移される。
【００３２】
この実施形態において、第１電圧発生手段は、第１信号が第１レベルである時、出力される発振信号に応答して発振信号の周期は同一な周期を持つ第４信号を発生する手段及び、第４信号に応答して電源電圧を第１電圧に昇圧させるための手段を含む。
【００３３】
この実施形態において、第１信号発生手段は、第１電圧を入力されて、外部からのチップ活性化信号に応答して第１電圧を分圧した第２電圧を発生する手段及び、第２電圧と基準電圧を比較して第１信号を発生する手段を含む。
【００３４】
本発明の他の特徴によると、複数のワードラインと、複数のビットラインと、ワードラインとビットラインが相互交差される領域に配列され、ソース、ドレーン、フローティングゲート及び制御ゲートを持ち、ワードラインに各々接続され、ビットラインに各々のドレーンが並列に接続された電気的に消去及びプログラム可能なメモリのセルアレイと、外部から印加されるアドレス信号を入力されて、ワードライン中、一つを選択し、選択されたワードラインに所定レベルのワードライン電圧を供給する手段と、アドレス信号の状態が遷移される時、ショットパルス信号を発生する手段と、ショットパルス信号に同期され、可変可能な周期を持つ発振信号を発生する手段及び、発振信号に応答して動作電圧をポンピングしたワードライン電圧を発生する手段を含む。
【００３５】
この実施形態において、発振信号はショットパルス信号の奇数番目パルス発生する時、第１レベル電圧に遷移され、ショットパルス信号の偶数番目パルス発生する時、第２レベル電圧に遷移される。
【００３６】
この実施形態において、動作電圧は２ボルトあるいはそれより低い電圧レベルを持つ。
【００３７】
本発明の他の特徴によると、複数のワードラインと、複数のビットラインと、ワードラインとビットラインが相互交差される領域に配列され、ソース、ドレーン、フローティングゲート、そして、制御ゲートを持ち、ワードラインに各々が直列に接続される電気的に消去及びプログラム可能なメモリセルのアレイと、外部から印加されるアドレス信号の状態遷移を検出してショットパルス信号を発生する手段と、ショットパルス信号に同期された発振信号を発生する手段と、アドレス信号を入力されて、セルアレイのワードライン中、一つを選択し、選択されたワードラインに所定レベルのワードライン電圧を供給する手段と、外部からの基準電圧と第１電圧を入力されて、第１電圧が基準電圧より低いかあるいは高いかを判別して、第１電圧のレベルを調整するための第１信号を発生する手段及び、発振信号と第１信号に応答して外部から電源電圧をポンピングしたワードライン電圧を発生する手段を含む。
【００３８】
この実施形態において、発振信号は可変可能であり、ショットパルス信号の周期より少なくとも二倍あるいはそれ以上の周期を持つ。
【００３９】
このような装置及び方法により、アドレス信号の状態遷移を検出した信号を利用して、可変可能な周期を持つ発振信号を発生する昇圧回路を具現することができる。
【００４０】
【発明の実施の形態】
以下、本発明の実施形態による参照図面図３ないし図４及び図５に依拠して詳細に説明する。
【００４１】
図３を参照すると、本発明の新規なフラッシュメモリ装置はアドレス遷移検出回路（address transition detecting circuit）１１８，発振回路（osicallation circuit）１２０，アンドゲート（AND gate）１２２，ポンピング駆動回路（pump driving circuit）１２４，ポンプ回路（pump circuit）１２６、電圧調整回路（voltage regulating circuit）１３０を具備した昇圧回路２００を提供する。
【００４２】
このような構成を持つ本発明のフラッシュメモリ装置において、発振回路１２０はアドレス遷移検出回路１１８から出力されるショットパルス信号ＳＰＧに応答し、ショットパルス信号ＳＰＧが発生される周期に従って、可変可能な発振信号Ｓ＿ｏｓｃ、すなわち、ショットパルス信号ＳＰＧに同期された発振信号Ｓ＿ｏｓｃを発生するようになる。そして、電圧調整回路１３０はポンプ回路１２６から発生される昇圧電圧（あるいは、読出電圧）Ｖｐｐが設定されたレベル（例えば、３Ｖ〜６Ｖ）より低いか高いかを判別してその結果による信号Ｓ＿ｃｏｎｔを発生する。これで、二つの信号Ｓ＿ｏｓｃ及びＳ＿ｃｏｎｔを入力とするアンドゲート１２２は信号Ｓ＿ｃｏｎｔにより、すなわち、昇圧電圧Ｖｐｐが低いか高いかによりポンプ駆動回路１２４を制御することにより、ポンプ回路１２６の動作可否を決定するようになる。
【００４３】
このように、ポンプ回路１２６の駆動サイクルを正常的な読出サイクル時間ｔＲＣに固定しないで、アドレスの状態遷移により可変的に駆動されるように具現した。結局、読出動作する時、アドレスの状態遷移により発生される可変可能な周期を持つ発振信号Ｓ＿ｏｓｃにより昇圧電圧Ｖｐｐが安定的に駆動されることにより、チップの読出動作する時、昇圧電圧Ｖｐｐの低下ｄｒｏｐによる誤動作を防止することができる。共に、昇圧回路２００の駆動サイクルを正確に予測して昇圧電圧Ｖｐｐを駆動するので、アドレス状態遷移する時、発生するチップ内部の電源ノイズによる読出動作の誤動作も防止することができる。
【００４４】
図３は本発明の好ましい実施形態によるフラッシュメモリ装置の構成を示すブロック図である。そして、図４及び図５は本発明のアドレス遷移による昇圧回路の発振信号及び読出電圧を示す波形図である。
【００４５】
図３を参照すると、フラッシュメモリ装置のセルアレイ（cell array）１００は一例として、図面には図示されていないが、八つのセクタブロック（sector blocks）と、１６個のデータ入出力ピンＩ／Ｏ０〜Ｉ／Ｏ１５に各々対応する１６個のＩ／ＯブロックＱ０〜Ｑ１５で構成される。セクタブロックは消去動作する時、一括消去される最小の段位として、それら各々は複数のローユニット（row units）（例えば、ＷＬ０〜ＷＬ５１１）からなり、入出力ブロックＱ０〜Ｑ１５各々は複数のカラムユニット（column units）からなる。ローアドレスバッファ回路（row address buffer circuit）１０２及びロープリデコーダ回路（rowpreーdecoder circuit）１０４は外部から印加されるアドレス信号（例えば、Ａ６〜Ａ１８）をデコーディングしてワードラインＷＬ０〜ＷＬ４０９５中、一つを選択するための信号を発生する。そして、ローデコーダ回路（row decoder circuit）１０６は回路１０２及び１０４を通じて選択されたローを読出／書込動作する時、要求される電圧に駆動する。
【００４６】
図３で、昇圧回路（voltage pumping circuit）２００は低い電源電圧（例えば、２Ｖ以下の電源電圧）で動作するフラッシュメモリの読出動作する時、要求される電源電圧を昇圧した所定レベルの電圧Ｖｐｐ（例えば、３Ｖ〜６Ｖ）を発生する。従って、ローデコーダ回路１０６はロープリデコーダ回路１０４により選択されたワードラインを昇圧電圧Ｖｐｐに駆動するようになる。昇圧回路２００はアドレス遷移検出回路１１８，発振回路１２０，アンドゲート１２２，ポンプ駆動回路１２４，ポンプ回路１２６，基準電圧発生回路１２８，そして、電圧調整回路１３０で構成される。
【００４７】
アドレス遷移検出回路１１８はローアドレスバッファ回路１０２及びカラムアドレスバッファ回路１０８からのアドレス信号Ａ０〜Ａ１８を入力されてそれらの中で、一つでも状態が遷移されることを検出してショットパルス信号ＳＰＧを発生する。発振回路１２０はアドレス遷移検出回路１１８からのショットパルス信号ＳＰＧを入力されて、図４及び図５に図示されたように、信号ＳＰＧの発生周期に従って、可変可能であり、信号ＳＰＧの周期より少なくとも二倍あるいはそれ以上の周期を持つ発振信号Ｓ＿ｏｓｃ、すなわち、ショットパルス信号ＳＰＧに同期された発振信号Ｓ＿ｏｓｃを発生する。
【００４８】
これにより、発振信号Ｓ＿ｏｓｃはショットパルス信号ＳＰＧの奇数番目パルス発生する時、ハイレベル（'H' level）に遷移され、偶数番目パルス発生する時、ローレベル（'L' level）に遷移される。すなわち、図４及び図５に図示されたように、アドレス信号の状態遷移により発振信号Ｓ＿ｏｓｃの周期が可変される。ここで、ショットパルス信号ＳＰＧの周期より二倍以上の周期を持つ発振信号を発生することは供給された正電流が消耗される電流の量よりもっと多い場合である。
【００４９】
フラッシュメモリ装置の読出動作の間にポンプ駆動回路１２４及びポンプ回路１２６はローアドレスバッファ回路１０２，ロープリデコーダ回路１０４，そして、ローデコーダ回路１０６を通じて選択されるワードラインに印加される読出電圧（あるいは昇圧電圧）Ｖｐｐを発生する。特に、フラッシュメモリ装置が低い電源電圧（例えば、２ボルト以下の電源電圧）で動作する場合、読出電圧Ｖｐｐは電源電圧より高いレベルに印加されなければならないので、ポンプ回路１２６を通じて電源電圧を昇圧しなければならないである。
【００５０】
電圧調整回路１３０は読出電圧Ｖｐｐを入力され、チップ活性化信号ＣＥに応答して読出電圧Ｖｐｐを分圧した電圧Ｖｄｉｖと基準電圧発生回路１２８からの基準電圧Ｖｒｅｆを比較した信号Ｓ＿ｃｏｎｔを発生する。すなわち、電圧調整回路１３０は分圧電圧Ｖｄｉｖが基準電圧Ｖｒｅｆより高い時、読出電圧Ｖｐｐが昇圧されることを遮断するためのローレベルの信号Ｓ＿ｃｏｎｔを発生し、分圧電圧Ｖｄｉｖが基準電圧Ｖｒｅｆより低い時、読出電圧Ｖｐｐを要求される電圧レベルに昇圧するためのハイレベルの信号Ｓ＿ｃｏｎｔを発生する。これにより、アンドゲート１２２は発振回路１２０からの発振信号Ｓ＿ｏｃｓを入力されて、信号Ｓ＿ｏｓｃにより、可変的な周期を持つ発振信号Ｓ＿ｏｓｃを出力したり遮断したりするようになる。
【００５１】
すなわち、信号Ｓ＿ｏｓｃがハイレベルに印加される時、アドレス信号の状態遷移により可変可能な周期を持つ発振信号Ｓ＿ｏｓｃを出力し、ポンプ駆動回路１２４及びポンプ回路１２６を活性化させることにより、読出電圧Ｖｐｐを要求される電圧レベルに昇圧させるようになる。反面、信号Ｓ＿ｏｓｃがローレベルに印加される時、アドレス信号の状態遷移により可変可能な周期を持つ発振信号Ｓ＿ｏｓｃが出力されることを遮断し、ポンプ駆動回路１２４及びポンプ回路１２６を非活性化させることにより、読出電圧Ｖｐｐがそれ以上昇圧されないようにする。
【００５２】
電圧調整回路１３０は抵抗Ｒ１及びＲ２、ＮＭＯＳトランジスターＭＮ１、そして、比較器（comparator）Ｃ１で構成される。抵抗Ｒ１及びＲ２とＮＭＯＳトランジスターＭＮ１の電流通路はポンプ回路１２６の出力端子と接地の間に直列に接続され、ＮＭＯＳトランジスターＭＮ１のゲートはチップ活性化信号ＣＥが印加される。そして、比較器Ｃ１の反転端子は抵抗Ｒ１及びＲ２の間の接続点に接続され、その非半伝端子は基準電圧発生回路１２８に接続されている。
【００５３】
最後、図３のカラムアドレスバッファ回路（column address buffer circuit）１０８及びカラムプリデコーダ回路（column preーdecoder circuit）１１０はアドレス信号（例えば、Ａ０〜Ａ５）をデコーディングして入出力ブロックＱ０〜Ｑ１５各々のカラムユニット（例えば、ＢＬ０〜ＢＬ１２７）中、一つを選択する。そして、カラム選択回路（column selecting circuit）１１２は回路１０８及び１１０により選択されたカラムを感知増幅器及び書込ドライバ（sense amplifierand write driver）１１４を通じてデータ入出力バッファ（data input/output buffers）１１６に連結させるようになる。
【００５４】
以下、参照図面図３ないし図４及び図５を参照して、本発明のアドレス遷移による昇圧回路の動作が説明される。図４に図示されたように、アドレス信号Ａｉが遷移されると、アドレス遷移検出回路１１８はこれを検出してショットパルス信号ＳＰＧを発生する。続いて、発振回路１２０はショットパルス信号ＳＰＧの奇数番目パルス信号でハイレベルに遷移され、偶数番目パルス信号でローレベルに遷移される発振信号Ｓ＿ｏｓｃを発生する。ここで、アドレス信号Ａｉが一定したサイクルに遷移される場合、発振信号Ｓ＿ｏｓｃの周期はショットパルス信号ＳＰＧの二倍の周期を持つ。万一、図５に図示されたように、アドレス信号Ａｉが一定しないサイクルに任意的に遷移された時、発振信号Ｓ＿ｏｓｃの周期はそのサイクルに従って、可変的な周期を持つ。
【００５５】
このように、アドレス状態遷移を検出したショットパルス信号ＳＰＧを利用して可変的な周期を持つ発振信号Ｓ＿ｏｓｃを発生させた後、それにより昇圧電圧Ｖｐｐを駆動するようになる。従って、図３の昇圧回路２００はアドレス状態遷移を予測して昇圧電圧Ｖｐｐを駆動することにより、昇圧電圧ノードで消耗される電流を可変的に補償することができ、その結果、昇圧電圧Ｖｐｐがアドレス遷移周期が短くなることにより、低下されることを防止することができる。結果的に、アドレス遷移を予測して昇圧電圧Ｖｐｐのドロップ（drop）を補償することにより、低い電源電圧で安定された読出動作を遂行することができるようになった。そして、アドレス状遷移を予測して昇圧電圧Ｖｐｐを駆動するので、アドレス遷移する時、消耗される電流により発生される電源ノイズは前記のように予測されたアドレス遷移する時の消耗電流を安定的に補償するので、電源ノイズによる読出動作をする時、誤動作が誘発されることを防止することができる。
【００５６】
【発明の効果】
前記したように、アドレス信号の状態遷移を検出し、これを利用して可変可能な周期を持つ発振信号を発生し、発振信号を昇圧電圧の駆動信号として使用する。これで、アドレス信号の遷移を予測して昇圧電圧のドロップを補償することができ、その結果、電源ノイズ及び昇圧電圧のドロップによる読出動作する時の誤動作を防止することができる。
【図面の簡単な説明】
【図１】 フラッシュメモリセルの構造を示す断面図である。
【図２】 プログラムされたセルと消去されたセルのスレショルド電圧分布を示す図面である。
【図３】 本発明の好ましい第１実施形態によるフラッシュメモリ装置の構成を示すブロック図である。
【図４】 本発明のアドレス遷移による昇圧回路の発振信号読出電圧を示す波形図である。
【図５】 本発明のアドレス遷移による昇圧回路の発振信号読出電圧を示す波形図である。
【符号の説明】
２ Ｐ型半導体基板
３ ソース
４ ドレーン
７，９ 絶縁膜
６ フローティングゲート
８ コントロールゲート
１００ セルアレイ
１０２ ローアドレスバッファ回路
１０４ ロープリデコーダ回路
１０６ ローデコーダ回路
１０８ カラムアドレスバッファ回路
１１０ カラムプリデコーダ回路
１１２ カラム選択回路
１１４ 感知増幅器＆書込ドライバ回路
１１６ データ入出力バッファ回路
１１８ アドレス遷移検出回路
１２０ 発振回路
１２２ アンドゲート
１２４ ポンプ駆動回路
１２６ ポンプ回路
１２８ 基準電圧発生回路
１３０ 電圧調整回路
２００ 昇圧回路
整理番号 Ｆ０５４５３Ａ１
Claims (17)
- 半導体メモリ装置において、
アドレス信号の状態が遷移される時、ショットパルス信号を発生する手段と、
前記ショットパルス信号に同期された発振信号を発生する手段及び、
前記発振信号により駆動され、電源電圧より高いポンピング電圧を発生し、前記アドレス信号により選択されたワードラインにポンピング電圧を供給する手段を含み、
前記発振信号は前記ショットパルス信号の奇数番目のパルス信号が発生される時、第１レベルに遷移され、前記ショットパルス信号の偶数番目のパルス信号が発生される時、第２レベルに遷移されることを特徴とする半導体メモリ装置。 - 複数のワードライン、複数のビットライン、そして、前記ワードラインと前記ビットラインが相互交差される領域に配列され、電気的に消去及びプログラム可能なメモリセルのセルアレイを具備したフラッシメモリ装置において、
外部から印可されるアドレス信号の状態遷移を検出し、ショットパルス信号を発生する手段と、
前記ショットパルス信号に同期された発振信号を発生する手段と、
前記アドレス信号を入力してもらって、前記セルアレイのワードライン中、一つを選択し、前記選択されたワードラインを所定の第１電圧に駆動する手段と、
外部からの基準電圧と前記第１電圧を入力してもらって、前記第１電圧が前記基準電圧より低いかあるいは高いかを判別して、前記第１電圧のレベルを調整するための第１信号を発生する手段及び、
前記発振信号と第１信号に応答して外部から電源電圧をポンピングした前記第１電圧を発生する手段を含み、
前記発振信号は前記ショットパルス信号の奇数番目パルス発生する時、第１レベル電圧に遷移され、前記ショットパルス信号の偶数番目パルス発生する時、第２レベル電圧に遷移されることを特徴とするフラッシメモリ装置。 - 前記電源電圧は２Ｖあるいはそれより低い電圧レベルであることを特徴とする請求項２に記載のフラッシメモリ装置。
- 前記発振信号は前記ショットパルス信号の奇数番目パルス発生する時、第１レベル電圧に遷移され、前記ショットパルス信号の偶数番目パルス発生する時、第２レベル電圧に遷移されることを特徴とする請求項２に記載のフラッシメモリ装置。
- 前記発振信号は前記ショットパルス信号の周期より少なくとも２倍あるいはそれ以上の周期を持つことを特徴とする請求項４に記載のフラッシメモリ装置。
- 前記第１信号発生手段は、
前記第１電圧を入力してもらって、外部からのチップ活性化信号に応答して前記第１電圧を分圧した第２電圧を発生する手段及び、
前記第２電圧と前記基準電圧を比較して、前記第２電圧が前記基準電圧より高い時、第１レベル電圧の前記第１信号を発生し、前記第２電圧が前記基準電圧より低い時、第２レベル電圧の前記第２信号を発生する手段を含むことを特徴とする請求項２に記載のフラッシメモリ装置。 - 前記第１電圧発生手段は、
前記第１信号と前記発振信号を入力してもらって、前記第１信号が第１レベル電圧である時、前記発振信号を出力し、前記第１信号が第２レベル電圧である時、発振信号が出力されることを遮断する手段と、
前記第１信号が第１レベル電圧である時、出力される前記発振信号に応答して前記発振信号の周期を持つ第２信号を発生する手段及び、
前記第２信号に応答して前記電源電圧を第１電圧にポンピングするための手段を含むことを特徴とする請求項２に記載のフラッシメモリ装置。 - 前記第１電圧は電源電圧より高い約３ないし６Ｖの電圧であることを特徴とする請求項７に記載のフラッシメモリ装置。
- 複数のワードライン、複数のビットライン、そして、前記ワードラインと前記ビットラインが相互交差される領域に配列され、フローティングゲート及び制御ゲートを持つ電気的に消去及びプログラム可能なメモリセルのセルアレイと、
外部から印可されるアドレス信号の状態遷移を検出し、第１信号を発生する手段と、
前記第１信号に応答して可変可能であり、前記第１信号の周期より少なくとも２倍あるいはそれ以上の周期を持つ発振信号を発生する手段と、
前記アドレス信号に応答して前記セルアレイのワードライン中、一つを選択し、前記選択されたワードラインを前記電源電圧より高い所定レベルの第１電圧に駆動する手段と、
外部からの基準電圧と前記第１電圧を入力してもらって、前記第１電圧が前記基準電圧より低いかあるいは高いかを判別して第１電圧のレベルを調整するための第２信号を発生する手段と、
前記発振信号と前記第１信号に応答して前記発振信号の周期を持つ第３信号を出力したり、前記第３信号が出力されることを遮断する手段及び、
前記第３信号に応答して、電源電圧をポンピングした前記第１電圧を発生する手段を含み、
前記発振信号は前記第１信号に同期され、前記第１信号の奇数番目信号発生する時、第１レベル電圧に遷移され、前記第１信号の偶数番目信号発生する時、第２レベル電圧に遷移されるフラッシメモリ装置。 - 前記電源電圧は２ボルトあるいはそれより低い電圧である請求項９に記載のフラッシメモリ装置。
- 前記第１電圧は前記電源電圧より高い３ボルトないし６ボルトの電圧である請求項９に記載のフラッシメモリ装置。
- 前記第１電圧発生手段は、前記第１信号が第１レベルである時、出力される前記発振信号に応答して前記発振信号の周期は同一な周期を持つ第４信号を発生する手段及び、
前記第４信号に応答して前記電源電圧を前記第１電圧に昇圧させるための手段を含む請求項９に記載のフラッシメモリ装置。 - 前記第１信号発生手段は、
前記第１電圧を入力してもらって、外部からのチップ活性化信号に応答して前記第１電圧を分圧した第２電圧を発生する手段及び、
前記第２電圧と基準電圧を比較して前記第１信号を発生する手段を含む請求項９に記載のフラッシメモリ装置。 - 複数のワードラインと、
複数のビットラインと、
前記ワードラインと前記ビットラインが相互交差される領域に配列され、ソース、ドレーン、フローティングゲート及び制御ゲートを持ち、前記ワードラインに各々接続され、前記ビットラインに各々のドレーンが並列に接続された電気的に消去及びプログラム可能なメモリのセルアレイと、
外部から印可されるアドレス信号を入力してもらって、前記ワードライン中、一つを選択し、前記選択されたワードラインに所定レベルのワードライン電圧を供給する手段と、
前記アドレス信号の状態が遷移される時、ショットパルス信号を発生する手段と、
前記ショットパルス信号に同期され、可変可能な周期を持つ発振信号を発生する手段及び、
前記発振信号に応答して動作電圧をポンピングした前記ワードライン電圧を発生する手段を含み、
前記発振信号は前記ショットパルス信号の奇数番目パルス発生する時、第１レベル電圧に遷移され、前記ショットパルス信号の偶数番目パルス発生する時、第２レベル電圧に遷移されるフラッシメモリ装置。 - 前記動作電圧は２ボルトあるいはそれより低い電圧レベルを持つ請求項１４に記載のフラッシメモリ装置。
- 複数のワードラインと、
複数のビットラインと、
前記ワードラインと前記ビットラインが相互交差される領域に配列され、ソース、ドレーン、フローティングゲート、そして、制御ゲートを持ち、前記ワードラインに各々が直列に接続される電気的に消去及びプログラム可能なメモリセルのアレイと、
外部から印可されるアドレス信号の状態遷移を検出してショットパルス信号を発生する手段と、
前記ショットパルス信号に同期された発振信号を発生する手段と、
前記アドレス信号を入力してもらって、前記セルアレイのワードライン中、一つを選択し、前記選択されたワードラインに所定レベルのワードライン電圧を供給する手段と、
外部からの基準電圧と前記第１電圧を入力してもらって、前記第１電圧が基準電圧より低いかあるいは高いかを判別して、前記第１電圧のレベルを調整するための第１信号を発生する手段及び、
前記発振信号と前記第１信号に応答して外部から電源電圧をポンピングしたワードライン電圧を発生する手段を含み、
前記発振信号は前記ショットパルス信号の奇数番目パルス発生する時、第１レベル電圧に遷移され、前記ショットパルス信号の偶数番目パルス発生する時、第２レベル電圧に遷移されるフラッシメモリ装置。 - 前記発振信号は可変可能であり、前記ショットパルス信号の周期より少なくとも二倍あるいはそれ以上の周期を持つ請求項１６に記載のフラッシメモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970035817A KR100274590B1 (ko) | 1997-07-29 | 1997-07-29 | 낮은전원전압에서안정된독출동작이가능한플래시메모리장치 |
| KR199735817 | 1997-07-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11110993A JPH11110993A (ja) | 1999-04-23 |
| JP3841560B2 true JP3841560B2 (ja) | 2006-11-01 |
Family
ID=19516098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21311998A Expired - Lifetime JP3841560B2 (ja) | 1997-07-29 | 1998-07-28 | 低い電源電圧で安定された読出動作が可能なフラッシュメモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6026049A (ja) |
| JP (1) | JP3841560B2 (ja) |
| KR (1) | KR100274590B1 (ja) |
| TW (1) | TW395061B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100636915B1 (ko) * | 1999-06-29 | 2006-10-19 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 워드라인 부스팅신호 제공방법 및 장치 |
| KR100308192B1 (ko) * | 1999-07-28 | 2001-11-01 | 윤종용 | 플래시 메모리 셀들의 과소거를 방지할 수 있는 플래시 메모리장치 및 그것의 소거 방법 |
| US6201753B1 (en) * | 1999-10-19 | 2001-03-13 | Advanced Micro Devices, Inc. | Latching CAM data in a flash memory device |
| KR100323379B1 (ko) * | 1999-12-29 | 2002-02-19 | 박종섭 | 워드라인 전압 레귤레이션 회로 |
| KR100347140B1 (ko) * | 1999-12-31 | 2002-08-03 | 주식회사 하이닉스반도체 | 전압 변환 회로 |
| KR100525922B1 (ko) * | 2000-12-29 | 2005-11-02 | 주식회사 하이닉스반도체 | 플래쉬 메모리 장치의 구동 방법 |
| JP2003022686A (ja) * | 2001-07-09 | 2003-01-24 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| KR100719372B1 (ko) * | 2005-08-10 | 2007-05-17 | 삼성전자주식회사 | 노어 플래시 메모리 장치 및 그것의 프로그램 방법 |
| KR100762241B1 (ko) * | 2006-06-30 | 2007-10-01 | 주식회사 하이닉스반도체 | 반도체 메모리의 승압 전압 발생 장치 및 그 제어 방법 |
| JP5524268B2 (ja) * | 2012-03-29 | 2014-06-18 | 力旺電子股▲ふん▼有限公司 | ワード線ブースト回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3124101B2 (ja) * | 1992-01-30 | 2001-01-15 | ローム株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
-
1997
- 1997-07-29 KR KR1019970035817A patent/KR100274590B1/ko not_active IP Right Cessation
-
1998
- 1998-07-18 TW TW087111752A patent/TW395061B/zh not_active IP Right Cessation
- 1998-07-28 US US09/123,302 patent/US6026049A/en not_active Expired - Lifetime
- 1998-07-28 JP JP21311998A patent/JP3841560B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| TW395061B (en) | 2000-06-21 |
| US6026049A (en) | 2000-02-15 |
| KR100274590B1 (ko) | 2001-01-15 |
| KR19990012426A (ko) | 1999-02-25 |
| JPH11110993A (ja) | 1999-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050502 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050524 |
|
| A521 | Request for written amendment filed |
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|
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060718 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060808 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090818 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100818 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120818 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120818 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130818 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| EXPY | Cancellation because of completion of term |