JPH11110993A - 低い電源電圧で安定された読出動作が可能なフラッシュメモリ装置 - Google Patents
低い電源電圧で安定された読出動作が可能なフラッシュメモリ装置Info
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- JPH11110993A JPH11110993A JP21311998A JP21311998A JPH11110993A JP H11110993 A JPH11110993 A JP H11110993A JP 21311998 A JP21311998 A JP 21311998A JP 21311998 A JP21311998 A JP 21311998A JP H11110993 A JPH11110993 A JP H11110993A
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Landscapes
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- Power Engineering (AREA)
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 低い電源電圧で安定された読出動作が可能な
フラッシュメモリ装置を提供する。 【解決手段】 本発明のフラッシュメモリ装置は、アド
レス信号の状態が遷移される時、ショットパルス信号を
発生するアドレス遷移検出回路１１８と、ショットパル
ス信号に同期された発振信号を発生する発振回路１２０
及び、発振信号により駆動され、電源電圧より高いポン
ピング電圧を発生し、アドレス信号により選択されたワ
ードラインにポンピング電圧を供給する回路１２４，１
２６を具備する。
フラッシュメモリ装置を提供する。 【解決手段】 本発明のフラッシュメモリ装置は、アド
レス信号の状態が遷移される時、ショットパルス信号を
発生するアドレス遷移検出回路１１８と、ショットパル
ス信号に同期された発振信号を発生する発振回路１２０
及び、発振信号により駆動され、電源電圧より高いポン
ピング電圧を発生し、アドレス信号により選択されたワ
ードラインにポンピング電圧を供給する回路１２４，１
２６を具備する。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体メモ
リ装置に関するものであり、具体的には電気的に消去及
びプログラム可能なメモリセル（electrically erasabl
e programmable ROM：ＥＥＲＰＯＭ）を具備し、低い電
源電圧で読出動作ができるフラッシュメモリ装置に関す
るものである。
リ装置に関するものであり、具体的には電気的に消去及
びプログラム可能なメモリセル（electrically erasabl
e programmable ROM：ＥＥＲＰＯＭ）を具備し、低い電
源電圧で読出動作ができるフラッシュメモリ装置に関す
るものである。
【０００２】
【従来の技術】図１はフラッシュメモリセルの構造を示
す断面図である。フラッシュメモリセルは、図１に図示
されたように、Ｐ型半導体基板２の表面にチャンネル領
域を間において、Ｎ＋不純物で形成されたソース３、ド
レーン４と、チャンネル領域上に１００Å以下の薄い絶
縁膜７を間において、形成されたフローティングゲート
（floating gate）６と、フローティングゲート６上に
絶縁膜（例えば、０Ｎ０膜）９を間において、コントロ
ールゲート（Control gate）８が形成されている。そし
て、ソース３、ドレーン４、コントロールゲート８、そ
して、半導体基板２には各々プログラム、消去、そし
て、読出動作する時、要求される電圧を印加するための
電源端子Ｖｓ、Ｖｄ、Ｖｇ、そして、Ｖｂが接続されて
いる。
す断面図である。フラッシュメモリセルは、図１に図示
されたように、Ｐ型半導体基板２の表面にチャンネル領
域を間において、Ｎ＋不純物で形成されたソース３、ド
レーン４と、チャンネル領域上に１００Å以下の薄い絶
縁膜７を間において、形成されたフローティングゲート
（floating gate）６と、フローティングゲート６上に
絶縁膜（例えば、０Ｎ０膜）９を間において、コントロ
ールゲート（Control gate）８が形成されている。そし
て、ソース３、ドレーン４、コントロールゲート８、そ
して、半導体基板２には各々プログラム、消去、そし
て、読出動作する時、要求される電圧を印加するための
電源端子Ｖｓ、Ｖｄ、Ｖｇ、そして、Ｖｂが接続されて
いる。
【０００３】通常的なフラッシュメモリのプログラム動
作によると、ドレーン領域４と引接したチャンネル領域
でフローティングゲート６へのホット電子注入（hot el
ectron injection）を発生させることにより、フラッシ
ュメモリセルはプログラムされる。前記した電子注入は
ソース領域３とＰ型半導体基板２を接地させ、コントロ
ールゲート電極Ｖｇに高い高電圧（例えば、＋１０Ｖ）
を印加し、そして、ドレーン領域４にホットイレクトロ
ン領域４にホット電子を発生させるために適当な正の電
圧（例えば、５Ｖ〜６Ｖ）を印加することにより成立さ
れる。このような、電圧印加条件によりフラッシュメモ
リセルがプログラムされると、すなわち、負の電荷（ne
gative charge）がフローティングゲート６に十分に蓄
積されると、フローティングゲート６に蓄積された（あ
るいは捕獲された）電荷は一連の読出動作が遂行される
間、プログラムされたフラッシュメモリセルのスレショ
ルド電圧（threshold voltage）を高める役割をする。
作によると、ドレーン領域４と引接したチャンネル領域
でフローティングゲート６へのホット電子注入（hot el
ectron injection）を発生させることにより、フラッシ
ュメモリセルはプログラムされる。前記した電子注入は
ソース領域３とＰ型半導体基板２を接地させ、コントロ
ールゲート電極Ｖｇに高い高電圧（例えば、＋１０Ｖ）
を印加し、そして、ドレーン領域４にホットイレクトロ
ン領域４にホット電子を発生させるために適当な正の電
圧（例えば、５Ｖ〜６Ｖ）を印加することにより成立さ
れる。このような、電圧印加条件によりフラッシュメモ
リセルがプログラムされると、すなわち、負の電荷（ne
gative charge）がフローティングゲート６に十分に蓄
積されると、フローティングゲート６に蓄積された（あ
るいは捕獲された）電荷は一連の読出動作が遂行される
間、プログラムされたフラッシュメモリセルのスレショ
ルド電圧（threshold voltage）を高める役割をする。
【０００４】通常的に、読出動作の電圧印加条件はフラ
ッシュメモリセルのドレーン領域４に正の電圧（例え
ば、１Ｖ）を印加し、そのコントロールゲート８に所定
電圧（例えば、電源電圧あるいは約４．５Ｖ）を印加
し、そして、そのソース領域３に０Ｖを印加することで
ある。前記した条件により、読出動作が遂行されると、
前記したホットイレクトロンインゼクション方法によ
り、そのスレショルド電圧が高めた、すなわち、プログ
ラムされたフラッシュメモリセルはそのドレーン領域４
からそのソース領域３に電流が注入されることが防止さ
れる。この時、プログラムされたフラッシュメモリセル
は”オフ”（off）されたとし、そのスレショルド電圧
は、通常的に約６Ｖ〜７Ｖの間の分布を持つ。
ッシュメモリセルのドレーン領域４に正の電圧（例え
ば、１Ｖ）を印加し、そのコントロールゲート８に所定
電圧（例えば、電源電圧あるいは約４．５Ｖ）を印加
し、そして、そのソース領域３に０Ｖを印加することで
ある。前記した条件により、読出動作が遂行されると、
前記したホットイレクトロンインゼクション方法によ
り、そのスレショルド電圧が高めた、すなわち、プログ
ラムされたフラッシュメモリセルはそのドレーン領域４
からそのソース領域３に電流が注入されることが防止さ
れる。この時、プログラムされたフラッシュメモリセル
は”オフ”（off）されたとし、そのスレショルド電圧
は、通常的に約６Ｖ〜７Ｖの間の分布を持つ。
【０００５】続いて、フラッシュメモリセルの消去動作
によると、半導体基板２、すなわち、バルク領域、から
コントロールゲート８へのＦ−Ｎトンネリング（Fowler
-Nordheim tunneling）を発生させることにより、メモ
リセルは消去される。一般的に、Ｆ−Ｎトンネリングは
負の高電圧（例えば、ー１０Ｖ）をコントロールゲート
８に印加し、バルク領域２とコントロールゲート８の間
のＦ−Ｎトンネリングを発生させるために適当な正の電
圧（例えば、５Ｖ）を印加するので成立される。この
時、そのドレーン領域４は消去の効果を極大化させるた
めに高インピダンス状態（high impedance state）（例
えば、フローティング状態）で維持される。このような
消去条件による電圧を対応する電源端子Ｖｇ、Ｖｄ、Ｖ
ｓ及びＶｂに印加すると、コントロールゲート８とバル
ク領域２の間に強い電界が形成される。これにより、前
記したＦ−Ｎトンネリングが発生され、その結果、プロ
グラムされたセルのフローティングゲート６内の負の電
荷はそのソース領域３に放出される。
によると、半導体基板２、すなわち、バルク領域、から
コントロールゲート８へのＦ−Ｎトンネリング（Fowler
-Nordheim tunneling）を発生させることにより、メモ
リセルは消去される。一般的に、Ｆ−Ｎトンネリングは
負の高電圧（例えば、ー１０Ｖ）をコントロールゲート
８に印加し、バルク領域２とコントロールゲート８の間
のＦ−Ｎトンネリングを発生させるために適当な正の電
圧（例えば、５Ｖ）を印加するので成立される。この
時、そのドレーン領域４は消去の効果を極大化させるた
めに高インピダンス状態（high impedance state）（例
えば、フローティング状態）で維持される。このような
消去条件による電圧を対応する電源端子Ｖｇ、Ｖｄ、Ｖ
ｓ及びＶｂに印加すると、コントロールゲート８とバル
ク領域２の間に強い電界が形成される。これにより、前
記したＦ−Ｎトンネリングが発生され、その結果、プロ
グラムされたセルのフローティングゲート６内の負の電
荷はそのソース領域３に放出される。
【０００６】通常的に、Ｆ−Ｎトンネリング６〜７ＭＶ
／ｃｍの電界（electric field）が絶縁膜７の間に形成
された時、発生される。これはフローティングゲート６
とバルク領域２の間に１００Å以下の薄い絶縁膜７が形
成されたためにできる。Ｆ−Ｎトンネリングによる消去
方法により、負の電荷がフローティングゲート６からバ
ルク領域２に放電（あるいは放出）されることは、一連
の読出動作が遂行される間、消去されたフラッシュメモ
リセルのスレショルド電圧を低くする役割をする。
／ｃｍの電界（electric field）が絶縁膜７の間に形成
された時、発生される。これはフローティングゲート６
とバルク領域２の間に１００Å以下の薄い絶縁膜７が形
成されたためにできる。Ｆ−Ｎトンネリングによる消去
方法により、負の電荷がフローティングゲート６からバ
ルク領域２に放電（あるいは放出）されることは、一連
の読出動作が遂行される間、消去されたフラッシュメモ
リセルのスレショルド電圧を低くする役割をする。
【０００７】一般的なフラッシュメモリセルアレイ構成
において、各々のバルク領域はメモリ装置の高集積化の
ために複数のセルが共に連結され、これにより、消去方
法により、消去動作が遂行される場合、複数のメモリセ
ルが同時に消去される。消去段位は各々のバルク領域２
が分離された領域により決定される（例えば、６４Kbyt
e：以下、セクタ（sector）と称する）。一連の読出動
作が遂行される間、消去動作によりスレショルド電圧が
低くなったフラッシュメモリセルはコントロールゲート
８に一定電圧を印加すると、ドレーン領域４からソース
領域３に電流通路（currentpath）が形成される。この
ようなフラッシュメモリセルは”ＯＮ”（on）されたと
し、そのスレショルド電圧は約１Ｖ〜３Ｖの間の分布を
持つ。表１はフラッシュメモリセルに対したプログラ
ム、消去、及び読出動作する時、各電源端子Ｖｇ、Ｖ
ｄ、Ｖｓ、及びＶｂに印加される電圧レベルを示してい
る。
において、各々のバルク領域はメモリ装置の高集積化の
ために複数のセルが共に連結され、これにより、消去方
法により、消去動作が遂行される場合、複数のメモリセ
ルが同時に消去される。消去段位は各々のバルク領域２
が分離された領域により決定される（例えば、６４Kbyt
e：以下、セクタ（sector）と称する）。一連の読出動
作が遂行される間、消去動作によりスレショルド電圧が
低くなったフラッシュメモリセルはコントロールゲート
８に一定電圧を印加すると、ドレーン領域４からソース
領域３に電流通路（currentpath）が形成される。この
ようなフラッシュメモリセルは”ＯＮ”（on）されたと
し、そのスレショルド電圧は約１Ｖ〜３Ｖの間の分布を
持つ。表１はフラッシュメモリセルに対したプログラ
ム、消去、及び読出動作する時、各電源端子Ｖｇ、Ｖ
ｄ、Ｖｓ、及びＶｂに印加される電圧レベルを示してい
る。
【０００８】
【表１】
【０００９】図２はプログラム及び消去動作によりフラ
ッシュメモリセルのスレショルド電圧を示す。図２を参
照すると、プログラムあるいは消去されたフラッシュメ
モリセルの読出動作によりメモリセルの”オン”／”オ
フ”状態を判読するために選択されるメモリセルのコン
トロールゲート８に３Ｖ〜６Ｖの間の電圧が印加されな
ければならないことが知られる。
ッシュメモリセルのスレショルド電圧を示す。図２を参
照すると、プログラムあるいは消去されたフラッシュメ
モリセルの読出動作によりメモリセルの”オン”／”オ
フ”状態を判読するために選択されるメモリセルのコン
トロールゲート８に３Ｖ〜６Ｖの間の電圧が印加されな
ければならないことが知られる。
【００１０】フラッシュメモリ、特にノア型フラッシュ
メモリ（NOR type flash memory）はその読出動作にお
いて、他の不揮発性メモリより高速度なので、（例え
ば、１００ｎＳ以下のアクセスが可能）高速動作を要求
する使用者からよい呼応を受けている。又、長時間携帯
用として使用可能な携帯用製品（例えば、携帯電話）に
内装される場合、低電力及び低電圧からフラッシュメモ
リの動作ができることが望ましい。このような利用によ
り、実際には、いろいろなフラッシュメモリ供給会社が
３Ｖ以下の低電圧用製品を開発している。このような趨
勢は続いていくと考えられ、今後２Ｖ以下の電源電圧で
動作可能な製品を要求するようになる可能性を排除でき
ない。このような趨勢により低電圧（例えば、２Ｖ以下
の電源電圧）から動作可能なフラッシュメモリが開発さ
れるためには何か先行しなければならに課題がある。こ
のような、先行条件中、特に読出動作において、選択さ
れるメモリセルのコントロールゲート８，すなわち、選
択されるワードラインに選択されたセルに貯蔵されたデ
ータの判読可能な電圧、すなわち、３Ｖ〜６Ｖの電圧を
印加することである。
メモリ（NOR type flash memory）はその読出動作にお
いて、他の不揮発性メモリより高速度なので、（例え
ば、１００ｎＳ以下のアクセスが可能）高速動作を要求
する使用者からよい呼応を受けている。又、長時間携帯
用として使用可能な携帯用製品（例えば、携帯電話）に
内装される場合、低電力及び低電圧からフラッシュメモ
リの動作ができることが望ましい。このような利用によ
り、実際には、いろいろなフラッシュメモリ供給会社が
３Ｖ以下の低電圧用製品を開発している。このような趨
勢は続いていくと考えられ、今後２Ｖ以下の電源電圧で
動作可能な製品を要求するようになる可能性を排除でき
ない。このような趨勢により低電圧（例えば、２Ｖ以下
の電源電圧）から動作可能なフラッシュメモリが開発さ
れるためには何か先行しなければならに課題がある。こ
のような、先行条件中、特に読出動作において、選択さ
れるメモリセルのコントロールゲート８，すなわち、選
択されるワードラインに選択されたセルに貯蔵されたデ
ータの判読可能な電圧、すなわち、３Ｖ〜６Ｖの電圧を
印加することである。
【００１１】フラッシュメモリの読出動作が遂行される
場合、図面には図示されていないが、この分野の通常的
な知識を習得した人々によく知られているように、ロー
を選択するための回路により選択されるロー、すなわ
ち、選択されたメモリセルのコントロールゲート８はそ
れに貯蔵されたデータを判読するために３Ｖ〜６Ｖのワ
ードライン電圧あるいは昇圧電圧（判読可能電圧）が印
加される。２Ｖ以下の低電圧（あるいは低い電源電圧）
から遂行される読出動作は昇圧電圧が電源電圧（例え
ば、２Ｖ）より高いので電源電圧より相対的に高い高電
圧をチップ内部で発生させることにより成立される。し
かし、昇圧電圧は電源電圧から昇圧する時、通常的に最
小２回以上の昇圧条件が具備された後、昇圧されるの
で、このような条件により使用者は読出動作のためのア
ドレスの変化する時、選択されたメモリセルをアクセス
するためには一定時間、すなわち、電源電圧で昇圧電圧
に昇圧される時間が必要になる。
場合、図面には図示されていないが、この分野の通常的
な知識を習得した人々によく知られているように、ロー
を選択するための回路により選択されるロー、すなわ
ち、選択されたメモリセルのコントロールゲート８はそ
れに貯蔵されたデータを判読するために３Ｖ〜６Ｖのワ
ードライン電圧あるいは昇圧電圧（判読可能電圧）が印
加される。２Ｖ以下の低電圧（あるいは低い電源電圧）
から遂行される読出動作は昇圧電圧が電源電圧（例え
ば、２Ｖ）より高いので電源電圧より相対的に高い高電
圧をチップ内部で発生させることにより成立される。し
かし、昇圧電圧は電源電圧から昇圧する時、通常的に最
小２回以上の昇圧条件が具備された後、昇圧されるの
で、このような条件により使用者は読出動作のためのア
ドレスの変化する時、選択されたメモリセルをアクセス
するためには一定時間、すなわち、電源電圧で昇圧電圧
に昇圧される時間が必要になる。
【００１２】従って、フラッシュメモリ供給会社はこの
ような問題点を解決するためにいつも昇圧電圧を昇圧し
ているように設計し、読出動作が遂行されると、昇圧電
圧により速いアクセスができるようにしている。しか
し、いつも昇圧電圧を昇圧していなければならないの
で、アドレス変化による読出動作が遂行されない状態で
も昇圧電圧を維持するようになる。その結果、スタンバ
イ（standby）状態でも昇圧電圧を維持するための電流
消耗を甘受しなければならない。
ような問題点を解決するためにいつも昇圧電圧を昇圧し
ているように設計し、読出動作が遂行されると、昇圧電
圧により速いアクセスができるようにしている。しか
し、いつも昇圧電圧を昇圧していなければならないの
で、アドレス変化による読出動作が遂行されない状態で
も昇圧電圧を維持するようになる。その結果、スタンバ
イ（standby）状態でも昇圧電圧を維持するための電流
消耗を甘受しなければならない。
【００１３】ワードライン電圧あるいは昇圧電圧を発生
するための従来の昇圧回路はアドレス遷移がどのような
形態、すなわち、どのような遷移周期に発生するかを予
測しないので、アドレスの変化サイクルが読出サイクル
時間ｔＲＣ等のように正常的に発生した時、通常的に円
滑に動作するように設計された。このような場合、アド
レスの変化サイクルの連続的に読出サイクル時間ｔＲＣ
より短いサイクルに変化する場合、アドレス遷移する
時、昇圧電圧が伝達されるノードの電流消耗が発生する
ようになり、消耗された正電流は昇圧回路により供給さ
れる正電流より相対的に多くなるかもしれない。
するための従来の昇圧回路はアドレス遷移がどのような
形態、すなわち、どのような遷移周期に発生するかを予
測しないので、アドレスの変化サイクルが読出サイクル
時間ｔＲＣ等のように正常的に発生した時、通常的に円
滑に動作するように設計された。このような場合、アド
レスの変化サイクルの連続的に読出サイクル時間ｔＲＣ
より短いサイクルに変化する場合、アドレス遷移する
時、昇圧電圧が伝達されるノードの電流消耗が発生する
ようになり、消耗された正電流は昇圧回路により供給さ
れる正電流より相対的に多くなるかもしれない。
【００１４】言い換えれば、従来の昇圧回路の駆動サイ
クルは正常的な読出サイクルにより決定されるので、そ
れより短いサイクルにアドレスが遷移される場合にアド
レス遷移する時、消耗される電流を早く補償することが
できる。結局、このような状況は連続的に発生するよう
になると、昇圧電圧が昇圧回路により駆動されても、そ
の電圧レベルは低下され、その結果昇圧電圧は判読可能
な電圧（例えば、３Ｖ〜６Ｖより低くなり、正常的な読
出動作が遂行されない問題点が生じた。
クルは正常的な読出サイクルにより決定されるので、そ
れより短いサイクルにアドレスが遷移される場合にアド
レス遷移する時、消耗される電流を早く補償することが
できる。結局、このような状況は連続的に発生するよう
になると、昇圧電圧が昇圧回路により駆動されても、そ
の電圧レベルは低下され、その結果昇圧電圧は判読可能
な電圧（例えば、３Ｖ〜６Ｖより低くなり、正常的な読
出動作が遂行されない問題点が生じた。
【００１５】又、他の問題点は従来昇圧回路を利用した
読出動作する時、そのノイズ免疫性（noise immunity）
がないことである。すなわち、従来の昇圧回路はアドレ
ス状態遷移により動作しないで、正常的な読出サイクル
時間により電流を補償するように発振させるので、アド
レス遷移する時のタイミングと別に発振する場合、消耗
される電流を補償しないようになる場合が発生すること
ができる。結局、このような電流消耗はチップ内部から
のノイズ源になるので、これも読出動作する時、誤動作
を誘発させることができる。
読出動作する時、そのノイズ免疫性（noise immunity）
がないことである。すなわち、従来の昇圧回路はアドレ
ス状態遷移により動作しないで、正常的な読出サイクル
時間により電流を補償するように発振させるので、アド
レス遷移する時のタイミングと別に発振する場合、消耗
される電流を補償しないようになる場合が発生すること
ができる。結局、このような電流消耗はチップ内部から
のノイズ源になるので、これも読出動作する時、誤動作
を誘発させることができる。
【００１６】
【発明が解決しようとする課題】本発明の目的は低い電
源電圧で安定された読出動作が可能なフラッシュメモリ
装置を提供することである。
源電圧で安定された読出動作が可能なフラッシュメモリ
装置を提供することである。
【００１７】本発明の他の目的はチップ内部の電源ノイ
ズに対した免疫性を持つフラッシュメモリ装置を提供す
ることである。
ズに対した免疫性を持つフラッシュメモリ装置を提供す
ることである。
【００１８】本発明の他の目的は低電源電圧のフラッシ
ュメモリ装置を提供することである。
ュメモリ装置を提供することである。
【００１９】
【課題を解決するための手段】上述したような目的を達
成するための本発明の一つの特徴によると、半導体メモ
リ装置において、アドレス信号の状態が遷移される時、
ショットパルス信号を発生する手段と、ショットパルス
信号に同期された発振信号を発生する手段及び、発振信
号により駆動され、電源電圧より高いポンピング電圧を
発生し、アドレス信号により選択されたワードラインに
ポンピング電圧を供給する手段を含むことを特徴とす
る。
成するための本発明の一つの特徴によると、半導体メモ
リ装置において、アドレス信号の状態が遷移される時、
ショットパルス信号を発生する手段と、ショットパルス
信号に同期された発振信号を発生する手段及び、発振信
号により駆動され、電源電圧より高いポンピング電圧を
発生し、アドレス信号により選択されたワードラインに
ポンピング電圧を供給する手段を含むことを特徴とす
る。
【００２０】この実施形態において、発振信号はショッ
トパルス信号の奇数番目のパルス信号が発生される時、
第１レベルに遷移され、ショットパルス信号の奇数番目
のパルス信号が発生される時、第２レベルに遷移される
ことを特徴とする。
トパルス信号の奇数番目のパルス信号が発生される時、
第１レベルに遷移され、ショットパルス信号の奇数番目
のパルス信号が発生される時、第２レベルに遷移される
ことを特徴とする。
【００２１】本発明の他の特徴によると、複数のワード
ライン、複数のビットライン、そして、ワードラインと
ビットラインが相互交差される領域に配列され、電気的
に消去及びプログラム可能なメモリセルのセルアレイを
具備したフラッシュメモリ装置において、外部から印加
されるアドレス信号の状態遷移を検出し、ショットパル
ス信号を発生する手段と、ショットパルス信号に同期さ
れた発振信号を発生する手段と、アドレス信号を入力さ
れて、セルアレイのワードライン中、一つを選択し、選
択されたワードラインを所定の第１電圧に駆動する手段
と、外部からの基準電圧と第１電圧を入力されて、第１
電圧が基準電圧より低いかあるいは高いかを判別して、
第１電圧のレベルを調整するための第１信号を発生する
手段及び、発振信号と第１信号に応答して外部から電源
電圧をポンピングした第１電圧を発生する手段を含むこ
とを特徴とする。
ライン、複数のビットライン、そして、ワードラインと
ビットラインが相互交差される領域に配列され、電気的
に消去及びプログラム可能なメモリセルのセルアレイを
具備したフラッシュメモリ装置において、外部から印加
されるアドレス信号の状態遷移を検出し、ショットパル
ス信号を発生する手段と、ショットパルス信号に同期さ
れた発振信号を発生する手段と、アドレス信号を入力さ
れて、セルアレイのワードライン中、一つを選択し、選
択されたワードラインを所定の第１電圧に駆動する手段
と、外部からの基準電圧と第１電圧を入力されて、第１
電圧が基準電圧より低いかあるいは高いかを判別して、
第１電圧のレベルを調整するための第１信号を発生する
手段及び、発振信号と第１信号に応答して外部から電源
電圧をポンピングした第１電圧を発生する手段を含むこ
とを特徴とする。
【００２２】この実施形態において、電源電圧は２Ｖあ
るいはそれより低い電圧であることを特徴とする。
るいはそれより低い電圧であることを特徴とする。
【００２３】この実施形態において、発振信号はショッ
トパルス信号の奇数番目パルス発生する時、第１レベル
電圧に遷移され、ショットパルス信号の偶数番目パルス
発生する時、第２レベル電圧に遷移されることを特徴と
する。
トパルス信号の奇数番目パルス発生する時、第１レベル
電圧に遷移され、ショットパルス信号の偶数番目パルス
発生する時、第２レベル電圧に遷移されることを特徴と
する。
【００２４】この実施形態において、発振信号はショッ
トパルス信号の周期より少なくとも２倍あるいはそれ以
上の周期を持つことを特徴とする。
トパルス信号の周期より少なくとも２倍あるいはそれ以
上の周期を持つことを特徴とする。
【００２５】この実施形態において、第１信号発生手段
は、第１電圧を入力されて、外部からのチップ活性化信
号に応答して第１電圧を分圧した第２電圧を発生する手
段及び、第２電圧と基準電圧を比較して、第２電圧が基
準電圧より高い時、第１レベル電圧の第１信号を発生
し、第２電圧が基準電圧より低い時、第２レベル電圧の
第２信号を発生する手段を含むことを特徴とする。
は、第１電圧を入力されて、外部からのチップ活性化信
号に応答して第１電圧を分圧した第２電圧を発生する手
段及び、第２電圧と基準電圧を比較して、第２電圧が基
準電圧より高い時、第１レベル電圧の第１信号を発生
し、第２電圧が基準電圧より低い時、第２レベル電圧の
第２信号を発生する手段を含むことを特徴とする。
【００２６】この実施形態において、第１電圧発生手段
は、第１信号と発振信号を入力されて、第１信号が第１
レベル電圧である時、発振信号を出力し、第１信号が第
２レベル電圧である時、発振信号が出力されることを遮
断する手段と、第１信号が第１レベル電圧である時、出
力される発振信号に応答して発振信号の周期を持つ第２
信号を発生する手段及び、第２信号に応答して電源電圧
を第１電圧にポンピングするための手段を含むことを特
徴とする。
は、第１信号と発振信号を入力されて、第１信号が第１
レベル電圧である時、発振信号を出力し、第１信号が第
２レベル電圧である時、発振信号が出力されることを遮
断する手段と、第１信号が第１レベル電圧である時、出
力される発振信号に応答して発振信号の周期を持つ第２
信号を発生する手段及び、第２信号に応答して電源電圧
を第１電圧にポンピングするための手段を含むことを特
徴とする。
【００２７】この実施形態において、第１電圧は電源電
圧より高い約３ないし６Ｖの電圧であることを特徴とす
る。
圧より高い約３ないし６Ｖの電圧であることを特徴とす
る。
【００２８】本発明の他の特徴によると、複数のワード
ライン、複数のビットライン、そして、ワードラインと
ビットラインが相互交差される領域に配列され、フロー
ティングゲート及び制御ゲートを持つ電気的に消去及び
プログラム可能なメモリセルのセルアレイと、外部から
印加されるアドレス信号の状態遷移を検出し、第１信号
を発生する手段と、第１信号に応答して可変可能であ
り、第１信号の周期より少なくとも２倍あるいはそれ以
上の周期を持つ発振信号を発生する手段と、アドレス信
号に応答してセルアレイのワードライン中、一つを選択
し、選択されたワードラインを電源電圧より高い所定レ
ベルの第１電圧に駆動する手段と、外部からの基準電圧
と第１電圧を入力されて、第１電圧が基準電圧より低い
かあるいは高いかを判別して第１電圧のレベルを調整す
るための第２信号を発生する手段と、発振信号と第１信
号に応答して発振信号の周期を持つ第３信号を出力した
り、第３信号が出力されることを遮断する手段及び、第
３信号に応答して、電源電圧をポンピングした第１電圧
を発生する手段を含む。
ライン、複数のビットライン、そして、ワードラインと
ビットラインが相互交差される領域に配列され、フロー
ティングゲート及び制御ゲートを持つ電気的に消去及び
プログラム可能なメモリセルのセルアレイと、外部から
印加されるアドレス信号の状態遷移を検出し、第１信号
を発生する手段と、第１信号に応答して可変可能であ
り、第１信号の周期より少なくとも２倍あるいはそれ以
上の周期を持つ発振信号を発生する手段と、アドレス信
号に応答してセルアレイのワードライン中、一つを選択
し、選択されたワードラインを電源電圧より高い所定レ
ベルの第１電圧に駆動する手段と、外部からの基準電圧
と第１電圧を入力されて、第１電圧が基準電圧より低い
かあるいは高いかを判別して第１電圧のレベルを調整す
るための第２信号を発生する手段と、発振信号と第１信
号に応答して発振信号の周期を持つ第３信号を出力した
り、第３信号が出力されることを遮断する手段及び、第
３信号に応答して、電源電圧をポンピングした第１電圧
を発生する手段を含む。
【００２９】この実施形態において、電源電圧は２ボル
トあるいはそれより低い電圧である。
トあるいはそれより低い電圧である。
【００３０】この実施形態において、第１電圧は電源電
圧より高い３ボルトないし６ボルトの電圧である。
圧より高い３ボルトないし６ボルトの電圧である。
【００３１】この実施形態において、発振信号は第１信
号に同期され、第１信号の奇数番目信号発生する時、第
１レベル電圧に遷移され、第１信号の偶数番目信号発生
する時、第２レベル電圧に遷移される。
号に同期され、第１信号の奇数番目信号発生する時、第
１レベル電圧に遷移され、第１信号の偶数番目信号発生
する時、第２レベル電圧に遷移される。
【００３２】この実施形態において、第１電圧発生手段
は、第１信号が第１レベルである時、出力される発振信
号に応答して発振信号の周期は同一な周期を持つ第４信
号を発生する手段及び、第４信号に応答して電源電圧を
第１電圧に昇圧させるための手段を含む。
は、第１信号が第１レベルである時、出力される発振信
号に応答して発振信号の周期は同一な周期を持つ第４信
号を発生する手段及び、第４信号に応答して電源電圧を
第１電圧に昇圧させるための手段を含む。
【００３３】この実施形態において、第１信号発生手段
は、第１電圧を入力されて、外部からのチップ活性化信
号に応答して第１電圧を分圧した第２電圧を発生する手
段及び、第２電圧と基準電圧を比較して第１信号を発生
する手段を含む。
は、第１電圧を入力されて、外部からのチップ活性化信
号に応答して第１電圧を分圧した第２電圧を発生する手
段及び、第２電圧と基準電圧を比較して第１信号を発生
する手段を含む。
【００３４】本発明の他の特徴によると、複数のワード
ラインと、複数のビットラインと、ワードラインとビッ
トラインが相互交差される領域に配列され、ソース、ド
レーン、フローティングゲート及び制御ゲートを持ち、
ワードラインに各々接続され、ビットラインに各々のド
レーンが並列に接続された電気的に消去及びプログラム
可能なメモリのセルアレイと、外部から印加されるアド
レス信号を入力されて、ワードライン中、一つを選択
し、選択されたワードラインに所定レベルのワードライ
ン電圧を供給する手段と、アドレス信号の状態が遷移さ
れる時、ショットパルス信号を発生する手段と、ショッ
トパルス信号に同期され、可変可能な周期を持つ発振信
号を発生する手段及び、発振信号に応答して動作電圧を
ポンピングしたワードライン電圧を発生する手段を含
む。
ラインと、複数のビットラインと、ワードラインとビッ
トラインが相互交差される領域に配列され、ソース、ド
レーン、フローティングゲート及び制御ゲートを持ち、
ワードラインに各々接続され、ビットラインに各々のド
レーンが並列に接続された電気的に消去及びプログラム
可能なメモリのセルアレイと、外部から印加されるアド
レス信号を入力されて、ワードライン中、一つを選択
し、選択されたワードラインに所定レベルのワードライ
ン電圧を供給する手段と、アドレス信号の状態が遷移さ
れる時、ショットパルス信号を発生する手段と、ショッ
トパルス信号に同期され、可変可能な周期を持つ発振信
号を発生する手段及び、発振信号に応答して動作電圧を
ポンピングしたワードライン電圧を発生する手段を含
む。
【００３５】この実施形態において、発振信号はショッ
トパルス信号の奇数番目パルス発生する時、第１レベル
電圧に遷移され、ショットパルス信号の偶数番目パルス
発生する時、第２レベル電圧に遷移される。
トパルス信号の奇数番目パルス発生する時、第１レベル
電圧に遷移され、ショットパルス信号の偶数番目パルス
発生する時、第２レベル電圧に遷移される。
【００３６】この実施形態において、動作電圧は２ボル
トあるいはそれより低い電圧レベルを持つ。
トあるいはそれより低い電圧レベルを持つ。
【００３７】本発明の他の特徴によると、複数のワード
ラインと、複数のビットラインと、ワードラインとビッ
トラインが相互交差される領域に配列され、ソース、ド
レーン、フローティングゲート、そして、制御ゲートを
持ち、ワードラインに各々が直列に接続される電気的に
消去及びプログラム可能なメモリセルのアレイと、外部
から印加されるアドレス信号の状態遷移を検出してショ
ットパルス信号を発生する手段と、ショットパルス信号
に同期された発振信号を発生する手段と、アドレス信号
を入力されて、セルアレイのワードライン中、一つを選
択し、選択されたワードラインに所定レベルのワードラ
イン電圧を供給する手段と、外部からの基準電圧と第１
電圧を入力されて、第１電圧が基準電圧より低いかある
いは高いかを判別して、第１電圧のレベルを調整するた
めの第１信号を発生する手段及び、発振信号と第１信号
に応答して外部から電源電圧をポンピングしたワードラ
イン電圧を発生する手段を含む。
ラインと、複数のビットラインと、ワードラインとビッ
トラインが相互交差される領域に配列され、ソース、ド
レーン、フローティングゲート、そして、制御ゲートを
持ち、ワードラインに各々が直列に接続される電気的に
消去及びプログラム可能なメモリセルのアレイと、外部
から印加されるアドレス信号の状態遷移を検出してショ
ットパルス信号を発生する手段と、ショットパルス信号
に同期された発振信号を発生する手段と、アドレス信号
を入力されて、セルアレイのワードライン中、一つを選
択し、選択されたワードラインに所定レベルのワードラ
イン電圧を供給する手段と、外部からの基準電圧と第１
電圧を入力されて、第１電圧が基準電圧より低いかある
いは高いかを判別して、第１電圧のレベルを調整するた
めの第１信号を発生する手段及び、発振信号と第１信号
に応答して外部から電源電圧をポンピングしたワードラ
イン電圧を発生する手段を含む。
【００３８】この実施形態において、発振信号は可変可
能であり、ショットパルス信号の周期より少なくとも二
倍あるいはそれ以上の周期を持つ。
能であり、ショットパルス信号の周期より少なくとも二
倍あるいはそれ以上の周期を持つ。
【００３９】このような装置及び方法により、アドレス
信号の状態遷移を検出した信号を利用して、可変可能な
周期を持つ発振信号を発生する昇圧回路を具現すること
ができる。
信号の状態遷移を検出した信号を利用して、可変可能な
周期を持つ発振信号を発生する昇圧回路を具現すること
ができる。
【００４０】
【発明の実施の形態】以下、本発明の実施形態による参
照図面図３ないし図４及び図５に依拠して詳細に説明す
る。
照図面図３ないし図４及び図５に依拠して詳細に説明す
る。
【００４１】図３を参照すると、本発明の新規なフラッ
シュメモリ装置はアドレス遷移検出回路（address tran
sition detecting circuit）１１８，発振回路（osical
lation circuit）１２０，アンドゲート（AND gate）１
２２，ポンピング駆動回路（pump driving circuit）１
２４，ポンプ回路（pump circuit）１２６、電圧調整回
路（voltage regulating circuit）１３０を具備した昇
圧回路２００を提供する。
シュメモリ装置はアドレス遷移検出回路（address tran
sition detecting circuit）１１８，発振回路（osical
lation circuit）１２０，アンドゲート（AND gate）１
２２，ポンピング駆動回路（pump driving circuit）１
２４，ポンプ回路（pump circuit）１２６、電圧調整回
路（voltage regulating circuit）１３０を具備した昇
圧回路２００を提供する。
【００４２】このような構成を持つ本発明のフラッシュ
メモリ装置において、発振回路１２０はアドレス遷移検
出回路１１８から出力されるショットパルス信号ＳＰＧ
に応答し、ショットパルス信号ＳＰＧが発生される周期
に従って、可変可能な発振信号Ｓ＿ｏｓｃ、すなわち、
ショットパルス信号ＳＰＧに同期された発振信号Ｓ＿ｏ
ｓｃを発生するようになる。そして、電圧調整回路１３
０はポンプ回路１２６から発生される昇圧電圧（あるい
は、読出電圧）Ｖｐｐが設定されたレベル（例えば、３
Ｖ〜６Ｖ）より低いか高いかを判別してその結果による
信号Ｓ＿ｃｏｎｔを発生する。これで、二つの信号Ｓ＿
ｏｓｃ及びＳ＿ｃｏｎｔを入力とするアンドゲート１２
２は信号Ｓ＿ｃｏｎｔにより、すなわち、昇圧電圧Ｖｐ
ｐが低いか高いかによりポンプ駆動回路１２４を制御す
ることにより、ポンプ回路１２６の動作可否を決定する
ようになる。
メモリ装置において、発振回路１２０はアドレス遷移検
出回路１１８から出力されるショットパルス信号ＳＰＧ
に応答し、ショットパルス信号ＳＰＧが発生される周期
に従って、可変可能な発振信号Ｓ＿ｏｓｃ、すなわち、
ショットパルス信号ＳＰＧに同期された発振信号Ｓ＿ｏ
ｓｃを発生するようになる。そして、電圧調整回路１３
０はポンプ回路１２６から発生される昇圧電圧（あるい
は、読出電圧）Ｖｐｐが設定されたレベル（例えば、３
Ｖ〜６Ｖ）より低いか高いかを判別してその結果による
信号Ｓ＿ｃｏｎｔを発生する。これで、二つの信号Ｓ＿
ｏｓｃ及びＳ＿ｃｏｎｔを入力とするアンドゲート１２
２は信号Ｓ＿ｃｏｎｔにより、すなわち、昇圧電圧Ｖｐ
ｐが低いか高いかによりポンプ駆動回路１２４を制御す
ることにより、ポンプ回路１２６の動作可否を決定する
ようになる。
【００４３】このように、ポンプ回路１２６の駆動サイ
クルを正常的な読出サイクル時間ｔＲＣに固定しない
で、アドレスの状態遷移により可変的に駆動されるよう
に具現した。結局、読出動作する時、アドレスの状態遷
移により発生される可変可能な周期を持つ発振信号Ｓ＿
ｏｓｃにより昇圧電圧Ｖｐｐが安定的に駆動されること
により、チップの読出動作する時、昇圧電圧Ｖｐｐの低
下ｄｒｏｐによる誤動作を防止することができる。共
に、昇圧回路２００の駆動サイクルを正確に予測して昇
圧電圧Ｖｐｐを駆動するので、アドレス状態遷移する
時、発生するチップ内部の電源ノイズによる読出動作の
誤動作も防止することができる。
クルを正常的な読出サイクル時間ｔＲＣに固定しない
で、アドレスの状態遷移により可変的に駆動されるよう
に具現した。結局、読出動作する時、アドレスの状態遷
移により発生される可変可能な周期を持つ発振信号Ｓ＿
ｏｓｃにより昇圧電圧Ｖｐｐが安定的に駆動されること
により、チップの読出動作する時、昇圧電圧Ｖｐｐの低
下ｄｒｏｐによる誤動作を防止することができる。共
に、昇圧回路２００の駆動サイクルを正確に予測して昇
圧電圧Ｖｐｐを駆動するので、アドレス状態遷移する
時、発生するチップ内部の電源ノイズによる読出動作の
誤動作も防止することができる。
【００４４】図３は本発明の好ましい実施形態によるフ
ラッシュメモリ装置の構成を示すブロック図である。そ
して、図４及び図５は本発明のアドレス遷移による昇圧
回路の発振信号及び読出電圧を示す波形図である。
ラッシュメモリ装置の構成を示すブロック図である。そ
して、図４及び図５は本発明のアドレス遷移による昇圧
回路の発振信号及び読出電圧を示す波形図である。
【００４５】図３を参照すると、フラッシュメモリ装置
のセルアレイ（cell array）１００は一例として、図面
には図示されていないが、八つのセクタブロック（sect
or blocks）と、１６個のデータ入出力ピンＩ／Ｏ０〜
Ｉ／Ｏ１５に各々対応する１６個のＩ／ＯブロックＱ０
〜Ｑ１５で構成される。セクタブロックは消去動作する
時、一括消去される最小の段位として、それら各々は複
数のローユニット（row units）（例えば、ＷＬ０〜Ｗ
Ｌ５１１）からなり、入出力ブロックＱ０〜Ｑ１５各々
は複数のカラムユニット（column units）からなる。ロ
ーアドレスバッファ回路（row address buffer circui
t）１０２及びロープリデコーダ回路（rowpreーdecoder
circuit）１０４は外部から印加されるアドレス信号
（例えば、Ａ６〜Ａ１８）をデコーディングしてワード
ラインＷＬ０〜ＷＬ４０９５中、一つを選択するための
信号を発生する。そして、ローデコーダ回路（row deco
der circuit）１０６は回路１０２及び１０４を通じて
選択されたローを読出／書込動作する時、要求される電
圧に駆動する。
のセルアレイ（cell array）１００は一例として、図面
には図示されていないが、八つのセクタブロック（sect
or blocks）と、１６個のデータ入出力ピンＩ／Ｏ０〜
Ｉ／Ｏ１５に各々対応する１６個のＩ／ＯブロックＱ０
〜Ｑ１５で構成される。セクタブロックは消去動作する
時、一括消去される最小の段位として、それら各々は複
数のローユニット（row units）（例えば、ＷＬ０〜Ｗ
Ｌ５１１）からなり、入出力ブロックＱ０〜Ｑ１５各々
は複数のカラムユニット（column units）からなる。ロ
ーアドレスバッファ回路（row address buffer circui
t）１０２及びロープリデコーダ回路（rowpreーdecoder
circuit）１０４は外部から印加されるアドレス信号
（例えば、Ａ６〜Ａ１８）をデコーディングしてワード
ラインＷＬ０〜ＷＬ４０９５中、一つを選択するための
信号を発生する。そして、ローデコーダ回路（row deco
der circuit）１０６は回路１０２及び１０４を通じて
選択されたローを読出／書込動作する時、要求される電
圧に駆動する。
【００４６】図３で、昇圧回路（voltage pumping circ
uit）２００は低い電源電圧（例えば、２Ｖ以下の電源
電圧）で動作するフラッシュメモリの読出動作する時、
要求される電源電圧を昇圧した所定レベルの電圧Ｖｐｐ
（例えば、３Ｖ〜６Ｖ）を発生する。従って、ローデコ
ーダ回路１０６はロープリデコーダ回路１０４により選
択されたワードラインを昇圧電圧Ｖｐｐに駆動するよう
になる。昇圧回路２００はアドレス遷移検出回路１１
８，発振回路１２０，アンドゲート１２２，ポンプ駆動
回路１２４，ポンプ回路１２６，基準電圧発生回路１２
８，そして、電圧調整回路１３０で構成される。
uit）２００は低い電源電圧（例えば、２Ｖ以下の電源
電圧）で動作するフラッシュメモリの読出動作する時、
要求される電源電圧を昇圧した所定レベルの電圧Ｖｐｐ
（例えば、３Ｖ〜６Ｖ）を発生する。従って、ローデコ
ーダ回路１０６はロープリデコーダ回路１０４により選
択されたワードラインを昇圧電圧Ｖｐｐに駆動するよう
になる。昇圧回路２００はアドレス遷移検出回路１１
８，発振回路１２０，アンドゲート１２２，ポンプ駆動
回路１２４，ポンプ回路１２６，基準電圧発生回路１２
８，そして、電圧調整回路１３０で構成される。
【００４７】アドレス遷移検出回路１１８はローアドレ
スバッファ回路１０２及びカラムアドレスバッファ回路
１０８からのアドレス信号Ａ０〜Ａ１８を入力されてそ
れらの中で、一つでも状態が遷移されることを検出して
ショットパルス信号ＳＰＧを発生する。発振回路１２０
はアドレス遷移検出回路１１８からのショットパルス信
号ＳＰＧを入力されて、図４及び図５に図示されたよう
に、信号ＳＰＧの発生周期に従って、可変可能であり、
信号ＳＰＧの周期より少なくとも二倍あるいはそれ以上
の周期を持つ発振信号Ｓ＿ｏｓｃ、すなわち、ショット
パルス信号ＳＰＧに同期された発振信号Ｓ＿ｏｓｃを発
生する。
スバッファ回路１０２及びカラムアドレスバッファ回路
１０８からのアドレス信号Ａ０〜Ａ１８を入力されてそ
れらの中で、一つでも状態が遷移されることを検出して
ショットパルス信号ＳＰＧを発生する。発振回路１２０
はアドレス遷移検出回路１１８からのショットパルス信
号ＳＰＧを入力されて、図４及び図５に図示されたよう
に、信号ＳＰＧの発生周期に従って、可変可能であり、
信号ＳＰＧの周期より少なくとも二倍あるいはそれ以上
の周期を持つ発振信号Ｓ＿ｏｓｃ、すなわち、ショット
パルス信号ＳＰＧに同期された発振信号Ｓ＿ｏｓｃを発
生する。
【００４８】これにより、発振信号Ｓ＿ｏｓｃはショッ
トパルス信号ＳＰＧの奇数番目パルス発生する時、ハイ
レベル（'H' level）に遷移され、偶数番目パルス発生
する時、ローレベル（'L' level）に遷移される。すな
わち、図４及び図５に図示されたように、アドレス信号
の状態遷移により発振信号Ｓ＿ｏｓｃの周期が可変され
る。ここで、ショットパルス信号ＳＰＧの周期より二倍
以上の周期を持つ発振信号を発生することは供給された
正電流が消耗される電流の量よりもっと多い場合であ
る。
トパルス信号ＳＰＧの奇数番目パルス発生する時、ハイ
レベル（'H' level）に遷移され、偶数番目パルス発生
する時、ローレベル（'L' level）に遷移される。すな
わち、図４及び図５に図示されたように、アドレス信号
の状態遷移により発振信号Ｓ＿ｏｓｃの周期が可変され
る。ここで、ショットパルス信号ＳＰＧの周期より二倍
以上の周期を持つ発振信号を発生することは供給された
正電流が消耗される電流の量よりもっと多い場合であ
る。
【００４９】フラッシュメモリ装置の読出動作の間にポ
ンプ駆動回路１２４及びポンプ回路１２６はローアドレ
スバッファ回路１０２，ロープリデコーダ回路１０４，
そして、ローデコーダ回路１０６を通じて選択されるワ
ードラインに印加される読出電圧（あるいは昇圧電圧）
Ｖｐｐを発生する。特に、フラッシュメモリ装置が低い
電源電圧（例えば、２ボルト以下の電源電圧）で動作す
る場合、読出電圧Ｖｐｐは電源電圧より高いレベルに印
加されなければならないので、ポンプ回路１２６を通じ
て電源電圧を昇圧しなければならないである。
ンプ駆動回路１２４及びポンプ回路１２６はローアドレ
スバッファ回路１０２，ロープリデコーダ回路１０４，
そして、ローデコーダ回路１０６を通じて選択されるワ
ードラインに印加される読出電圧（あるいは昇圧電圧）
Ｖｐｐを発生する。特に、フラッシュメモリ装置が低い
電源電圧（例えば、２ボルト以下の電源電圧）で動作す
る場合、読出電圧Ｖｐｐは電源電圧より高いレベルに印
加されなければならないので、ポンプ回路１２６を通じ
て電源電圧を昇圧しなければならないである。
【００５０】電圧調整回路１３０は読出電圧Ｖｐｐを入
力され、チップ活性化信号ＣＥに応答して読出電圧Ｖｐ
ｐを分圧した電圧Ｖｄｉｖと基準電圧発生回路１２８か
らの基準電圧Ｖｒｅｆを比較した信号Ｓ＿ｃｏｎｔを発
生する。すなわち、電圧調整回路１３０は分圧電圧Ｖｄ
ｉｖが基準電圧Ｖｒｅｆより高い時、読出電圧Ｖｐｐが
昇圧されることを遮断するためのローレベルの信号Ｓ＿
ｃｏｎｔを発生し、分圧電圧Ｖｄｉｖが基準電圧Ｖｒｅ
ｆより低い時、読出電圧Ｖｐｐを要求される電圧レベル
に昇圧するためのハイレベルの信号Ｓ＿ｃｏｎｔを発生
する。これにより、アンドゲート１２２は発振回路１２
０からの発振信号Ｓ＿ｏｃｓを入力されて、信号Ｓ＿ｏ
ｓｃにより、可変的な周期を持つ発振信号Ｓ＿ｏｓｃを
出力したり遮断したりするようになる。
力され、チップ活性化信号ＣＥに応答して読出電圧Ｖｐ
ｐを分圧した電圧Ｖｄｉｖと基準電圧発生回路１２８か
らの基準電圧Ｖｒｅｆを比較した信号Ｓ＿ｃｏｎｔを発
生する。すなわち、電圧調整回路１３０は分圧電圧Ｖｄ
ｉｖが基準電圧Ｖｒｅｆより高い時、読出電圧Ｖｐｐが
昇圧されることを遮断するためのローレベルの信号Ｓ＿
ｃｏｎｔを発生し、分圧電圧Ｖｄｉｖが基準電圧Ｖｒｅ
ｆより低い時、読出電圧Ｖｐｐを要求される電圧レベル
に昇圧するためのハイレベルの信号Ｓ＿ｃｏｎｔを発生
する。これにより、アンドゲート１２２は発振回路１２
０からの発振信号Ｓ＿ｏｃｓを入力されて、信号Ｓ＿ｏ
ｓｃにより、可変的な周期を持つ発振信号Ｓ＿ｏｓｃを
出力したり遮断したりするようになる。
【００５１】すなわち、信号Ｓ＿ｏｓｃがハイレベルに
印加される時、アドレス信号の状態遷移により可変可能
な周期を持つ発振信号Ｓ＿ｏｓｃを出力し、ポンプ駆動
回路１２４及びポンプ回路１２６を活性化させることに
より、読出電圧Ｖｐｐを要求される電圧レベルに昇圧さ
せるようになる。反面、信号Ｓ＿ｏｓｃがローレベルに
印加される時、アドレス信号の状態遷移により可変可能
な周期を持つ発振信号Ｓ＿ｏｓｃが出力されることを遮
断し、ポンプ駆動回路１２４及びポンプ回路１２６を非
活性化させることにより、読出電圧Ｖｐｐがそれ以上昇
圧されないようにする。
印加される時、アドレス信号の状態遷移により可変可能
な周期を持つ発振信号Ｓ＿ｏｓｃを出力し、ポンプ駆動
回路１２４及びポンプ回路１２６を活性化させることに
より、読出電圧Ｖｐｐを要求される電圧レベルに昇圧さ
せるようになる。反面、信号Ｓ＿ｏｓｃがローレベルに
印加される時、アドレス信号の状態遷移により可変可能
な周期を持つ発振信号Ｓ＿ｏｓｃが出力されることを遮
断し、ポンプ駆動回路１２４及びポンプ回路１２６を非
活性化させることにより、読出電圧Ｖｐｐがそれ以上昇
圧されないようにする。
【００５２】電圧調整回路１３０は抵抗Ｒ１及びＲ２、
ＮＭＯＳトランジスターＭＮ１、そして、比較器（comp
arator）Ｃ１で構成される。抵抗Ｒ１及びＲ２とＮＭＯ
ＳトランジスターＭＮ１の電流通路はポンプ回路１２６
の出力端子と接地の間に直列に接続され、ＮＭＯＳトラ
ンジスターＭＮ１のゲートはチップ活性化信号ＣＥが印
加される。そして、比較器Ｃ１の反転端子は抵抗Ｒ１及
びＲ２の間の接続点に接続され、その非半伝端子は基準
電圧発生回路１２８に接続されている。
ＮＭＯＳトランジスターＭＮ１、そして、比較器（comp
arator）Ｃ１で構成される。抵抗Ｒ１及びＲ２とＮＭＯ
ＳトランジスターＭＮ１の電流通路はポンプ回路１２６
の出力端子と接地の間に直列に接続され、ＮＭＯＳトラ
ンジスターＭＮ１のゲートはチップ活性化信号ＣＥが印
加される。そして、比較器Ｃ１の反転端子は抵抗Ｒ１及
びＲ２の間の接続点に接続され、その非半伝端子は基準
電圧発生回路１２８に接続されている。
【００５３】最後、図３のカラムアドレスバッファ回路
（column address buffer circuit）１０８及びカラム
プリデコーダ回路（column preーdecoder circuit）１１
０はアドレス信号（例えば、Ａ０〜Ａ５）をデコーディ
ングして入出力ブロックＱ０〜Ｑ１５各々のカラムユニ
ット（例えば、ＢＬ０〜ＢＬ１２７）中、一つを選択す
る。そして、カラム選択回路（column selecting circu
it）１１２は回路１０８及び１１０により選択されたカ
ラムを感知増幅器及び書込ドライバ（sense amplifiera
nd write driver）１１４を通じてデータ入出力バッフ
ァ（data input/output buffers）１１６に連結させる
ようになる。
（column address buffer circuit）１０８及びカラム
プリデコーダ回路（column preーdecoder circuit）１１
０はアドレス信号（例えば、Ａ０〜Ａ５）をデコーディ
ングして入出力ブロックＱ０〜Ｑ１５各々のカラムユニ
ット（例えば、ＢＬ０〜ＢＬ１２７）中、一つを選択す
る。そして、カラム選択回路（column selecting circu
it）１１２は回路１０８及び１１０により選択されたカ
ラムを感知増幅器及び書込ドライバ（sense amplifiera
nd write driver）１１４を通じてデータ入出力バッフ
ァ（data input/output buffers）１１６に連結させる
ようになる。
【００５４】以下、参照図面図３ないし図４及び図５を
参照して、本発明のアドレス遷移による昇圧回路の動作
が説明される。図４に図示されたように、アドレス信号
Ａｉが遷移されると、アドレス遷移検出回路１１８はこ
れを検出してショットパルス信号ＳＰＧを発生する。続
いて、発振回路１２０はショットパルス信号ＳＰＧの奇
数番目パルス信号でハイレベルに遷移され、偶数番目パ
ルス信号でローレベルに遷移される発振信号Ｓ＿ｏｓｃ
を発生する。ここで、アドレス信号Ａｉが一定したサイ
クルに遷移される場合、発振信号Ｓ＿ｏｓｃの周期はシ
ョットパルス信号ＳＰＧの二倍の周期を持つ。万一、図
５に図示されたように、アドレス信号Ａｉが一定しない
サイクルに任意的に遷移された時、発振信号Ｓ＿ｏｓｃ
の周期はそのサイクルに従って、可変的な周期を持つ。
参照して、本発明のアドレス遷移による昇圧回路の動作
が説明される。図４に図示されたように、アドレス信号
Ａｉが遷移されると、アドレス遷移検出回路１１８はこ
れを検出してショットパルス信号ＳＰＧを発生する。続
いて、発振回路１２０はショットパルス信号ＳＰＧの奇
数番目パルス信号でハイレベルに遷移され、偶数番目パ
ルス信号でローレベルに遷移される発振信号Ｓ＿ｏｓｃ
を発生する。ここで、アドレス信号Ａｉが一定したサイ
クルに遷移される場合、発振信号Ｓ＿ｏｓｃの周期はシ
ョットパルス信号ＳＰＧの二倍の周期を持つ。万一、図
５に図示されたように、アドレス信号Ａｉが一定しない
サイクルに任意的に遷移された時、発振信号Ｓ＿ｏｓｃ
の周期はそのサイクルに従って、可変的な周期を持つ。
【００５５】このように、アドレス状態遷移を検出した
ショットパルス信号ＳＰＧを利用して可変的な周期を持
つ発振信号Ｓ＿ｏｓｃを発生させた後、それにより昇圧
電圧Ｖｐｐを駆動するようになる。従って、図３の昇圧
回路２００はアドレス状態遷移を予測して昇圧電圧Ｖｐ
ｐを駆動することにより、昇圧電圧ノードで消耗される
電流を可変的に補償することができ、その結果、昇圧電
圧Ｖｐｐがアドレス遷移周期が短くなることにより、低
下されることを防止することができる。結果的に、アド
レス遷移を予測して昇圧電圧Ｖｐｐのドロップ（drop）
を補償することにより、低い電源電圧で安定された読出
動作を遂行することができるようになった。そして、ア
ドレス状遷移を予測して昇圧電圧Ｖｐｐを駆動するの
で、アドレス遷移する時、消耗される電流により発生さ
れる電源ノイズは前記のように予測されたアドレス遷移
する時の消耗電流を安定的に補償するので、電源ノイズ
による読出動作をする時、誤動作が誘発されることを防
止することができる。
ショットパルス信号ＳＰＧを利用して可変的な周期を持
つ発振信号Ｓ＿ｏｓｃを発生させた後、それにより昇圧
電圧Ｖｐｐを駆動するようになる。従って、図３の昇圧
回路２００はアドレス状態遷移を予測して昇圧電圧Ｖｐ
ｐを駆動することにより、昇圧電圧ノードで消耗される
電流を可変的に補償することができ、その結果、昇圧電
圧Ｖｐｐがアドレス遷移周期が短くなることにより、低
下されることを防止することができる。結果的に、アド
レス遷移を予測して昇圧電圧Ｖｐｐのドロップ（drop）
を補償することにより、低い電源電圧で安定された読出
動作を遂行することができるようになった。そして、ア
ドレス状遷移を予測して昇圧電圧Ｖｐｐを駆動するの
で、アドレス遷移する時、消耗される電流により発生さ
れる電源ノイズは前記のように予測されたアドレス遷移
する時の消耗電流を安定的に補償するので、電源ノイズ
による読出動作をする時、誤動作が誘発されることを防
止することができる。
【００５６】
【発明の効果】前記したように、アドレス信号の状態遷
移を検出し、これを利用して可変可能な周期を持つ発振
信号を発生し、発振信号を昇圧電圧の駆動信号として使
用する。これで、アドレス信号の遷移を予測して昇圧電
圧のドロップを補償することができ、その結果、電源ノ
イズ及び昇圧電圧のドロップによる読出動作する時の誤
動作を防止することができる。
移を検出し、これを利用して可変可能な周期を持つ発振
信号を発生し、発振信号を昇圧電圧の駆動信号として使
用する。これで、アドレス信号の遷移を予測して昇圧電
圧のドロップを補償することができ、その結果、電源ノ
イズ及び昇圧電圧のドロップによる読出動作する時の誤
動作を防止することができる。
【図１】 フラッシュメモリセルの構造を示す断面図で
ある。
ある。
【図２】 プログラムされたセルと消去されたセルのス
レショルド電圧分布を示す図面である。
レショルド電圧分布を示す図面である。
【図３】 本発明の好ましい第１実施形態によるフラッ
シュメモリ装置の構成を示すブロック図である。
シュメモリ装置の構成を示すブロック図である。
【図４】 本発明のアドレス遷移による昇圧回路の発振
信号読出電圧を示す波形図である。
信号読出電圧を示す波形図である。
【図５】 本発明のアドレス遷移による昇圧回路の発振
信号読出電圧を示す波形図である。
信号読出電圧を示す波形図である。
２ Ｐ型半導体基板 ３ ソース ４ ドレーン ７，９ 絶縁膜 ６ フローティングゲート ８ コントロールゲート １００ セルアレイ １０２ ローアドレスバッファ回路 １０４ ロープリデコーダ回路 １０６ ローデコーダ回路 １０８ カラムアドレスバッファ回路 １１０ カラムプリデコーダ回路 １１２ カラム選択回路 １１４ 感知増幅器＆書込ドライバ回路 １１６ データ入出力バッファ回路 １１８ アドレス遷移検出回路 １２０ 発振回路 １２２ アンドゲート １２４ ポンプ駆動回路 １２６ ポンプ回路 １２８ 基準電圧発生回路 １３０ 電圧調整回路 ２００ 昇圧回路 整理番号 Ｆ０５４５３Ａ１
Claims (20)
- 【請求項１】 半導体メモリ装置において、 アドレス信号の状態が遷移される時、ショットパルス信
号を発生する手段と、 前記ショットパルス信号に同期された発振信号を発生す
る手段及び、 前記発振信号により駆動され、電源電圧より高いポンピ
ング電圧を発生し、前記アドレス信号により選択された
ワードラインにポンピング電圧を供給する手段を含むこ
とを特徴とする半導体メモリ装置。 - 【請求項２】 前記発振信号は前記ショットパルス信号
の奇数番目のパルス信号が発生される時、第１レベルに
遷移され、前記ショットパルス信号の奇数番目のパルス
信号が発生される時、第２レベルに遷移されることを特
徴とする請求項１に記載の半導体メモリ装置。 - 【請求項３】 複数のワードライン、複数のビットライ
ン、そして、前記ワードラインと前記ビットラインが相
互交差される領域に配列され、電気的に消去及びプログ
ラム可能なメモリセルのセルアレイを具備したフラッシ
ュメモリ装置において、 外部から印加されるアドレス信号の状態遷移を検出し、
ショットパルス信号を発生する手段と、 前記ショットパルス信号に同期された発振信号を発生す
る手段と、 前記アドレス信号を入力されて、前記セルアレイのワー
ドライン中、一つを選択し、前記選択されたワードライ
ンを所定の第１電圧に駆動する手段と、 外部からの基準電圧と前記第１電圧を入力されて、前記
第１電圧が前記基準電圧より低いかあるいは高いかを判
別して、前記第１電圧のレベルを調整するための第１信
号を発生する手段及び、 前記発振信号と第１信号に応答して外部から電源電圧を
ポンピングした前記第１電圧を発生する手段を含むこと
を特徴とするフラッシュメモリ装置。 - 【請求項４】 前記電源電圧は２Ｖあるいはそれより低
い電圧レベルであることを特徴とする請求項３に記載の
フラッシュメモリ装置。 - 【請求項５】 前記発振信号は前記ショットパルス信号
の奇数番目パルス発生する時、第１レベル電圧に遷移さ
れ、前記ショットパルス信号の偶数番目パルス発生する
時、第２レベル電圧に遷移されることを特徴とする請求
項３に記載のフラッシュメモリ装置。 - 【請求項６】 前記発振信号は前記ショットパルス信号
の周期より少なくとも２倍あるいはそれ以上の周期を持
つことを特徴とする請求項５に記載のフラッシュメモリ
装置。 - 【請求項７】 前記第１信号発生手段は、 前記第１電圧を入力されて、外部からのチップ活性化信
号に応答して前記第１電圧を分圧した第２電圧を発生す
る手段及び、 前記第２電圧と前記基準電圧を比較して、前記第２電圧
が前記基準電圧より高い時、第１レベル電圧の前記第１
信号を発生し、前記第２電圧が前記基準電圧より低い
時、第２レベル電圧の前記第２信号を発生する手段を含
むことを特徴とする請求項３に記載のフラッシュメモリ
装置。 - 【請求項８】 前記第１電圧発生手段は、 前記第１信号と前記発振信号を入力されて、前記第１信
号が第１レベル電圧である時、前記発振信号を出力し、
前記第１信号が第２レベル電圧である時、発振信号が出
力されることを遮断する手段と、 前記第１信号が第１レベル電圧である時、出力される前
記発振信号に応答して前記発振信号の周期を持つ第２信
号を発生する手段及び、 前記第２信号に応答して前記電源電圧を第１電圧にポン
ピングするための手段を含むことを特徴とする請求項３
に記載のフラッシュメモリ装置。 - 【請求項９】 前記第１電圧は電源電圧より高い約３な
いし６Ｖの電圧であることを特徴とする請求項８に記載
のフラッシュメモリ装置。 - 【請求項１０】 複数のワードライン、複数のビットラ
イン、そして、前記ワードラインと前記ビットラインが
相互交差される領域に配列され、フローティングゲート
及び制御ゲートを持つ電気的に消去及びプログラム可能
なメモリセルのセルアレイと、 外部から印加されるアドレス信号の状態遷移を検出し、
第１信号を発生する手段と、 前記第１信号に応答して可変可能であり、前記第１信号
の周期より少なくとも２倍あるいはそれ以上の周期を持
つ発振信号を発生する手段と、 前記アドレス信号に応答して前記セルアレイのワードラ
イン中、一つを選択し、前記選択されたワードラインを
前記電源電圧より高い所定レベルの第１電圧に駆動する
手段と、 外部からの基準電圧と前記第１電圧を入力されて、前記
第１電圧が前記基準電圧より低いかあるいは高いかを判
別して第１電圧のレベルを調整するための第２信号を発
生する手段と、 前記発振信号と前記第１信号に応答して前記発振信号の
周期を持つ第３信号を出力したり、前記第３信号が出力
されることを遮断する手段及び、 前記第３信号に応答して、電源電圧をポンピングした前
記第１電圧を発生する手段を含むフラッシュメモリ装
置。 - 【請求項１１】 前記電源電圧は２ボルトあるいはそれ
より低い電圧である請求項１０に記載のフラッシュメモ
リ装置。 - 【請求項１２】 前記第１電圧は前記電源電圧より高い
３ボルトないし６ボルトの電圧である請求項１０に記載
のフラッシュメモリ装置。 - 【請求項１３】 前記発振信号は前記第１信号に同期さ
れ、前記第１信号の奇数番目信号発生する時、第１レベ
ル電圧に遷移され、前記第１信号の偶数番目信号発生す
る時、第２レベル電圧に遷移される請求項１０に記載の
フラッシュメモリ装置。 - 【請求項１４】 前記第１電圧発生手段は、前記第１信
号が第１レベルである時、出力される前記発振信号に応
答して前記発振信号の周期は同一な周期を持つ第４信号
を発生する手段及び、 前記第４信号に応答して前記電源電圧を前記第１電圧に
昇圧させるための手段を含む請求項１０に記載のフラッ
シュメモリ装置。 - 【請求項１５】 前記第１信号発生手段は、 前記第１電圧を入力されて、外部からのチップ活性化信
号に応答して前記第１電圧を分圧した第２電圧を発生す
る手段及び、 前記第２電圧と基準電圧を比較して前記第１信号を発生
する手段を含む請求項１０に記載のフラッシュメモリ装
置。 - 【請求項１６】 複数のワードラインと、 複数のビットラインと、 前記ワードラインと前記ビットラインが相互交差される
領域に配列され、ソース、ドレーン、フローティングゲ
ート及び制御ゲートを持ち、前記ワードラインに各々接
続され、前記ビットラインに各々のドレーンが並列に接
続された電気的に消去及びプログラム可能なメモリのセ
ルアレイと、 外部から印加されるアドレス信号を入力されて、前記ワ
ードライン中、一つを選択し、前記選択されたワードラ
インに所定レベルのワードライン電圧を供給する手段
と、 前記アドレス信号の状態が遷移される時、ショットパル
ス信号を発生する手段と、 前記ショットパルス信号に同期され、可変可能な周期を
持つ発振信号を発生する手段及び、 前記発振信号に応答して動作電圧をポンピングした前記
ワードライン電圧を発生する手段を含むフラッシュメモ
リ装置。 - 【請求項１７】 前記発振信号は前記ショットパルス信
号の奇数番目パルス発生する時、第１レベル電圧に遷移
され、前記ショットパルス信号の偶数番目パルス発生す
る時、第２レベル電圧に遷移される請求項１６に記載の
フラッシュメモリ装置。 - 【請求項１８】 前記動作電圧は２ボルトあるいはそれ
より低い電圧レベルを持つ請求項１６に記載のフラッシ
ュメモリ装置。 - 【請求項１９】 複数のワードラインと、 複数のビットラインと、 前記ワードラインと前記ビットラインが相互交差される
領域に配列され、ソース、ドレーン、フローティングゲ
ート、そして、制御ゲートを持ち、前記ワードラインに
各々が直列に接続される電気的に消去及びプログラム可
能なメモリセルのアレイと、 外部から印加されるアドレス信号の状態遷移を検出して
ショットパルス信号を発生する手段と、 前記ショットパルス信号に同期された発振信号を発生す
る手段と、 前記アドレス信号を入力されて、前記セルアレイのワー
ドライン中、一つを選択し、前記選択されたワードライ
ンに所定レベルのワードライン電圧を供給する手段と、 外部からの基準電圧と前記第１電圧を入力されて、前記
第１電圧が基準電圧より低いかあるいは高いかを判別し
て、前記第１電圧のレベルを調整するための第１信号を
発生する手段及び、 前記発振信号と前記第１信号に応答して外部から電源電
圧をポンピングしたワードライン電圧を発生する手段を
含むフラッシュメモリ装置。 - 【請求項２０】 前記発振信号は可変可能であり、前記
ショットパルス信号の周期より少なくとも二倍あるいは
それ以上の周期を持つ請求項１９に記載のフラッシュメ
モリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR199735817 | 1997-07-29 | ||
| KR1019970035817A KR100274590B1 (ko) | 1997-07-29 | 1997-07-29 | 낮은전원전압에서안정된독출동작이가능한플래시메모리장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11110993A true JPH11110993A (ja) | 1999-04-23 |
| JP3841560B2 JP3841560B2 (ja) | 2006-11-01 |
Family
ID=19516098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21311998A Expired - Lifetime JP3841560B2 (ja) | 1997-07-29 | 1998-07-28 | 低い電源電圧で安定された読出動作が可能なフラッシュメモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6026049A (ja) |
| JP (1) | JP3841560B2 (ja) |
| KR (1) | KR100274590B1 (ja) |
| TW (1) | TW395061B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001057090A (ja) * | 1999-07-28 | 2001-02-27 | Samsung Electronics Co Ltd | フラッシュメモリ装置及びそれの消去方法 |
| JP2013206513A (ja) * | 2012-03-29 | 2013-10-07 | Ememory Technology Inc | ワード線ブースト回路 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100636915B1 (ko) * | 1999-06-29 | 2006-10-19 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 워드라인 부스팅신호 제공방법 및 장치 |
| US6201753B1 (en) * | 1999-10-19 | 2001-03-13 | Advanced Micro Devices, Inc. | Latching CAM data in a flash memory device |
| KR100323379B1 (ko) * | 1999-12-29 | 2002-02-19 | 박종섭 | 워드라인 전압 레귤레이션 회로 |
| KR100347140B1 (ko) * | 1999-12-31 | 2002-08-03 | 주식회사 하이닉스반도체 | 전압 변환 회로 |
| KR100525922B1 (ko) * | 2000-12-29 | 2005-11-02 | 주식회사 하이닉스반도체 | 플래쉬 메모리 장치의 구동 방법 |
| JP2003022686A (ja) * | 2001-07-09 | 2003-01-24 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| KR100719372B1 (ko) * | 2005-08-10 | 2007-05-17 | 삼성전자주식회사 | 노어 플래시 메모리 장치 및 그것의 프로그램 방법 |
| KR100762241B1 (ko) * | 2006-06-30 | 2007-10-01 | 주식회사 하이닉스반도체 | 반도체 메모리의 승압 전압 발생 장치 및 그 제어 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3124101B2 (ja) * | 1992-01-30 | 2001-01-15 | ローム株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
-
1997
- 1997-07-29 KR KR1019970035817A patent/KR100274590B1/ko not_active IP Right Cessation
-
1998
- 1998-07-18 TW TW087111752A patent/TW395061B/zh not_active IP Right Cessation
- 1998-07-28 JP JP21311998A patent/JP3841560B2/ja not_active Expired - Lifetime
- 1998-07-28 US US09/123,302 patent/US6026049A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001057090A (ja) * | 1999-07-28 | 2001-02-27 | Samsung Electronics Co Ltd | フラッシュメモリ装置及びそれの消去方法 |
| JP2013206513A (ja) * | 2012-03-29 | 2013-10-07 | Ememory Technology Inc | ワード線ブースト回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW395061B (en) | 2000-06-21 |
| US6026049A (en) | 2000-02-15 |
| JP3841560B2 (ja) | 2006-11-01 |
| KR19990012426A (ko) | 1999-02-25 |
| KR100274590B1 (ko) | 2001-01-15 |
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